用于存储电路的多重读取和多重写入的技术的制作方法

本申请要求2018年12月19日提交的名称为“用于存储电路的多重读取和多重写入的技术”的美国申请16/226385的优先权益。

技术领域

本发明总体上涉及电子电路的技术领域，并且更具体地涉及用于存储电路的多重读取和多重写入的技术。

背景技术：

本文提供的背景描述是为了总体上呈现本公开内容的目的。在此背景技术部分中所描述的范围内，目前命名的发明人的工作以及在提交时可能不会另外地视为现有技术的描述的方面，既未明确地也未隐含地被承认为本公开的现有技术。除非本文另外指出，否则本部分中描述的方法不是本公开中的权利要求的现有技术，并且不会由于包括在本部分中而被承认为现有技术。

许多电子电路(诸如处理器)包括管芯上存储电路(诸如静态随机存取存储器(SRAM))。对于许多应用，诸如机器学习、深度学习和图形，存储带宽可能是整个系统性能的瓶颈。

附图说明

通过结合附图的以下具体实施方式，将容易理解实施例。为了促进该描述，相似的附图标记指代相似的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。

图1示出了根据各个实施例的具有耦合的感测放大器布置的存储电路。

图2示出了根据各个实施例的具有解耦的感测放大器布置的存储电路。

图3示出了根据各个实施例的用于利用具有耦合的感测放大器布置的存储电路执行的多重读取过程的示例波形。

图4示出了根据各个实施例的用于利用具有解耦的感测放大器布置的存储电路执行的多重读取过程的示例波形。

图5示出了根据各个实施例的包括耦合到感测放大器的多个存储块的电路。

图6示出了根据各个实施例的用于使用相同的感测放大器从多个存储块的存储单元依次读取数据的多重读取过程的示例波形。

图7示出了根据各个实施例的扩展字线信号，其可以在作为多重读取过程的一部分的大于一个时钟相位的持续时间内被断言。

图8A示出了根据各个实施例的用于多重写入过程的示例波形。

图8B示出了根据各个实施例的用于对与不同的位线预充电线相关联的第一组存储单元和第二组存储单元进行依次写入的多重写入过程的示例波形。

图9示出了根据各个实施例的可以耦合到存储电路的位线和/或位条线的二极管钳位电路。

图10示出了根据各个实施例的包括经由互连与计算代理相接的高吞吐量SRAM(HT-SRAM)的电路。

图11示出了根据各个实施例的包括经由互连与计算代理相接的HT-SRAM的另一电路。

图12示出了根据各个实施例的其中多个计算代理读取/写入到一组共享的存储器阵列的电路。

图13示出了根据各个实施例的被配置为采用本文描述的装置和方法的示例系统。

具体实施方式

在下面的详细描述中，参考了形成其一部分的附图，其中，相似的附图标记始终表示相似的部分，并且其中以示例方式示出了可以实践的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被视为限制意义上的，并且实施例的范围由所附权利要求及其等同物来限定。

可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个分立动作或操作。然而，描述的顺序不应解释为暗示这些操作必须与顺序相关。特别是，这些操作可能不会按呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。

术语“基本上”、“接近”、“近似”、“在……附近”和“大约”通常是指在目标值的 /-10％以内。除非另有说明，否则用来描述共同的对象的序数形容词“第一”、“第二”和“第三”等的使用仅表示相似对象的不同实例被提及，并且不意味着在暗示这样描述的对象必须在时间、空间、等级或任何其他方式上以给定的次序进行。

为了本公开的目的，短语“A和/或B”和“A或B”是指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。

该描述可以使用短语“在一实施例中”或“在实施例中”，其可以分别指代一个或多个相同或不同的实施例。此外，关于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。

如本文所用，术语“电路”可以：指代专用集成电路(ASIC)、电子电路、处理器(共享、专用或成组)、组合逻辑电路和/或提供描述的功能的其他合适的硬件组件；是专用集成电路(ASIC)、电子电路、处理器(共享、专用或成组)、组合逻辑电路和/或提供描述的功能的其他合适的硬件组件的一部分；或包括专用集成电路(ASIC)、电子电路、处理器(共享、专用或成组)、组合逻辑电路和/或提供描述的功能的其他合适的硬件组件。如本文所使用的，“计算机实现的方法”可以指由一个或多个处理器、具有一个或多个处理器的计算机系统、诸如智能电话的移动设备(可以包括一个或多个处理器)、平板电脑、笔记本电脑、机顶盒、游戏机等执行的任何方法。

各个实施例可以描述利用一组存储单元来实现多重读取和/或多重写入过程的电路。该电路可以包括存储电路，该存储电路包括被与感测放大器复用的一组存储单元。该组存储单元可以耦合到相同的字线和/或相同的位线预充电线。作为多重读取过程的一部分，耦合到存储电路的存储控制器可以对与该组存储单元相关的位线进行预充电，提供字线上的字线信号的单个断言(assertion)，然后基于预充电和字线信号的单个断言从该组存储单元(使用感测放大器)中依次读取数据。因此，可以通过仅一次预充电操作和对字线信号的一次断言依次读取多个存储单元。与现有的读取技术相比，多重读取操作可以使得能够实现更高的读取吞吐量(例如，每个时间间隔将读取更多的比特)和/或更低的功耗。

例如，当已知依次读取的地址模式时，可以使用多重读取操作。例如，多重读取操作可以用于读取矩阵的连续元素，诸如用于图像处理、深度神经网络和/或科学计算。

附加地或替代地，可以执行多重写入处理以基于相关联的位线的一个预充电将数据依次写入到该组存储单元。例如，为了实现多重写入过程，存储控制器可以使用位线预充电线对位线进行预充电。在预充电之后，存储控制器可以在一段时间内断言字线上的字线信号。附加地，在断言字线信号的时间段期间，存储控制器可以将数据依次写入该组存储单元。与现有的写入技术相比，多重写入过程可以提供更大的写入吞吐量和/或降低功耗。

图1示出了根据各个实施例的存储电路100。存储电路100可以包括以行和列布置的存储单元102a-d的阵列。图1所示的存储单元102a-d位于不同的列中(例如，在相同行中)。显而易见的是，该阵列可以在相同列中包括附加存储单元(例如，存储单元的附加行)。每个存储单元102a-d可以耦合到字线(WL)104和位线106a-d。在一些实施例中，存储单元102a-d还可以耦合到位条线108a-d。相同行的存储单元102a-d可以耦合到相同的字线104，并且相同列的存储单元102a-d可以耦合到相同的位线106a-d和/或位条线108a-d。位线106a-d和/或位条线108a-d可以耦合到相同的位线预充电线，以响应于相同的位线预充电信号BLPCH而被预充电(例如，通过相应的位线预充电电路)。

在各个实施例中，存储电路100可以是静态随机存取存储器(SRAM)或另一合适类型的存储器。附加地或替代地，在一些实施例中，存储电路100可以与耦合到存储器的处理器位于相同的管芯上。在其他实施例中，存储电路100可以位于与耦合到存储器的处理器分开的管芯上。

图1所示的存储单元102a-d是六晶体管(6T)存储单元。例如，存储单元102a可以包括耦合在两个内部节点之间的一对交叉耦合的反相器105a-b(每个反相器可以包括两个晶体管)。存储单元102a还可以包括耦合在第一内部节点和位线106a之间并且具有耦合到字线104的栅极端子的晶体管107。存储单元102a还可以包括耦合在第二内部节点和位条线108a之间并且具有耦合到字线104的栅极端子的另一晶体管109。该存储器阵列的其他存储单元102b-d可以包括与存储单元102a类似的结构。显然，其他实施例可以包括另一种合适的设计和/或类型的存储单元。

在各个实施例中，存储电路100可以包括感测放大器120，其被与多列存储单元102a-d复用，以从每列的存储单元102a-d选择性地读取数据。例如，存储电路100示出了被与一个感测放大器100复用的四列存储单元102a-d。显然，其他实施例可以包括被复用到一个感测放大器的不同数量的列。例如，在一些实施例中，可以将2至8列的存储单元复用到与相同的字线和/或位线预充电线耦合的一个感测放大器。附加地或替代地，如关于图5和图6进一步讨论的，在一些实施例中，存储电路100可以包括多个存储单元块(例如，左块和右块，每个块具有单独的字线和/或位线预充电线)，并且相同的感测放大器100可用于从多个块的存储单元读取数据。

存储电路100还可以包括写入列选择电路，以提供相应的写入列选择信号(例如，WRYSEL[0]、WRYSEL[1]、WRYSEL[2]和WRYSEL[3])以选择写入操作期间要写入数据的存储器阵列的列之一。字线(例如，字线104)上的字线信号可以选择要写入数据的行。因此，写入列选择信号和字线信号可以组合以选择存储单元102a-d之一。写入选择电路在图1中示出为包括反相器110a-d和传输门112。在一些实施例中，传输门112可以由一个或多个晶体管实现。反相器110a-d可以接收相应的写入列选择信号(例如，WRYSEL[0]、WRYSEL[1]、WRYSEL[2]和WRYSEL[3])。如上所述，其他实施例可以包括被与相同的感测放大器复用的不同数量的列，诸如2至8列。反相器的输出耦合到相应的位线和位条线之间的该对传输门112(例如，分别耦合到位线106a和位条线108a的传输门112)。传输门112的输入接收要写入选定存储单元102a-d的数据(例如，经由输入数据电路114)。当写入选择信号之一变为写入逻辑电平(例如，逻辑高)时，相关联的传输门112可以被导通，从而将数据传递到相应的位线(并且将数据的反相版本传递到相应的位条线)。显然，其他实施例可以包括写入列选择电路和/或输入数据电路114的其他设计和/或配置。

存储电路100还可以包括读取列选择电路，以选择在读取操作期间从中读取数据的存储器阵列的列之一。字线(例如，字线104)上的字线信号可以选择在读取操作期间要从中读取数据的行。读取列选择电路在图1中示出为包括反相器116a-d和晶体管118(其可以替代地被建模为传输门)。反相器116a-d可以接收相应的读取选择信号(例如，RDYSEL[0]、RDYSEL[1]、RDYSEL[2]和RDYSEL[3])。如上所述，其他实施例可以包括被与相同的感测放大器复用的不同数量的列，诸如2至8列。反相器的输出耦合到耦合到相应的位线和位条线的该对晶体管118的栅极端子。晶体管118可以耦合在相应的位线106a-d或位条线108a-d与感测放大器120之间。在读取操作期间，用于选定列的晶体管可以被导通，从而将位线信号和位条线信号传递到感测放大器120的相应差分输入端。显然，其他实施例可以包括读取选择电路和/或感测放大器120的其他设计和/或配置。

图1中描绘的存储电路100包括“耦合的”感测放大器布置，其中，感测放大器120的内部感测节点122a-b被直接耦合以接收从读取选择电路传递到感测放大器的位线信号和位条线信号。即，感测放大器120的输入端子也是输出端子。

图2示出了包括“解耦的”感测放大器布置的存储电路200的另一实施例。除了感测放大器220包括与输出端子226a-b分开的输入端子224a-b之外，存储电路200类似于图1的存储电路100。感测放大器220包括感测放大器120中不包括的附加输入电路。

再次参考图1，存储电路100可以附加地接收位线预充电信号BLPCH、感测放大器预充电信号SAPCH和感测放大器启用(enable)信号SAEN。将在下面进一步描述这些信号。

在各个实施例中，存储控制器可以耦合到存储电路100以向存储电路100提供各种信号以操作存储电路100(例如，执行写入操作和/或读取操作)。例如，存储控制器可以生成和/或提供写入列选择信号WRYSEL[0]-[3]、读取列选择信号RDYSEL[0]-[3]、字线信号WL、位线预充电信号BLPCH、感测放大器预充电信号SAPCH和/或感测放大器启用信号SAEN。

在各个实施例中，如本文所述，存储控制器可以执行多重读取过程和/或多重读取过程。

图3示出了根据各个实施例的可以由存储控制器提供给存储电路用于多重读取过程的示例波形300。图3所示的波形300可以用于使用耦合的感测放大器布置的存储电路，诸如存储电路100。因此，将关于存储电路100描述通过波形300实现的多重读取过程。

波形300可以包括读取列选择信号RDYSEL[0]-[3]、字线信号WL、位线预充电信号BLPCH、感测放大器预充电信号SAPCH和/或感测放大器启用信号SAEN。图1所示的读取列选择信号RYDSEL可以是图1的多个单次(one-shot)读取列选择信号RDYSEL[0]-[3]的合成(例如，依次示出读取列选择信号RDYSEL[0]-[3]的单次脉冲)。关于时钟信号CLK示出了波形300的定时。读取列选择信号RYDSEL、感测放大器预充电信号SAPCH和/或感测放大器启用信号SAEN的持续时间可以比先前的读取操作中的对应信号短(例如，减半)。此外，RYDSEL、SAPCH、SAEN信号可以是自定时的，以执行连续的读取操作。波形300实现的多重读取过程可以使得耦合到相同的感测放大器的4个存储单元(例如，存储单元102a-d)能够在2.5个完整时钟周期(5个时钟相位，如图3中所示)内被读取。在一些实施例中，如以下关于图6进一步讨论的，可以修改多重读取过程，以使得8个存储单元能够在8个时钟相位(4个完整时钟周期)中被读取。

在第一半个时钟周期之前，将位线预充电信号断言为逻辑高，以对位线106a-d和位条线108a-d进行预充电(例如，以增大位线106a-d和位条线108a-d的电压)。在时间t1(例如，响应于时钟信号的转变)，字线104上的字线信号WL被断言(例如，从逻辑低到逻辑高的转变)。位线预充电信号还可以在时间t1处或之前被解除断言(de-assert)(例如，转变回逻辑低)，以停止预充电操作。

在t1之后的时间t2，可以断言(例如，可以从逻辑低转变为逻辑高)用于第一列的读取列选择信号(例如，RDYSEL[0])。读取列选择信号RDYSEL[0]可以在小于时钟信号CLK的一个相位(半个周期)的时间段(例如，时钟周期的1/4或1/8)内保持断言(例如，处于逻辑高)。在一些实施例中，可以在字线信号WL仍然被断言的同时断言读取列选择信号RDYSEL[0]。附加地或替代地，可以响应于时钟信号CLK中的下一个转变来断言读取列选择信号RDYSEL[0]。读取列选择信号RDYSEL[0]的断言可能导致位线106a和位条线108a耦合到感测放大器120的相应输入端子，从而在感测放大器120的输入端子之间引起基于存储单元102a存储的数据位的逻辑值的电压差。

在各个实施例中，可以在对读取列选择信号RDYSEL[0]进行断言以对感测放大器进行预充电之前断言感测放大器预充电信号SAPCH，并且可以在对读取列选择信号RDYSEL[0]进行断言以对感测放大器进行预充电时对感测放大器预充电信号SAPCH解除断言(例如，在时间t2)。可以响应于读取列选择信号RDYSEL[0]的解除断言(例如，在时间t3)而断言感测放大器启用信号SAEN，以启用感测放大器。因此，感测放大器120可以读取由存储单元102a存储的位。例如，感测放大器120可以基于读取列选择信号RDYSEL[0]的断言来放大在感测放大器120的输入端子之间产生的电压差，以解析由存储单元102a存储的位。

在各个实施例中，然后可以对感测放大器启用信号SAEN解除断言以禁用感测放大器120的读取。感测放大器启用信号SAEN的解除断言可以在时钟信号CLK的下一个转变之前发生。可以响应于感测放大器启用信号SAEN的解除断言而断言感测放大器预充电信号SAPCH，以为下一次读取操作对感测放大器进行预充电。在一些实施例中，如图1所示，RDYSEL、SAEN和SAPCH信号的断言的组合持续时间可以等于或小于时钟周期的一半。例如，可以在1/8个时钟周期内断言RDYSEL信号，可以在1/8个时钟周期内断言SAEN信号断言，并且可以在1/4个时钟周期内断言SAPCH信号断言。替代地，可以在1/4个时钟周期内断言RDYSEL信号，可以在1/8个时钟周期内断言SAEN信号，可以在1/8个时钟周期内断言SAPCH信号。显然，在其他实施例中可以使用RDYSEL、SAEN和/或SAPCH信号的其他合适的持续时间。在一些实施例中，基于可编程副本或反相器链的定时发生器可以用于信号的自定时边缘的硅后调整。

在各个实施例中，可以基于字线信号的一个断言来读取其他存储单元102b-d(例如，而无需重新断言字线信号)。例如，在t3之后的时间t4，感测放大器预充电信号可以转变以对感测放大器电路120进行预充电。在一些实施例中，感测放大器预充电信号可以在对感测放大器启用信号SAEN解除断言以禁用第一存储单元的读取的同时(例如，响应于对感测放大器启用信号SAEN解除断言以禁用第一存储单元的读取)转变。

在t4之后的时间t5处(例如，在时钟信号CLK的下一个转变处，诸如从相位(phase)2到相位3的转变)，可以断言用于第二列的读取选择信号(例如，RDYSEL[1])。字线信号可以保持解除断言(例如，处于逻辑低位置)。因此，字线信号的一个断言可以用于从多个存储单元102a-d读取数据。

可以在小于时钟信号CLK的一个相位的时间段内断言读取列选择信号RDYSEL[1]。可以断言感测放大器启用信号SAEN以响应于读取列选择信号的解除断言转变来启用感测放大器120。感测放大器120可以读取由存储单元102b存储的数据。

在各个实施例中，然后可以对感测放大器启用信号SAEN解除断言以不启用感测放大器120。感测放大器启用信号SAEN的解除断言可以在时钟信号CLK的下一个转变之前发生。

如图3所示，可以执行类似的过程以读取存储单元102c和102d而无需重新断言字线信号。字线104可以保持充分充电以通过字线104的一个断言来读取存储单元102a-d。在其他实施例中，在字线的一个断言之后，可以依次读取另一合适数量的存储单元。

尽管读取列选择信号的次序显示为从RDYSEL[0]开始依次继续进行到RDYSEL[1]、RDYSEL[2]和RDYSEL[3]，但是多重读取过程可以从任何列开始并以任何顺序(例如，任何定义的地址次序)继续进行各个存储单元的读取。此外，在某些情况下，多重读取过程可能仅从被与感测放大器复用的列的子集中读取存储单元。例如，如果那时不需要其他数据，则多重读取过程可以仅断言读取列选择信号RDYSEL[1]和RDYSEL[2]。类似地，在一些实施例中，多重写入过程可以从任何列开始并且以任何顺序(例如，任何定义的地址次序)继续进行各个存储单元的写入。另外，在某些情况下，多重写入过程可以仅写入至列的子集，该列的子集包括在可用于给定多重写入过程的写入的一组列中。

图4示出了可以用于用包括解耦的读取放大器布置的存储电路(例如，存储电路200)执行的多重读取过程的波形400。波形400可以类似于波形300。然而，与耦合的感测放大器布置相比，解耦的读取放大器布置对于感测放大器可能不需要这样严格的定时约束。例如，感测放大器预充电信号SAPCH的断言可以与感测放大器启用信号SAEN的断言重叠(例如，在从SAEN信号的断言起的短暂延迟之后，以使得能够评估要读取的位)。

在一些实施例中，相同的感测放大器可以用于从不同存储块(例如，不共享相同的字线、位线和/或位线预充电线的块)的存储单元读取数据。例如，图5示出了电路500，其包括耦合到感测放大器506的第一存储块502和第二存储块504。在一些实施例中，第一存储块502可以被称为左存储块，并且第二存储块504可以被称为右存储块，然而可以使用其他取向(例如，顶部/底部等)。第一存储块502可以包括布置成列并且被与感测放大器506复用的多个存储单元508。第二存储块504可以包括布置成列并且也被与感测放大器506复用的多个存储单元510。第一存储块502和第二存储块504可以包括独立的字线、位线和位线预充电线。电路500还可以包括存储控制器512，以控制存储器块502和504和/或感测放大器506的操作。

在一些实施例中，可以在多重读取过程中依次读取来自第一存储块502和第二存储块504的数据。例如，可以依次(例如，使用波形300或400)读取与第一字线耦合(例如，在相同行中)并且被与感测放大器506复用的第一存储块502的一组存储单元508。另外，在读取第一存储块502的存储单元之后，可以依次读取与第二字线耦合并且被与感测放大器506复用的第二存储块504的一组存储单元510。在一些实施例中，在感测放大器506正在读取来自第一存储块502的数据时，第二存储块504的位线可以被预充电(例如，通过位线预充电信号)。在一些实施例中，在感测放大器506正在读取来自第一存储块502的数据时，耦合到第二存储块504的存储单元的字线也可以被断言(例如，在第二存储块504上预充电之后)。

图6示出了用于依次读取与第一字线相关联的第一存储块的第一组存储单元，然后依次读取与第二字线相关联的第二存储块的第二组存储单元的波形600。第一组存储单元和第二组存储单元还可包括单独的位线。示出了用于包括耦合的感测放大器布置的存储电路(例如，存储电路100)的波形600。然而，类似的技术可以与包括解耦的感测放大器的存储电路(例如，存储电路200)一起使用。

如所示，使用与关于图1描述的波形类似的波形来读取第一存储块的存储单元。可以在感测放大器正读取数据时(例如，在断言用于第一存储块的一个或多个RDYSEL信号和/或SAEN信号时)断言用于第二存储块的位线预充电信号BLPCH。然后可以断言用于第二存储块的选定行的字线信号，并且可以从第二存储块的第二组存储单元读取数据(例如，再次使用与关于图1描述的波形类似的波形)。在一些实施例中，可以在断言SAEN信号以读取第一组存储单元中的最后一个存储单元时断言用于第二存储块的字线信号。可以在断言SAEN信号以读取第一组存储单元的最后一个存储单元之后的时钟的半个周期中断言用于第二存储块的第一存储单元的读取列选择信号。因此，利用波形600，每个时钟周期可以读取两个存储单元(例如，可以在四个时钟周期期间读取八个存储单元)。

在一些实施例中，可以在时钟信号CLK的一个相位(例如，时钟周期的一半)内断言在此描述(例如，关于图3、4或6)的多重读取过程中的字线信号WL。然而，在其他实施例中，可以在比一个相位长的时间内断言字线信号WL，这可能导致在位线和位线条对之间产生的电压差对于字线信号一大于一个时钟相位的持续时间。例如，图7示出了字线信号WL-upd，其持续时间大于一个时钟相位(例如，在一个时钟周期的1/2与一个完整的时钟周期之间)。

字线信号的较长持续时间提供的这种增大的电压差可导致在位线和位线条对之间维持足够的电压差异，以使得能够进行多重读取。附加地或替代地，耦合的感测放大器的预充电可导致电荷共享到用于随后的读取的位线或位条线(例如，到差异的低侧)，这可能会干扰随后的读取。字线信号的延长的持续时间可以减少电荷共享对读取的干扰。附加地或替代地，字线信号的延长的持续时间可以补偿位线差异减小的一个或多个其他潜在原因，诸如噪声、耦合和/或泄漏。

在其他实施例中，可以在第一时间段(例如，半个时钟周期)中断言字线，之后接着第二时间段，在第二时间段中，字线信号被减小但没有被完全解除断言(例如，仍然大于零伏)。在第二时间段期间，存储单元的NMOS传输晶体管可以导通(例如，弱导通)，以使得能够实现位线和位条线之间的电压差异的维持。

图8A示出了根据各个实施例的用于要在存储电路(例如，存储电路100和/或200)上执行的多重写入过程的波形800。波形800可以包括位线预充电信号BLPCH(在图8中示例为位线预充电条信号BLPCH#，其是位线预充电信号BLPCH的反相版本)、字线信号WL和写入列选择信号WRYSEL[3：0]，其可以由存储控制器提供给存储电路。图8所示的波形800还包括时钟信号CLK位线信号BL[0：3]和位线条信号BL[0：3]#。

波形800可以用于执行多重写入过程以将数据写入到与相同的位线预充电线和/或字线耦合的一组存储单元。在时间t1之前，可以断言位线预充电信号以对与该组存储单元相关联的位线和/或位条线进行预充电。然后，在时间t1，可以对位线预充电信号解除断言。另外，在时间t1或t1之后，可以断言字线信号。在依次断言多个写入列选择信号WRYSEL[3：0]以将数据写入到该组存储单元中的相应存储单元时，可以维持字线信号的断言。例如，如图8所示，从时间t1到时间t2的写入列选择信号WRYSEL[0]，可以从时间t2到时间t3断言写入列选择信号WRYSEL[1]，可以从时间t3到时间t4断言写入列选择信号WRYSEL[2]，并且可以从时间t4到时间t5断言写入列选择信号WRYSEL[3]。图8A所示的写入列选择信号WRYSEL[0：3]的依次断言的顺序仅是示例，并且显然在其他实施例中可以使用另一顺序。可以从时间t1到时间t5断言字线信号。如图8所示，写入列选择信号WRYSEL[0：3]的断言的持续时间可以是一个时钟相位(时钟周期的一半)。替代地，写入列选择信号WRYSEL[0：3]的断言的持续时间可以是一个完整的时钟周期或另一个合适的持续时间。在断言相应的写入列选择信号WRYSEL[0：3]时，可以基于由输入数据电路(例如，存储电路100的输入数据电路114)提供的数据来确定被写入每个存储单元的数据的逻辑值。

因此，使用波形800执行的多重写入过程可以使得在位线和/或位条线的单次预充电之后数据能够被连续地写入到多个存储单元，同时相关联的字线信号保持断言。在图8A所示的示例中，四个存储单元在五个时钟相位(2.5个时钟周期)中被写入。替代地，对于两相位写入操作，可以在五个时钟周期中写入四个存储单元。此外，其他实施例可以对于每个多重写入过程(例如，对于位线的一个预充电和/或相关联的字线信号的一个断言)写入不同数量的存储单元。

与现有技术相比，本文描述的多重写入过程可以提高写入带宽。附加地或替代地，由于仅需要单个预充电操作，因此多重写入过程可以减少写入该组存储单元所需的预充电能量，由此提供电力节省。

在一些实施例中，可以执行多重写入过程以依次写入与不同的位线预充电线相关联(例如，以接收单独的位线预充电信号)的第一组存储单元和第二组存储单元。第一和第二组存储单元可以是或可以不是不同存储块(例如，图5的存储块502和504)的一部分。图8B示出了根据一些实施例的用于这种多重写入过程的示例波形850。如所示，在数据正被写入第一组存储单元(例如，当第一组存储单元的序列中的最后一个WRYSEL信号(诸如WRYSEL[3])被断言时)时，与第二组存储单元相关联的位线和/或位条线可以被预充电(例如，通过断言位线预充电信号)。

在一些实施例中，钳位电路(例如，包括二极管，诸如二极管连接的晶体管)可以耦合至位线和/或位条线。钳位电路可以钳位位线和/或位条线，以防止位线和/或位条线的电压下降直至被预充电之后。

例如，图9示出了根据各个实施例的可以耦合到位线902和/或位条线904的二极管钳位电路901。二极管钳位电路901可以包括耦合到位线的二极管连接的晶体管906和耦合到位条线904的二极管连接的晶体管908。在一些实施例中，中断晶体管910可以耦合在电源912与二极管连接的晶体管906和908之间。中断晶体管910可以接收位线钳位信号BLCLAMP，以选择性地在电源912与相应的位线902或位条线904之间耦合二极管连接的晶体管906和908。在一些实施例中，可以通过单独的位线钳位信号来独立地控制耦合到不同位线902的位线钳位电路901。例如，当启用突发模式时，当对应的写入列选择信号WRYSEL未被断言时(例如，逻辑0)，中断晶体管910可以导通。在相应的写入列选择信号WRYSEL被断言时(例如，在数据正在被写入相应的存储单元时)，中断晶体管910可以被截止。在一些实施例中，可以为一组存储单元启用突发模式，同时在该组存储单元上执行多重写入过程。

如本文所讨论的，在一些实施例中，多重读取和/或多重写入过程可以在上升和下降时钟沿读取或写入数据(例如，每个时钟周期两位)。因此，可能需要修改与存储电路相接的数据路径中的其他逻辑，以应对增大的存储带宽。在一些实施例中，逻辑可以包括双边沿触发触发器(DEFF)和/或其他修改。

例如，图10示出了根据各个实施例的电路1000，其包括经由互连1006与计算代理1004相接的高吞吐量SRAM(HT-SRAM)1002。HT-SRAM 1002可以对应于本文所述的存储电路(例如，存储电路100和/或200)，并且可以执行本文所述的多重读取和/或多重写入过程。如图10所示，计算代理1004可以以HT-SRAM 1002的时钟速度的两倍的时钟速度操作，以便匹配HT-SRAM的吞吐量。HT-SRAM 1002和计算代理1004之间的互连1006也可以以HT-SRAM 1002的时钟速度的两倍的时钟速度操作。HT-SRAM的输出可以从双边沿触发触发器1008被驱动，这在时钟信号的两个边沿(上升沿和下降沿)提供新数据。

图11示出了根据各个实施例的另一电路1100，其包括经由互连1106与计算代理1104相接的HT-SRAM 1102。在电路1100中，计算代理1104可以以与HT-SRAM 1102相同的时钟速度操作。然而，互连1106的带宽可以从互连1006的带宽增大(例如，加倍)。在此模式中，HT-SRAM 1102内部的两个连续地址的数据(N位)仅在时钟的一个相位(例如，正相位)处可用于计算代理1106，并且因此互连1106的宽度为2N位。请注意，在此模式中，第一个2N位的字有1个周期的附加等待时间。然而，在此初始等待时间之后，从HT-SRAM 1102传递持续的2X带宽。为了将2N位呈现给计算代理1104，HT-SRAM 1102的输出可以由N个高相位锁存器和N个低相位锁存器驱动，N个高相位锁存器和N个低相位锁存器在图11中表示为解串器1110。

图12示出了另一个电路1200，其中多个计算代理1204读取/写入到一组共享的存储器阵列1202。电路1200可以包括流水线互连(例如，十字杆(crossbar))1212，其允许任何计算代理1204从任何存储器阵列1202进行读取/写入。仲裁器(未示出)对对给予特定存储器阵列1202的存取进行仲裁。可以定义新的突发读取/写入请求模式，该模式将允许通过特定的计算代理1204从给定的存储器阵列1202读取/写入多个数据值。这将释放所讨论的存储器阵列1202以供后续存取，并因此导致系统中的总体等待时间和吞吐量的提高。由于计算代理1204不会增大其吞吐量，所述可以在每个计算代理1204处累积(缓冲)以突发方式读取/写入的数据。可以使用包括 ve和-ve锁存器的先进先出(FIFO)电路来执行该累积或缓冲，用于两个时钟相位的读取/写入操作。类似于电路1000，可以使用双边沿触发触发器(DEFF)来驱动存储器阵列1202的输出。也可以使用DEFF来构造互连1212中的管线级。

图13示出了根据各个实施例的可以采用本文所述的装置和/或方法的示例计算设备1300(例如，存储电路100、存储电路200、波形300、波形400、电路500、波形600、图7的扩展字线信号、波形800、波形850、电路900、电路1000、电路1100和/或电路1200)。如所示，计算设备1300可以包括多个组件，诸如一个或多个处理器1304(示出了一个)和至少一个通信芯片1306。在各个实施例中，该一个或多个处理器1304中的每个可以包括一个或多个处理器核。在各个实施例中，该至少一个通信芯片1306可以物理上和电气上耦合到该一个或多个处理器1304。在另外的实现中，通信芯片1306可以是该一个或多个处理器1304的一部分。在各个实施例中，计算设备1300可以包括印刷电路板(PCB)1302。对于这些实施例，该一个或多个处理器1304和通信芯片1306可以设置在其上。在替代实施例中，可以在不使用PCB 1302的情况下耦合各个组件。

取决于其应用，计算设备1300可以包括其他组件，该其它组件可以或可以不物理上和电气上耦合到PCB 1302。这些其他组件包括但不限于存储控制器1305、易失性存储器(例如，动态随机存取存储器(DRAM)1308)、诸如只读存储器(ROM)1310的非易失性存储器、闪存1312、存储设备1311(例如，硬盘驱动器(HDD))、I/O控制器1314、数字信号处理器(未示出)、加密处理器(未示出)、图形处理器1316、一个或多个天线1318、显示器(未示出)、触摸屏显示器1320、触摸屏控制器1322、电池1324、音频编解码器(未示出)、视频编解码器(未示出)、全球定位系统(GPS)设备1328、罗盘1330、加速度计(未示出)、陀螺仪(未示出)、扬声器1332、照相机1334、以及大容量存储设备(诸如硬盘驱动器、固态驱动器、光盘(CD)、数字通用磁盘(DVD))(未显示)，等等。在各个实施例中，处理器1304可以与其他组件集成在相同的管芯上以形成片上系统(SoC)。

在一些实施例中，一个或多个处理器1304、闪存1312和/或存储设备1311可以包括相关联的固件(未示出)，其存储编程指令，该编程指令被配置为使得计算设备1300能够响应于由一个或多个处理器1304执行编程指令而实践本文描述的方法的所有或选定方面。在各个实施例中，这些方面可以附加地或替代地使用与一个或多个处理器1304、闪存1312或存储设备1311分开的硬件来实现。

在各个实施例中，计算设备1300的一个或多个组件可以包括存储电路100、存储电路200、电路500、电路900、电路1000、电路1100和/或电路1200，和/或可以实现于此描述的波形300、波形400、波形600、图7的扩展字线信号、波形800和/或波形850。例如，存储电路100、存储电路200、电路500、电路900、电路1000、电路1100和/或电路1200可以包括在在处理器1304、通信芯片1306、I/O控制器1314、存储控制器1305和/或计算设备1300的另一组件中和/或波形300、波形400、波形600、图7中的扩展字线信号、波形800和/或波形850可以实现在处理器1304、通信芯片1306、I/O控制器1314、存储控制器1305和/或计算设备1300的另一组件中。

通信芯片1306可以使得能够进行有线和/或无线通信以用于往返于计算设备1300的数据传输。术语“无线”及其派生词可以用于描述可以通过使用经过非固体介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着关联的设备不包含任何电线，尽管在某些实施例中它们可能没有。通信芯片1306可以实现多种无线标准或协议中的任何一种，包括但不限于IEEE 702.20、长期演进(LTE)、LTE高级(LTE-A)、通用分组无线业务(GPRS)、优化的演进数据(Ev-DO)、演进的高速分组接入(HSPA )、演进的高速下行链路分组接入(HSDPA )、演进的高速上行链路分组接入(HSUPA )、全球移动通信系统(GSM)、用于GSM演进(EDGE)的增强数据速率、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、全球微波接入互通性(WiMAX)、蓝牙、及其衍生产品，以及指定为3G、4G、5G及更高版本的任何其他无线协议。计算设备1300可以包括多个通信芯片1306。例如，第一通信芯片1306可以专用于较短范围的无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片1306可以专用于较长范围的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

在各种实现中，计算设备1300可以是膝上型计算机、上网本、笔记本、超极本、智能手机、计算平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元(例如，游戏机或汽车娱乐单元)、数码相机、器具、便携式音乐播放器或数字视频录像机。在另外的实现中，计算设备1300可以是处理数据的任何其他电子设备。

下面提供了各个实施例的一些非限制性示例。

示例1是一种电路，包括存储电路和存储控制器。所述存储电路包括被与感测放大器复用的一组存储单元，所述一组存储单元耦合到相同的字线。所述存储控制器用于：提供所述字线上的字线信号的单个断言以选择所述一组存储单元用于多重读取操作；以及基于所述字线信号的所述单个断言，使用所述感测放大器从所述一组存储单元依次读取数据。

示例2是根据示例1所述的电路，其中，所述存储控制器还用于在所述字线信号的所述单个断言之前，对与所述一组存储单元中的相应存储单元相关联的位线进行预充电。

示例3是根据示例1或2所述的电路，其中，为了从所述一组存储单元依次读取所述数据，所述存储控制器用于：断言与所述一组存储单元中的第一存储单元相关联的第一读取列选择信号；响应于对所述第一读取列选择信号解除断言，启用所述感测放大器来读取由所述第一存储单元存储的第一数据位；以及响应于对所述感测放大器的禁用，对所述感测放大器进行预充电，以准备所述感测放大器用于读取由所述一组存储单元中的第二存储单元存储的第二数据位。

示例4是根据示例3所述的电路，其中，所述存储控制器用于断言感测放大器预充电信号以对所述感测放大器进行预充电，并且其中，所述存储控制器还用于在对所述预充电信号解除断言时断言与所述第二存储单元相关联的第二读取列选择信号。

示例5是根据示例3或4所述的电路，其中，所述第一读取列选择信号的断言、所述感测放大器的启用以及所述感测放大器的预充电的组合持续时间是与所述存储电路相关联的时钟信号的一个相位。

示例6是根据示例3-5中任一示例所述的电路，其中，所述一组存储单元是第一组存储单元，其中，所述存储电路还包括被与所述感测放大器复用的第二组存储单元，其中，所述第二组存储单元耦合到与所述第一组存储单元不同的位线预充电线，并且其中，所述存储电路用于：在正读取来自所述第一组存储单元的数据时，对与所述第二组存储单元相关联的位线进行预充电；以及在对与所述第二组存储单元相关联的所述位线进行预充电之后从所述第二组存储单元读取数据。

示例7是根据示例1至6中任一示例所述的电路，其中，为了从所述一组存储单元依次读取所述数据，所述存储控制器用于在每个时钟相位读取一个存储单元，并且其中，所述字线信号的所述单个断言的持续时间比一个时钟相位长。

示例8是根据示例1至7中任一示例所述的电路，其中，为了将数据写入到所述一组存储单元，所述存储控制器用于：对与所述一组存储单元相关联的位线进行预充电；在预充电之后，在一时间段内断言所述字线信号；并且在所述一时间段期间将数据依次写入所述一组存储单元。

示例9是根据示例8所述的电路，其中，所述一组存储单元是第一组存储单元，其中，所述存储电路还包括第二组存储单元，所述第二组存储单元耦合到与所述第一组存储器不同的位线预充电线，并且其中，所述存储电路用于：在正读取来自所述第一组存储单元的数据时，对与所述第二组存储单元相关联的位线进行预充电；以及在对与所述第二组存储单元相关联的所述位线进行预充电之后，将数据写入所述第二组存储单元。

示例10是根据示例8或9所述的电路，还包含耦合到所述位线中的第一位线的可中断二极管连接的晶体管，其中，所述二极管连接的晶体管用于在与其他位线相关联的一个或多个其他存储单元被写入时选择性地耦合在所述第一位线与电源轨之间，并且在与所述第一位线相关联的第一存储单元被写入时被解耦。

示例11是根据示例1至10中任一示例所述的电路，其中，所述一组存储单元包括四个存储单元。

示例12是一种电路，包括存储电路和存储控制器。所述存储电路包括耦合到相应的位线和相同的字线的一组存储单元，其中，所述位线耦合到相同的位线预充电线。所述存储控制器用于：使用所述位线预充电线对所述位线进行预充电；在预充电之后，在一时间段内断言所述字线上的字线信号；以及在所述一时间段期间将数据依次写入所述一组存储单元。

示例13是根据示例12所述的电路，其中，为了将所述数据依次写入所述一组存储单元，所述存储控制器用于在所述字线信号保持断言时依次断言相应的写入列选择信号。

示例14是根据示例12或13所述的电路，还包含耦合到所述位线的可中断二极管连接的晶体管，其中，所述二极管连接的晶体管用于在与其他位线相关联的一个或多个其他存储单元被写入时选择性地耦合在所述第一位线与电源轨之间，并且在与所述第一位线相关联的第一存储单元被写入时将被解耦。

示例15是根据示例12至14中任一示例所述的电路，其中，所述一组存储单元包括四个存储单元。

示例16是根据示例12至15中任一示例所述的电路，其中，所述一组存储单元是第一组存储单元，其中，所述存储电路还包括第二组存储单元，所述第二组存储单元耦合到与所述第一组存储单元不同的位线预充电线，并且其中，所述存储电路用于：在所述数据正被写入所述第一组存储单元时，对与所述第二组存储单元相关的位线进行预充电；在对与所述第二组存储单元相关联的所述位线进行预充电之后，将数据写入所述第二组存储单元。

示例17是一种或多种非暂时的计算机可读介质，在所述计算机可读介质上存储有指令的所述指令在被执行时使存储控制器执行以下操作：对与一组存储单元中的相应的存储单元相关联的位线进行预充电，所述一组存储单元被与感测放大器复用；将字线信号的单个断言提供给所述一组存储单元；以及基于预充电和所述字线信号的所述单个断言从所述一组存储单元组连续读取数据。

示例18是根据示例17所述的一种或多种介质，其中，为了从所述一组存储单元连续读取所述数据，所述指令用于使所述存储控制器执行以下操作：断言与所述一组存储单元中的第一存储单元相关联的第一读取列选择信号；响应于对所述第一读取列选择信号解除断言，启用所述感测放大器来读取由所述第一存储单元存储的第一数据位；以及响应于所述感测放大器的禁用，对所述感测放大器进行预充电，以准备所述感测放大器读取由所述一组存储单元中的第二存储单元存储的第二数据位。

示例19是根据示例18所述的一种或多种介质，其中，所述第一读取列选择信号的断言、所述感测放大器的启用和所述感测放大器的预充电的组合持续时间是与所述存储电路相关联的时钟信号的一个相位。

示例20是根据示例18或19所述的一种或多种介质，其中，所述一组存储单元是第一组存储单元，并且其中，所述指令在被执行时还使所述存储控制器执行以下操作：在正读取来自所述第一组存储单元的数据时，对与第二组存储单元相关联的位线进行预充电，其中，所述第二组存储单元被与所述感测放大器复用，其中，所述第二组存储单元耦合到与所述第一组存储单元不同的位线预充电线；以及在对与所述第二组存储单元相关联的所述位线进行预充电之后从所述第二组存储单元读取数据。

示例21是根据示例17至20中任一示例所述的一种或多种介质，其中，为了从所述一组存储单元连续读取所述数据，所述存储控制器用于在每个时钟相位读取一个存储单元，并且其中，所述字线信号的所述单个断言的持续时间比一个时钟相位长。

示例22是根据示例17至21中任一示例所述的一种或多种介质，其中，所述指令在被执行时还使所述存储控制器执行以下操作以向所述一组存储单元写入数据：对与所述一组存储单元相关联的位线进行预充电；在所述预充电之后，在一段时间内断言所述字线信号；以及在所述一时间段期间将数据连续写入所述一组存储单元。

尽管出于描述的目的已经在本文中示出和描述了某些实施例，但是本申请旨在涵盖本文所讨论的实施例的任何改编或变型。因此，显然旨在在此描述的实施例仅由权利要求书限制。

在本公开内容引用“一个”或“第一”元素或其等同物的情况下，该公开内容包括一个或多个这样的元素，既不需要也不排除两个或更多这样的元素。此外，用于标识的元素的顺序指示符(例如，第一，第二或第三)用于区分这些元素，并且不指示或暗示所需或限定数量的此类元素，也不指示此类元素的特定位置或顺序，除非另有明确说明。