非易失性存储器及非易失性存储器系统的制作方法

[0001]
本实用新型涉及存储器技术领域，具体地涉及非易失性存储器及非易失性存储器系统。


背景技术：

[0002]
半导体存储器是一种在基于半导体的集成电路上实施的电子数据存储设备。半导体存储器的例子可以包括易失性存储器和非易失性存储器。易失性存储器为了保持所存储的信息需要外加电压，非易失性存储器则不需要。
[0003]
非易失性存储器的例子可以包括闪速存储器(flash memory)、阻变式存储器(resistive random access memory，rram)、相变随机存储器(phase change random access memory，pram)、导电桥接随机存储器(conductive-bridging random access memory，cbram)、铁电随机存储器(ferroelectric random access memory，fram)和磁阻随机存储器(magnetic random access memory，mram)。flash存储器通过改变浮置栅极中的荷电状态来存储数据；rram使用例如复合金属氧化物的可变电阻材料来存储数据，所述复合金属氧化物的电阻值在被施加电压时改变；pram通过更改制造器件的物质的状态来存储数据；cbram使用了可编程金属元素作为固态电极来存储数据，固态电极中的金属离子的数量在施加电压时改变；fram使用铁电层来存储数据；并且，mram使用两个铁磁板形成的磁存储元件来存储数据。
[0004]
近年来，提出了多种具有改善性能的半导体存储器。然而，进一步改善半导体存储器的性能一直是本领域的目标。


技术实现要素：

[0005]
本实用新型构思是基于认识到很多因素会导致半导体存储器(尤其是非易失性存储器)中存储的数据存在偏差。因此，本实用新型构思提出了通过保障数据可靠性来改善半导体存储器的性能。
[0006]
根据本实用新型的第一方面，提供了一种非易失性存储器，其中所述非易失性存储器包括多个存储器单元和与模块，所述多个存储器单元与所述与模块的输入端连接，其中所述非易失性存储器被配置成：
[0007]
响应于接收到的读取命令和读取地址，读取所述读取地址的存储位中耦合的至少两个存储器单元的状态，以及
[0008]
将读取出的所述至少两个存储器单元的状态传递到所述与模块，
[0009]
其中所述与模块被配置成对读取出的所述至少两个存储器单元的状态执行与运算，以获得所述读取地址中所存储的数据。
[0010]
根据本实用新型的第二方面，提供了一种非易失性存储器，其中所述非易失性存储器包括：
[0011]
第一存储器阵列和第二存储器阵列，所述第一存储器阵列和所述第二存储器阵列
中的每个存储器阵列包括多个存储位，所述多个存储位中的每个存储位对应于存储器阵列的一个访问地址；
[0012]
第一读取电路，所述第一读取电路与所述第一存储器阵列连接并且被配置成响应于接收到的读取命令和读取地址，读取所述第一存储器阵列中的所述读取地址的存储位的状态；
[0013]
第二读取电路，所述第二读取电路与所述第二存储器阵列连接并且被配置成响应于所述读取命令和所述读取地址，读取所述第二存储器阵列中的所述读取地址的存储位的状态；
[0014]
与模块，所述与模块的输入端与所述第一读取电路的输出端和所述第二读取电路的输出端连接，并且所述与模块被配置成对所述第一读取电路的输出和所述第二读取电路的输出执行与运算，以获得所述读取地址中所存储的数据。
[0015]
根据本实用新型的第三方面，提供了一种非易失性存储器系统，其中所述非易失性存储器系统包括根据上述第一方面或上述第二方面所述的非易失性存储器。
[0016]
本领域技术人员应理解，根据本实用新型的第二方面能够实现如关于本实用新型的第一方面所记载的技术效果。本实用新型的非易失性存储器及非易失性存储器系统能够提高存储数据的可靠性。
附图说明
[0017]
为了更好地理解本实用新型且示出如何实施本实用新型，现在将参考附图，在附图中：
[0018]
图1例示了1t1r结构的rram存储器单元的示意图；
[0019]
图2a至图2c示出了rram的可变电阻的初始态、高阻态和低阻态；
[0020]
图3例示了根据本实用新型的一个实施方案的一个实施例的基于1t1r存储器单元的存储器阵列；
[0021]
图4a和图4b例示了从存储器单元中读取的电流的理想分布概率和实际分布概率的示意图；
[0022]
图5例示了根据本实用新型的一个实施方案的一个实施例的存储器结构的示意图；
[0023]
图6a例示了根据本实用新型的一个实施方案的存储位的存储器单元结构的示意图；
[0024]
图6b示出了图6a的存储器单元结构的一个实施例的读取电流的分布概率的示意图；
[0025]
图7例示了根据一个实施方案的读取和写入非易失性存储器的方法的流程图；
[0026]
图8例示了根据一个实施方案的读取和写入图5中的存储器的方法的流程图；以及
[0027]
图9例示了根据本实用新型的一个实施方案的一个实施例的存储器系统的框图。
具体实施方式
[0028]
rram是一种非易失性存储器。rram的物理机理是一种缺陷理论，通过阻变材料的阻态来进行信息存储，阻态的变化由外加电压来改变。图1例示了rram存储器单元的1t1r结
构的示意图。如图1所示的rram存储器单元包括一个可变电阻r和一个晶体管t，晶体管t的漏极、栅极和源极分别与可变电阻r的负极、字线wl和源线sl连接，可变电阻r的正极与位线bl连接。
[0029]
可变电阻r是由两个导电材料层3、4及夹在中间的电阻电介质材料层2组成的。图2a至图2c示出了rram的可变电阻的三种阻态。具体地，图2a示出了可变电阻的初始态，新制备的电阻电介质材料层2表现出相对较高的阻值。通过在两个导电材料层3、4上施加适当的电压进行初始化，可以形成穿过层2的导电细丝6，如图2b所示。由于导电细丝6是穿过层2的导电路径，所以具有导电细丝6的层2表现出相对较低的电阻。图2c示出了通过在两个导电材料层3、4上施加“复位”电压将导致导电细丝6中形成断裂8，断裂8具有相对较高的电阻，从而使得层2表现出相对较高的电阻(高阻态)。通过在两个导电材料层3、4上施加“置位”电压将导致断裂8处的导电细丝恢复，从而使得层2表现出相对较低的电阻(低阻态)。图2c中通过“复位”得到的层2的高阻态可以代表数字信号状态“0”，而图2b中通过“置位”得到的层2的低阻态可以代表数字信号状态“1”。
[0030]
图3例示了基于1t1r存储器单元的存储器阵列300的一个实施例。在图3的实施例中，存储器阵列300包括成行列布置的多个1t1r存储器单元组成的主阵列310和一列1t1r存储器单元组成的参考阵列330，主阵列310中每一行的存储器单元通过字线与参考阵列330中同一行的存储器单元耦合。图3中的存储器阵列300还包括行译码器350和列译码器360，行译码器350和列译码器360解析接收到的地址命令，确定需要写入或读取的存储器单元。具体地，行译码器350根据行地址执行字线wl(i)的选择和驱动操作，i＝0，1，
……
，x-1；列译码器350根据列地址选择输出的全域位线gbl与各个位线bl(j)的连接状态以及输出的全域源线gsl与各个源线sl(j)的连接状态，j＝0，
……
，y-1。在写入数据时，在选定的字线wl(i)上，且因此在选定的字线wl(i)所连接的晶体管的栅极上，施加适当的驱动电压，并且在全域位线gbl和全域源线gsl上，且因此在选定的位线bl(j)和选定的源线sl(j)上，施加适当的电压，以实现选定存储器单元的写入。全域源线gsl与电流灵敏放大器(current sensitive amplifier，csa)362的正极输入连接。在读取数据时，通过在选定的字线wl(i)上施加适当的驱动电压，在全域位线gbl上施加读取电压，该读取电压通过选定的位线bl(j)施加到选定的存储器单元，从而选定的存储器单元上流过的电流icell经由选定的源线sl(j)、全域源线gsl流出到电流灵敏放大器362的正极输入。此外，参考阵列330中的对应行的存储器单元上流过的参考电流iref经由电流缓冲器332输入到电流灵敏放大器362的负极输入，电流灵敏放大器362比较电流icell和参考电流iref，以获得选定的存储器单元的状态。应理解，图3仅示出了本实用新型的实施方案的一个实施例，本领域技术人员可以想到任何其他合适的实施例。例如，全域源线gsl与各个源线sl(j)的连接状态可以是通过行译码器350根据行地址来选择的。
[0031]
图4a例示了从存储器单元中读取的电流的理想分布概率的示意图。在高阻态下流经可变电阻的电流i
h
较低，而在低阻态下流经可变电阻的电流i
l
较高。由于制造工艺、写入电路路径和供电状态等的偏差导致，无论是在高阻态还是在低阻态下，存储器单元的可变电阻的阻值大体上呈正态分布，从而电流i
h
和电流i
l
也大体上遵循正态分布。在理想情况下，希望将参考电流i
ref
设置在电流i
h
与电流i
l
中间，使得读取“0”的余量与读取“1”的余量相同，即δ
h
＝δ
l
＝(i
l-i
h
)/2。然而，恢复断裂8(置位，写“1”)容易，而形成断裂8(复位，写
“
0”)较难。换言之，写“0”的失效率高于写“1”的失效率。这使得高阻态电流i
h
的实际概率分布将不是那么理想，如图4b所示。如果仍按照理想情况选择参考电流i
ref
，则读取“0”的余量小于读取“1”的余量，即δ
h
<δ
l
＝(i
l-i
h
)/2。多种非易失性存储器存在写“1”容易而写“0”难的这种现象，该现象在rram中尤为严重。本实用新型的多种实施方案正是基于这种认识而提出的。
[0032]
下面的描述阐述了根据本公开内容的示例实施方案。对于本领域普通技术人员而言，其他示例实施方案和实施方式将是显而易见的。此外，本领域普通技术人员将认识到，可以代替下面所讨论的实施方案或与下面讨论的实施方案相结合地应用多种等同技术，且所有这样的等同物应被认为是本公开内容所涵盖的。
[0033]
根据本实用新型的第一方面，提供了一种非易失性存储器，其中所述非易失性存储器包括多个存储器单元和与模块，所述多个存储器单元与所述与模块的输入端连接，其中所述非易失性存储器可以被配置成：
[0034]
响应于接收到的读取命令和读取地址，读取所述读取地址的存储位中耦合的至少两个存储器单元的状态，以及
[0035]
将读取出的所述至少两个存储器单元的状态传递到所述与模块，
[0036]
其中所述与模块被配置成对读取出的所述至少两个存储器单元的状态执行与运算，以获得所述读取地址中所存储的数据。
[0037]
在本实用新型的实施方案中，存储器单元的状态指的是如上所述的数字信号状态“0”或“1”，所述数字信号状态可以被用来确定所存储的数据是“0”还是“1”。本领域技术人员应理解，与模块可以通过“与门”或者“与非门”和“非门”的组合来实现。
[0038]
根据本实用新型的第一方面的具体实施方案，所述多个存储器单元可以被划分成多个存储位，并且所述多个存储位中的每个存储位可以包括耦合的至少两个存储器单元。在本实用新型的第一方面的实施方案中，存储器的访问地址与存储器的存储位一一对应，存储位指的是存储器的访问地址所对应的一个或多个存储器单元。换言之，根据存储器的访问地址可以得到该访问地址所对应的存储位所包含的一个或多个存储器单元的物理地址。
[0039]
根据本实用新型的第一方面的一个实施方案，所述非易失性存储器被配置成各个存储位中耦合的至少两个存储器单元用于存储同一写入数据。在本实用新型的实施方案中，“耦合”意味着多个存储器单元相互关联，这种相互关联可以是通过线路连接关联，也可以指通过对访问地址的解码实现耦合的多个存储器单元的访问。
[0040]
根据本实用新型的第一方面的一个优选实施方案，所述多个存储位中的每个存储位包括耦合的两个存储器单元。换言之，将两个存储器单元作为一个存储位来使用。假设存储器单元写“0”的失效率f0远远大于写“1”的失效率f1，即f0>>f1，如果从两个存储器单元中的一个存储器单元读取出的状态是“0”而从另一个存储器单元读取出的状态是“1”时，则认为这两个存储器单元所在的存储位存储的数据是“0”。这种将两个存储器单元作为一个存储位使用的配置也可以被称为双模冗余配置，从存储器单元读取出的状态和存储位的输出状态如下面的表1所示：
[0041]
表1读取状态与输出状态的关系
[0042][0043][0044]
因此，根据本实用新型的实施方案，写“1”和写“0”的实际失效率如下面的表2和表3所示：
[0045]
表2写“1”的失效率
[0046][0047]
表3写“0”的失效率
[0048][0049]
在一个实施例中，存储器系统的ecc的纠错能力(例如，ecc纠错率)为fecc＝30bit/568b＝0.66％，然而存储器单元写“1”的失效率为f1＝0.1％，存储器单元写“0”的失效率为f0＝5％(显然，f0超出了ecc的纠错能力)。表4示出了上述实施例的双模冗余配置和非双模冗余配置的实际失效率。
[0050]
表4双模冗余配置和非双模冗余配置的实际失效率
[0051]
失效率非双模冗余配置双模冗余配置f10.1％0.2％f05％0.25％
[0052]
由表4可见，通过使用本实用新型的实施方案的方法大大降低了最终的写“0”的失效率f0，f1<fecc且f0<fecc，即写“0”和写“1”的失效率均在ecc纠错能力的范围内。因此，这种双模冗余配置非常适合写“0”和写“1”的失效率严重不匹配的存储器。
[0053]
根据本实用新型的第一方面的一个实施方案，其中可以通过字线和位线的组合唯一地寻址每个存储器单元，并且每个存储位中耦合的两个存储器单元可以通过单个的字线和成对的位线来寻址。换言之，每个存储位中两个存储器单元在同一行的不同列中。
[0054]
根据本实用新型的第一方面的另一个实施方案，其中可以通过字线和位线的组合唯一地寻址每一个存储器单元，并且每个存储位中耦合的两个存储器单元可以通过成对的字线和单个的位线来寻址。换言之，每个存储位中两个存储器单元在同一列的不同行中。
[0055]
然而，本实用新型的实施方案并不限于将两个存储器单元作为一个存储位使用的情况，在本实用新型的第一方面的一些实施方案中，所述多个存储位中的每个存储位可以包括两个以上的耦合的存储器单元。
[0056]
根据本实用新型的第一方面的实施方案，其中所述多个存储器单元中的每个存储器单元可以选自以下项中的一个：闪速存储器单元、相变随机存储器(pram)单元、阻变随机存储器(rram)单元、可编程金属化单元(programmable metallization cell，pmc)、导电桥接随机存储器(cbram)单元、铁电随机存储器(fram)单元、磁阻随机存储器单元(mram)和自旋转移力矩随机存储器(spin transfer torque magnetoresistive random access memory，stt-mram)单元。
[0057]
根据本实用新型的第二方面，提供了一种非易失性存储器，其中所述非易失性存储器包括：
[0058]
第一存储器阵列和第二存储器阵列，所述第一存储器阵列和所述第二存储器阵列中的每个存储器阵列包括多个存储位，所述多个存储位中的每个存储位对应于存储器阵列的一个访问地址；
[0059]
第一读取电路，所述第一读取电路与所述第一存储器阵列连接并且被配置成响应于接收到的读取命令和读取地址，读取所述第一存储器阵列中的所述读取地址的存储位的状态；
[0060]
第二读取电路，所述第二读取电路与所述第二存储器阵列连接并且被配置成响应于所述读取命令和所述读取地址，读取所述第二存储器阵列中的所述读取地址的存储位的状态；
[0061]
与模块，所述与模块的输入端与所述第一读取电路的输出端和所述第二读取电路的输出端连接，并且所述与模块被配置成对所述第一读取电路的输出和所述第二读取电路的输出执行与运算，以获得所述读取地址中所存储的数据。
[0062]
本领域技术人员应理解，存储器阵列的访问地址可以与读取数据时存储器的读取地址相对应，也可以与写入数据时存储器的写入地址相对应。根据本实用新型的第二方面的一个实施方案，其中所述第一存储器阵列和所述第二存储器阵列可以被配置用于在各自的同一访问地址的存储位存储同一写入数据。在一个实施例中，在写入数据时，第一存储器阵列和第二存储器阵列接收到相同的写入命令和写入地址，所述写入命令包括写入数据，因此第一存储器阵列的该写入地址的存储位存储该写入数据(例如，“0”)，并且第二存储器阵列的该同一写入地址的存储位也存储该写入数据(“0”)。
[0063]
在本实用新型的第二方面的实施方案中，由于第一存储器阵列与第二存储器阵列会接收到相同的访问地址，所以存储器的每个访问地址与第一存储器阵列的一个存储位和第二存储器阵列的一个存储位对应，存储位指的是存储器阵列的访问地址所对应的一个或多个存储器单元。换言之，根据存储器阵列的访问地址可以得到该访问地址所对应的存储位所包含的一个或多个存储器单元的物理地址。
[0064]
根据本实用新型的第二方面的一个实施方案，其中所述非易失性存储器可以还包括：
[0065]
行译码器，所述行译码器与所述第一存储器阵列和所述第二存储器阵列连接并且被配置成根据接收到的行地址选择要访问的所述第一存储器阵列中的行和所述第二存储器阵列中的行；
[0066]
第一列译码器，所述第一列译码器与所述第一存储器阵列连接并且被配置成根据接收到的列地址选择要访问的所述第一存储器阵列中的列；以及
[0067]
第二列译码器，所述第二列译码器与所述第二存储器阵列连接并且被配置成根据接收到的列地址选择要访问的所述第二存储器阵列中的列。
[0068]
本领域技术人员应理解，在本实用新型的第二方面中，第一读取电路可以通过如上所述的电流缓冲器、行译码器、第一列译码器和电流灵敏放大器实现。具体地，例如，行译码器根据读取地址选择和驱动字线wl，第一列译码器选择位线bl和源线sl，电流缓冲器读取参考阵列中字线wl选定的存储器单元的源线sl反馈的电流，第一列译码器输出第一存储阵列中选定存储器单元的电流，然后电流灵敏放大器比较两个电流并输出数字信号状态“0”或“1”(即，第一存储阵列中读取地址的存储位的状态)。第二读取电路的实现与第一读取电路的实现类似。
[0069]
根据本实用新型的第二方面的一个实施方案，其中所述多个存储位中的每个存储位可以包括一个或多个存储器单元。
[0070]
根据本实用新型的第二方面的具体实施方案，其中所述一个或多个存储器单元中的每个存储器单元可以选自以下项中的一个：闪速存储器单元、相变随机存储器单元、阻变随机存储器单元、可编程金属化单元、导电桥接随机存储器单元、铁电随机存储器单元、磁阻随机存储器单元和自旋转移力矩随机存储器单元。
[0071]
根据本实用新型的第三方面，提供了一种非易失性存储器系统，其中所述非易失性存储器系统可以包括根据上述第一方面或第二方面所述的非易失性存储器。
[0072]
根据本实用新型的第三方面的一个实施方案，其中所述非易失性存储器系统可以包括控制器，所述控制器被配置成将接收到的地址信号解析成行地址和列地址。
[0073]
下面将结合附图来对本实用新型的实施方案进行进一步详述。
[0074]
图5例示了根据本实用新型的一个实施方案的一个实施例的存储器结构的示意图。如图5所示，存储器500包括两个存储器主阵列510和520、两个参考阵列530和540、一个行译码器550以及两个列译码器模块560和570。每个主阵列包括x行y列包含可变电阻和晶体管的rram单元，并且每个参考阵列包括x行1列rram单元。在每一行上，主阵列和参考阵列的rram单元的晶体管的栅极都耦合到字线wl；在每一列上，rram单元的可变电阻的正极都耦合到位线bl，且晶体管的漏极都耦合到源线sl。行译码器550根据行地址，执行字线wl的选择和驱动操作，例如字线wl接收高电位开启晶体管。列译码器模块560和570根据列地址
分别选择位线bl和源线sl，并且在读取阶段分别输出选定源线sl上的电流(即，主阵列510的选定存储器单元的电流icell1和主阵列520的选定存储器单元的电流icell2)。
[0075]
存储器500还包括两个电流缓冲器532和542、两个电流灵敏放大器562和572以及一个与门单元580。电流缓冲器532和542通过位线bl施加适当的读取电压，并且分别接收输出到源线sl上反馈的参考电流iref1和iref2。电流灵敏放大器562的负极输入连接电流缓冲器532的输出，正极连接列译码器模块560的输出，并输出数字信号状态dq1；电流灵敏放大器572的负极输入连接电流缓冲器542的输出，正极连接列译码器模块570的输出，并输出数字信号状态dq2。与门单元580的输入连接电流灵敏放大器562和572的输出，从而对数字信号状态dq1和dq2执行与运算，并将获得的结果输出到总数据输出端dq。如图5中的示例性布置可见，成对的主阵列、参考阵列、电流缓冲器、列译码器模块和电流灵敏放大器对称布置，这样使得线路长度、实际温度分布等一致性较强，从而存储数据一致性较强。
[0076]
本领域技术人员应理解，图5示出的仅是本实用新型的一个实施方案的一个实施例，然而可以存在该实施方案的其他变体。在本实用新型的另一个实施方案中，图5中的两个参考阵列可以由一个参考阵列代替，两个主阵列都以该参考阵列的输出作为参考电流，并且两个灵敏放大器的负极都接收该参考电流。为了实现对称性，该参考阵列可以设置在两个主阵列之间。
[0077]
在本实用新型的另一个实施方案中，位线bl可以是不平行于源线而是平行于字线wl布置的，行译码器550执行位线bl的选择和施加电压操作，其中同一行的位线bl和字线wl是成对选择的。
[0078]
图6a例示了根据本实用新型的一个实施方案的存储位的存储器单元结构的示意图。在该实施方案中，由同一行的两个存储器单元610和620代替图5中的一个存储器单元，而不需要参考阵列。具体地，在写入阶段，如果要对存储位写“1”，则将存储器单元610写“1”且将存储器单元620写“0”，对存储位写“0”的情况类似。在读取阶段，读取出存储器单元610和620的状态，其中将存储器单元620的状态作为存储器单元610的逻辑参考。也就是说，列译码器模块选择两列输出到电流灵敏放大器用于比较。图6b示出了图6a的存储器单元结构的一个实施例的读取电流的分布概率的示意图。由图6b可知，与图4a中示出的采用参考阵列的参考电流iref的情况(其中δ
h
＝δ
l
＝(i
l-i
h
)/2)相比，在图6a的实施方案中，存储器单元的读取余量增加到两倍，δ
h
＝δ
l
＝i
l-i
h
。这样的设置进一步提高了数据的可靠性。
[0079]
在本实用新型的另一个实施方案中，由同一列的两个存储器单元代替图5中的一个存储器单元。在写入阶段，这两个存储器单元写入同一写入数据；在读取阶段，通过选择这两个存储器单元所在两行的字线wl1和wl2，使得这两个存储器单元所在的源线sl流出的电流是流经这两个存储器单元的电流之和。这样的配置成比例地增加了读取余量，从而进一步提高了数据的可靠性。
[0080]
图7例示了根据一个实施方案的读取和写入非易失性存储器的方法的流程图。在使用本实用新型的非易失性存储器时，通常会先将待存储的数据存储到存储器中，具体地，存储器接收写入地址和包含写入数据的写入命令(步骤702)，然后根据写入地址确定对应的存储位并将相同的写入数据写入到该存储位中耦合的存储器单元中(步骤704)。在需要使用存储的数据时，会向存储器发送读取命令和读取地址。存储器接收读取命令和读取地址(步骤706)，然后根据读取地址确定对应的存储位，并读取该存储位中耦合的存储器单元
的状态(步骤708)。最后，对读取出的状态执行与运算，从而获得该读取地址中存储的数据(步骤710)。
[0081]
图8例示了根据一个实施方案的读取和写入图5中的存储器的方法的流程图。首先，存储器500接收写入地址和包含写入数据的写入命令(步骤802)，写入地址被提供到行译码器550、列译码器560和570，并且写入数据被提供到列译码器560和570。行译码器550根据写入地址的行地址选择和驱动字线wl，列译码器模块560和570根据写入地址的列地址选择位线bl和源线sl并且根据写入数据驱动选定的位线bl和源线sl，从而将选定的字线wl、位线bl和源线sl所对应的所有存储器单元写入所述写入数据(步骤804)。在需要使用存储的数据时，存储器500接收读取命令和读取地址(步骤806)，读取地址被提供到行译码器550、列译码器560和570。行译码器550根据读取地址的行地址选择和驱动字线wl，列译码器模块560和570根据读取地址的列地址选择位线bl和源线sl。列译码器模块560和570分别读取出主阵列510的选定存储器单元的电流icell1和主阵列520的选定存储器单元的电流icell2。同时，电流缓冲器532和542分别读取参考阵列530和540中通过字线wl选定的存储器单元的源线sl上反馈的参考电流iref1和iref2。电流灵敏放大器562比较电流icell1和iref1获得主阵列510中读取地址的存储位的状态dq1(步骤808)，电流灵敏放大器572比较电流icell2和iref2获得主阵列520中读取地址的存储位的状态dq2(步骤810)。最后，与门单元580对状态dq1和状态dq2执行与运算，从而获得读取地址中存储的数据(步骤812)，以用于输出。
[0082]
图9例示了根据本实用新型的一个实施方案的一个实施例的存储系统的框图。如图9中所示，存储系统1000可以包括非易失性存储器件1100和控制器1200。非易失性存储器件1100可以包括存储器单元阵列和用于针对存储器单元阵列执行读/写操作的外围电路，存储器单元阵列包括多个非易失性存储器单元。控制器1200产生用于控制非易失性存储器件1100的命令/地址(command/address，cmd/add)，并把写数据data提供给非易失性存储器件1100，或者，从非易失性存储器件1100接收读取数据。
[0083]
控制器1200可以包括用于与主机连接的主机接口(interface，if)1210和用于与非易失性存储器件1100连接的存储器if 1230。在控制器1200中还可以包括用于控制控制器1200的总体操作的控制逻辑单元1220。例如，控制逻辑单元1220根据从主机输入的命令，把用于针对非易失性存储器件1100的读/写操作的各种控制信号通过存储器if1230提供给非易失性存储器件1100。ram可以被设置在控制逻辑单元1220内部或者外部，以便在数据写操作中，写数据可以被暂时存储在该ram中，或者在数据读操作中，读取数据可以被暂时存储在该ram中。
[0084]
这里公开的部件的名称代表可被应用于本实用新型构思的例子，并且非易失性存储器件1100和控制器1200可被利用单独的半导体芯片或者单独的半导体封装实施。非易失性存储器件1100和控制器1200可以被集成在单个芯片中或者单个半导体封装中，并且，在这种情况下，非易失性存储器件1100自身可以被称为包括存储器件和控制器的存储系统。包括非易失性存储器件1100和控制器1200的存储系统1000可以利用存器卡(例如安全数字(securedigital，sd)卡、多媒体卡(multi-media card，mmc)等)、内存条、usb闪存盘或固态硬盘(solid state disk)来实施。
[0085]
在一个或多个实施例中，系统和/或模块和/或单元和/或电路和/或框可以整体地
或部分地以硬件和/或固件提供，包括但不限于：一个或多个专用集成电路(asic)、数字信号处理器、分立电路、逻辑门、标准集成电路、状态机、查找表、控制器(例如，通过执行适当的指令，并且包括微控制器和/或嵌入式控制器)、现场可编程门阵列(fpga)、复杂可编程逻辑器件(cpld)等及其各种组合。特别地，在一个或多个实施例中，控制器、非易失性存储器、灵敏放大器、列译码器模块、电流缓冲器、行译码器、与模块等可以整体地或部分地被实施为所谓的专用集成电路(asic)，即针对它们的特定用途所定制的集成电路(ic)。替代地，设备可以整体地或部分地以可编程逻辑实施为例如现场可编程门阵列(fpga)。例如，所述电路可以被实施在cmos中，例如使用硬件描述语言(诸如verilog、vhdl等)。
[0086]
应注意，上述实施方案例示而非限制本实用新型，且本领域技术人员将能够在不背离所附权利要求的范围情况下设计许多替代实施方案。措辞“包括”或“包含”不排除权利要求中所列出的元件或步骤之外的元件或步骤的存在，“一”或“一个”不排除多个，且单个特征或其他单元可以实现权利要求中所记载的多个单元的功能。权利要求中的任何附图标记或标签均不应被解释为限制其范围。