一种输入缓冲电路及存储器的制作方法

[0001]
本申请涉及存储技术领域，尤其涉及一种可以滤除噪声的输入缓冲电路及存储器。


背景技术：

[0002]
输入缓冲器是集成电路中不可缺少的基本模块，它可以被配置为针对一个阈值电压进行电压检测，以便确认输入信号的电压是否高于或低于所述阈值电压。基于cmos的逻辑器件组成的输入缓冲器，一般被配置为从外设接收高或低电压信号，然后提供对应于所述高或低信号的逻辑状态。当输入信号的电压高于阈值电压时，输出逻辑电平由低变为高；当输入信号的电压低于阈值电压时，输出逻辑电平由高变为低。
[0003]
在串行外设接口(serial peripheral interface，简称spi)模式的闪存(flash)存储器中，串行输入时钟(clk)引脚提供串行输入和输出操作的时序。标准spi指令使用单向输入(di)引脚在时钟输入信号的上升沿向存储单元串行写入指令、地址或数据，使用单向输出(do)引脚在时钟输入信号的下降沿从存储单元读取数据或状态。时钟输入信号的输入缓冲器作用是根据外设送来的时钟输入信号的高或低电压，提供对应的高或低电平逻辑状态，并进行暂时存放，以便处理器将它取走。
[0004]
请参阅图1，现有时钟输入信号的输入缓冲器的工作原理示意图。所述输入缓冲器10包括pmos管mp1、nmos管mn1以及非门ng1。所述pmos管mp1的栅极接收时钟输入信号clk，其源极耦接至电源电压vcc，其漏极电连接节点q。所述nmos管mn1的源极接收公共电压，其栅极接收所述时钟输入信号clk，其漏极电连接节点q。所述非门ng1用于对所述节点q输出的电平inb进行反相，输出反相后的时钟逻辑信号ick。
[0005]
请一并参阅图2～图3，其中，图2为图1所示输入缓冲器正常工作时的时钟变换示意图，图3为图1所示输入缓冲器引入噪声时的时钟变换示意图。图中，vih(input high voltage)为输入信号被识别为高电平的输入高电压阈值，vil(input low voltage)为输入信号被识别为低电平的输入低电压阈值。
[0006]
如图2所示，当所述时钟输入信号clk低于输入高电压阈值vih时，所述pmos管mp1导通，从而拉高所述节点q的电平；所述节点q的电平经过所述非门ng1反相，输出低电平的时钟逻辑信号ick。当所述时钟输入信号clk从低到高增加到高于输入高电压阈值vih时，所述nmos管mn1导通，从而拉低所述节点q的电平；所述节点q的电平经过所述非门ng1反相，输出高电平的时钟逻辑信号ick。当所述时钟输入信号clk低于输入高电压阈值vih时，所述pmos管mp1导通，从而拉高所述节点q的电平；所述节点q的电平经过所述非门ng1反相，输出低电平的时钟逻辑信号ick。当所述时钟输入信号clk从高到低降低到低于输入低电压阈值vil时，所述pmos管mp1再次导通，从而拉高所述节点q的电平；所述节点q的电平经过所述非门ng1反相，输出低电平的时钟逻辑信号ick。至此，完成一组时钟变换。
[0007]
如图3所示，由于噪声信号的引入，噪声信号的波动使得所述时钟输入信号clk在从低到高增加与从高到低降低时，时钟逻辑信号ick分别进行了一组时钟变换(图中虚框示
意异常的时钟变换)。即，在所述时钟输入信号clk的上升和下降过程中，分别多进行一次时钟变换，使得时钟逻辑信号ick输出异常。


技术实现要素：

[0008]
本申请的目的在于，针对现有技术存在的问题，提供一种输入缓冲电路及存储器，可以滤除输入信号中的噪声、避免与输入信号对应的逻辑输出信号状态异常，保证器件的正常工作。
[0009]
为实现上述目的，本申请一实施例提供了一种输入缓冲电路，包括：一第一输入缓冲单元，被配置为在一输入信号低于第一电压阈值时输出一低电平的第一逻辑信号，且在所述输入信号高于所述第一电压阈值时输出一高电平的第一逻辑信号；一第二输入缓冲单元，被配置为在所述输入信号低于第二电压阈值时输出一低电平的第二逻辑信号，且在所述输入信号高于所述第二电压阈值时输出一高电平的第二逻辑信号，其中，所述第一电压阈值高于所述第二电压阈值；以及一输出控制单元，被配置为在所述第一逻辑信号与所述第二逻辑信号均为高电平时输出高电平的逻辑输出信号，在所述第一逻辑信号与所述第二逻辑信号均为低电平时输出低电平的逻辑输出信号，在所述第一逻辑信号与所述第二逻辑信号的电平不相同时维持前一状态的逻辑输出信号的输出。
[0010]
为实现上述目的，本申请另一实施例还提供了一种存储器，包括输入缓冲器；所述输入缓冲器采用本申请所述的输入缓冲电路。
[0011]
本申请的优点在于：本申请所述输入缓冲电路，通过配置输入高电压阈值vih与输入低电压阈值vil不同，当输入信号处于输入高电压阈值vih与输入低电压阈值vil之间时，逻辑输出信号不进行状态切换，从而消除了噪声对输入信号的干扰。即本申请可以滤除输入信号中的噪声、避免与输入信号对应的逻辑输出信号状态异常，保证器件的正常工作。
附图说明
[0012]
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0013]
图1为现有时钟输入信号的输入缓冲器的工作原理示意图；
[0014]
图2为图1所示输入缓冲器正常工作时的时钟变换示意图；
[0015]
图3为图1所示输入缓冲器引入噪声时的时钟变换示意图。
[0016]
图4为根据本申请第一实施例提供的输入缓冲电路的架构示意图；
[0017]
图5为根据本申请第二实施例提供的输入缓冲电路的工作原理示意图；
[0018]
图6为根据本申请第三实施例提供的输入缓冲电路的工作原理示意图；
[0019]
图7为图6所示第一输入缓冲单元正常工作时的时钟变换示意图；
[0020]
图8为图6所示第二输入缓冲单元正常工作时的时钟变换示意图；
[0021]
图9为图6所示输入缓冲电路正常工作时的时钟变换示意图；
[0022]
图10为图6所示输入缓冲电路引入噪声时的一实施例的时钟变换示意图；
[0023]
图11为图6所示输入缓冲电路引入噪声时的另一实施例的时钟变换示意图；
[0024]
图12为根据本申请第四实施例提供的存储器的主视图；
[0025]
图13为图12所示存储器的一实施例的信号波形示意图。
具体实施方式
[0026]
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。实施例中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
[0027]
请参阅图4，根据本申请第一实施例提供的输入缓冲电路的架构示意图。如图4所示，所示输入缓冲电路40包括：一第一输入缓冲单元41、一第二输入缓冲单元42、以及一输出控制单元43。
[0028]
所述第一输入缓冲单元41被配置为在一输入信号sin低于第一电压阈值vth1时输出一低电平的第一逻辑信号lin-1，且在所述输入信号sin高于所述第一电压阈值vth1时输出一高电平的第一逻辑信号lin-1。
[0029]
所述第二输入缓冲单元42被配置为在所述输入信号sin低于第二电压阈值vth2时输出一低电平的第二逻辑信号lin-2，且在所述输入信号sin高于所述第二电压阈值vth2时输出一高电平的第二逻辑信号lin-2。其中，所述第一电压阈值vth1高于所述第二电压阈值vth2。
[0030]
所述输出控制单元43被配置为在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2均为高电平时输出高电平的逻辑输出信号lin，在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2均为低电平时输出低电平的逻辑输出信号lin，在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2的电平不相同时维持前一状态的逻辑输出信号lin的输出。
[0031]
具体地，当输入信号sin处于上升沿、且低于所述第二电压阈值vth2时，或当输入信号sin处于下降沿、且低于所述第二电压阈值vth2时，所述第一输入缓冲单元41输出低电平的第一逻辑信号lin-1、所述第二输入缓冲单元42输出低电平的第二逻辑信号lin-2。即，当输入信号sin低于所述第二电压阈值vth2时，所述第一逻辑信号lin-1与所述第二逻辑信号lin-2均为低电平，所述输出控制单元43输出低电平的逻辑输出信号lin。
[0032]
当输入信号sin处于上升沿、且高于所述第一电压阈值vth1时，或当输入信号sin处于下降沿、且高于所述第一电压阈值vth1时，所述第一输入缓冲单元41输出高电平的第一逻辑信号lin-1、所述第二输入缓冲单元42输出高电平的第二逻辑信号lin-2。即，当输入信号sin高于所述第一电压阈值vth1时，所述第一逻辑信号lin-1与所述第二逻辑信号lin-2均为高电平，所述输出控制单元43输出高电平的逻辑输出信号lin。
[0033]
当输入信号sin处于上升沿、且上升至高于所述第二电压阈值vth2但低于所述第一电压阈值vth1时，所述第二输入缓冲单元42输出高电平的第二逻辑信号lin-2、所述第一输入缓冲单元41保持低电平的第一逻辑信号lin-1的输出，所述输出控制单元43输出的逻辑输出信号lin的状态不进行切换。由于在所述第二输入缓冲单元42输出的第二逻辑信号lin-2切换至高电平前，所述输出控制单元43输出的逻辑输出信号lin为低电平，因此所述输出控制单元43维持低电平的逻辑输出信号lin的输出。当输入信号sin处于下升沿、且下
降至低于所述第一电压阈值vth1但高于所述第二电压阈值vth2时，所述第一输入缓冲单元41输出低电平的第一逻辑信号lin-1，所述第二输入缓冲单元42维持高电平的第二逻辑信号lin-2的输出，所述输出控制单元43输出的逻辑输出信号lin的状态不进行切换。由于在所述第一输入缓冲单元41输出的第一逻辑信号lin-1切换至低电平前，所述输出控制单元43输出的逻辑输出信号lin为高电平，因此所述输出控制单元43维持高电平的逻辑输出信号lin的输出。即，在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2的电平不相同时，所述输出控制单元43维持前一状态的逻辑输出信号lin的输出。
[0034]
也即，在本申请所述输入缓冲电路中，采用所述第一电压阈值vth1作为识别输入信号为高电平的输入高电压阈值vih，采用所述第二电压阈值vth2作为识别输入信号为低电平的输入低电压阈值vil。即，在本申请所述输入缓冲电路中具有不同的输入高电压阈值vih与输入低电压阈值vil，当输入信号处于输入高电压阈值vih与输入低电压阈值vil之间时，逻辑输出信号不进行状态切换，从而消除了噪声对输入信号的干扰。
[0035]
请参阅图5，根据本申请第二实施例提供的输入缓冲电路的工作原理示意图。
[0036]
在本实施例中，所述第一输入缓冲单元41包括：一第一晶体管mp1、一第二晶体管mn1以及一第一逻辑模块411。
[0037]
所述第一晶体管mp1电连接第一节点q1；所述第一晶体管mp1被配置为在所述输入信号sin低于所述第一电压阈值vth1时拉高所述第一节点q1的电平。所述第二晶体管mn1电连接所述第一节点q1；所述第二晶体管mn1被配置为在所述输入信号sin高于或等于所述第一电压阈值vth1时拉低所述第一节点q1的电平。所述第一逻辑模块411电连接所述第一节点q1；所述第一逻辑模块411被配置为对所述第一节点q1输出的电平进行反相后输出相应的第一逻辑信号lin-1。即，在所述输入信号sin低于所述第一电压阈值vth1时，所述第一逻辑模块411输出低电平的第一逻辑信号lin-1；在所述输入信号sin高于或等于所述第一电压阈值vth1时，所述第一逻辑模块411输出高电平的第一逻辑信号lin-1。
[0038]
进一步的实施例中，所述第一晶体管mp1为第一pmos管。所述第一pmos管的栅极接收所述输入信号sin，其源极电连接至电源电压vcc，其漏极电连接所述第一节点q1。其中，所述第一pmos管的启动阈值电压vth-mp1为所述第一电压阈值vth1。即，当所述第一电压阈值vth1低于所述启动阈值电压vth-mp1时，所述第一pmos管导通，从而将电源电压vcc传递至所述第一节点q1，拉高所述第一节点q1的电平。
[0039]
进一步的实施例中，所述第二晶体管mn1为第一nmos管。所述第一nmos管的栅极接收所述输入信号sin，其漏极电连接第一节点q1，其源极接收公共电压vss(或接入地端)。其中，所述第一nmos管的启动阈值电压vth-mn1为所述第一电压阈值vth1。即，当所述第一电压阈值vth1高于或等于所述启动阈值电压vth-mn1时，所述第一nmos管导通，从而根据公共电压vss拉低所述第一节点q1的电平。其中，公共电压vss低于电源电压vcc。优选的，上述阈值电压均为相对于公共电压vss的电压。
[0040]
进一步的实施例中，所述第一逻辑模块411为一第一非门ng1。所述第一非门ng1用于对所述第一节点q1的电平进行非运算，输出与所述第一节点q1的电平相反的第一逻辑信号lin-1。
[0041]
在本实施例中，所述第二输入缓冲单元42包括：一第五晶体管mp2、一第六晶体管mn2以及一第二逻辑模块421。
[0042]
所述第五晶体管mp2电连接第二节点q2；所述第五晶体管mp2被配置为在所述输入信号sin低于所述第二电压阈值vth2时拉高所述第二节点q2的电平。所述第六晶体管mn2电连接所述第二节点q2；所述第六晶体管mn2被配置为在所述输入信号sin高于所述第二电压阈值vth2时拉低所述第二节点q2的电平。所述第二逻辑模块421电连接所述第二节点q2；所述第二逻辑模块421被配置为对所述第二节点q2输出的电平进行反相后输出相应的第二逻辑信号lin-2。即，在所述输入信号sin低于所述第二电压阈值vth2时，所述第二逻辑模块421输出低电平的第二逻辑信号lin-2；在所述输入信号sin高于或等于所述第二电压阈值vth2时，所述第二逻辑模块421输出高电平的第二逻辑信号lin-2。
[0043]
进一步的实施例中，所述第五晶体管mp2为第二pmos管。所述第二pmos管的栅极接收所述输入信号sin，其源极电连接至电源电压vcc，其漏极电连接所述第二节点q2。其中，所述第二pmos管的启动阈值电压vth-mp2为所述第二电压阈值vth2。即，当所述第二电压阈值vth2低于所述启动阈值电压vth-mp2时，所述第二pmos管导通，从而将电源电压vcc传递至所述第二节点q2，拉高所述第二节点q2的电平。
[0044]
进一步的实施例中，所述第六晶体管mn2为第二nmos管。所述第二nmos管的栅极接收所述输入信号sin，其漏极电连接第二节点q2，其源极接收公共电压vss(或接入地端)。其中，所述第二nmos管的启动阈值电压vth-mn2为所述第二电压阈值vth2。即，当所述第二电压阈值vth2高于或等于所述启动阈值电压vth-mn2时，所述第二nmos管导通，从而根据公共电压vss拉低所述第二节点q2的电平。其中，公共电压vss低于电源电压vcc。
[0045]
进一步的实施例中，所述第二逻辑模块421为一第二非门ng2。所述第二非门ng2用于对所述第二节点q2的电平进行非运算，输出与所述第二节点q2的电平相反的第二逻辑信号lin-2。
[0046]
在本实施例中，所述输出控制单元43包括：一上拉模块431、一下拉模/432以及一输出锁存模块433。
[0047]
所述上拉模块431电连接第三节点q3；所述上拉模块431被配置为响应低电平的所述第一逻辑信号lin-1以及低电平的所述第二逻辑信号lin-2，拉高所述第三节点q3的电平。所述下拉模块432电连接所述第三节点q3；所述下拉模块432被配置为响应高电平的所述第一逻辑信号lin-1以及高电平的所述第二逻辑信号lin-2，拉低所述第三节点q3的电平。所述输出锁存模块433电连接所述第三节点q3；所述输出锁存模块433被配置为在所述下拉模块432拉低所述第三节点q3的电平之前维持所述逻辑输出信号lin的低电平输出、并在所述下拉模块432拉低所述第三节点q3的电平时输出高电平的逻辑输出信号lin，在所述上拉模块431拉高所述第三节点q3的电平之前维持所述逻辑输出信号lin的高电平输出、并在所述上拉模块431拉高所述第三节点q3的电平时输出低电平的逻辑输出信号lin。即，在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2均为高电平时输出高电平的逻辑输出信号lin，在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2均为低电平时输出低电平的逻辑输出信号lin，在所述第一逻辑信号lin-1与所述第二逻辑信号lin-2的电平不相同时维持前一状态的逻辑输出信号lin的输出。
[0048]
进一步的实施例中，所述上拉模块431包括：串接的一第九晶体管mp6和一第十晶体管mp5。所述第九晶体管mp6被配置为响应低电平的所述第二逻辑信号lin-2而导通；所述第十晶体管mp5被配置为响应低电平的所述第一逻辑信号lin-1而导通；进而在所述第九晶
体管mp6与所述第十晶体管mp5均导通时，根据所述第九晶体管mp6接入的电源电压vcc拉高所述第三节点q3的电平。进一步的实施例中，所述第九晶体管mp6和所述第十晶体管mp5均为pmos管。pmos管在接收到低电平的逻辑信号时导通，从而在两pmos管均导通时将电源电压vcc传递至所述第三节点q3，拉高所述第三节点q3的电平。
[0049]
进一步的实施例中，所述下拉模块432包括：串接的一第十一晶体管mn5和一第十二晶体管mn6。所述第十一晶体管mn5被配置为响应高电平的所述第一逻辑信号lin-1而导通；所述第十二晶体管mn6被配置为响应高电平的所述第二逻辑信号lin-2而导通；进而在所述第十一晶体管mn5与所述第十二晶体管mn6均导通时，根据所述第十一晶体管mn5接入的公共电压vss拉低所述第三节点q3的电平。进一步的实施例中，所述第十一晶体管mn5与所述第十二晶体管mn6均为nmos管。nmos管在接收到高电平的逻辑信号时导通，从而在两nmos管均导通时根据公共电压vss拉低所述第三节点q3的电平。
[0050]
进一步的实施例中，所述输出锁存模块433包括：反向并联的两非门ng3、ng4；其中一非门ng3的输入端电连接所述第三节点q3，其输出端作为所述输出锁存模块433的输出端；另一非门ng4的输入端电连接所述输出锁存模块433的输出端，其输出端电连接所述第三节点q3。通过反向并联的两非门，实现信号反相的同时，还可以对输入的信号进行锁存，提高信号的稳定性。
[0051]
需要说明的是，上述晶体管也可以采用其它具有开关功能的晶体管，例如三极管、晶闸管等；上述逻辑模块、输出锁存模块也可以由其它包括逻辑器件的电路组成。具体地，逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。具有反相功能的模拟逻辑器件或数字逻辑器件。其中，模拟逻辑器件用于处理模拟电信号的器件，其包括但不限于：比较器、施密特、反相器、与门、或门等一个或者多个逻辑器件的组合；数字逻辑器件用于处理由脉冲信号表示数字信号的器件，其包括但不限于：触发器、门电路、锁存器、选择器等一个或者多个逻辑器件的组合。
[0052]
请一并参阅图6～图9，其中，图6为根据本申请第三实施例提供的输入缓冲电路的工作原理示意图，图7为图6所示第一输入缓冲单元正常工作时的时钟变换示意图，图8为图6所示第二输入缓冲单元正常工作时的时钟变换示意图，图9为图6所示输入缓冲电路正常工作时的时钟变换示意图。
[0053]
在本实施例中，所述第一输入缓冲单元41包括：串接的第一pmos管mp1与第三pmos管mp3，共源共漏的第一nmos管mn1、第三nmos管mn3，以及第一非门ng1。
[0054]
所述第三pmos管mp3的源极接收电源电压vcc，其栅极接收控制信号(本实施例为片选信号/cs)，其漏极电连接所述第一pmos管mp1的源极；在所述控制信号为第一电平(即片选信号/cs为低电平)时，所述第三pmos管mp3导通。所述第一pmos管mp1的栅极接收时钟输入信号clk，其漏极电连接第一节点q1；在所述时钟输入信号clk低于所述第一pmos管mp1的阈值电压时，所述第一pmos管mp1导通，从而拉高所述第一节点q1的电平。所述第一nmos管mn1的源极接收公共电压vss，其栅极接收所述时钟输入信号clk，其漏极电连接第一节点q1；在所述时钟输入信号clk高于所述第一nmos管mn1的阈值电压时，所述第一nmos管mn1导通，从而拉低所述第一节点q1的电平。所述第三nmos管mn3的源极接收公共电压vss，其栅极接收所述控制信号，其漏极电连接第一节点q1(即，第三nmos管mn3相当于与第一nmos管mn1共源共漏连接)；在所述控制信号为第二电平(即片选信号/cs为高电平)时，所述第三nmos
管mn3导通，拉低并维持所述第一节点q1的低电平；即片选信号/cs为高电平时，器件处于待机工作模式。所述第一非门ng1用于对所述第一节点q1输出的电平inb-1进行反相，输出反相后的第一逻辑信号ick-1。
[0055]
即，相比于图5所示实施例，本实施例中，所述第一输入缓冲单元41进一步包括：第三晶体管；所述第三晶体管被配置为响应一第一电平的控制信号(即片选信号/cs为低电平)而导通，以使所述第一输入缓冲单元41进入工作状态。所述第三晶体管采用所述第三pmos管mp3。
[0056]
相比于图5所示实施例，本实施例中，所述第一输入缓冲单元41进一步包括：第四晶体管；所述第四晶体管被配置为响应一第二电平的控制信号(即片选信号/cs为高电平)而导通，以使所述第一输入缓冲单元41输出恒压高电平。所述第四晶体管采用所述第三nmos管mn3。由于第一nmos管mn1与第三nmos管mn3共源共漏，在片选信号/cs为高电平时，片选信号/cs控制的第三nmos管mn3导通，拉低并维持所述第一节点q1的低电平；此时，所述时钟输入信号clk的电平将无法改变所述第一节点q1的电平。
[0057]
在本实施例中，所述第二输入缓冲单元42包括：串接的第二pmos管mp2与第四pmos管mp4，共源共漏的第二nmos管mn2、第四nmos管mn4，以及第二非门ng2。
[0058]
所述第四pmos管mp4的源极接收电源电压vcc，其栅极接收控制信号(本实施例为片选信号/cs)，其漏极电连接所述第二pmos管mp2的源极；在所述控制信号为第一电平(即片选信号/cs为低电平)时，所述第四pmos管mp4导通。所述第二pmos管mp2的栅极接收时钟输入信号clk，其漏极电连接第二节点q2；在所述时钟输入信号clk低于所述第二pmos管mp2的阈值电压时，所述第二pmos管mp2导通，从而拉高所述第二节点q2的电平。所述第二nmos管mn2的源极接收公共电压vss，其栅极接收所述时钟输入信号clk，其漏极电连接第二节点q2；在所述时钟输入信号clk高于所述第二nmos管mn2的阈值电压时，所述第二nmos管mn2导通，从而拉低所述第二节点q2的电平。所述第四nmos管mn4的源极接收公共电压vss，其栅极接收所述控制信号，其漏极电连接第二节点q2；在所述控制信号为第二电平(即片选信号/cs为高电平)时，所述第四nmos管mn4导通，拉低并维持所述第二节点q2的低电平。所述第二非门ng2用于对所述第二节点q2输出的电平inb-2进行反相，输出反相后的第二逻辑信号ick-2。
[0059]
即，相比于图5所示实施例，本实施例中，所述第二输入缓冲单元42进一步包括：第七晶体管；所述第七晶体管被配置为响应一第一电平的控制信号(即片选信号/cs为低电平)而导通，以使所述第二输入缓冲单元42进入工作状态。所述第七晶体管采用所述第四pmos管mp4。
[0060]
相比于图5所示实施例，本实施例中，所述第二输入缓冲单元42进一步包括：第八晶体管；所述第八晶体管被配置为响应一第二电平的控制信号(即片选信号/cs为高电平)而导通，以使所述第二输入缓冲单元42输出恒压高电平。所述第八晶体管采用所述第四nmos管mn4。由于第二nmos管mn2与第四nmos管mn4共源共漏，在片选信号/cs为高电平时，片选信号/cs控制的第四nmos管mn4导通，拉低并维持所述第二节点q2的低电平；此时，所述时钟输入信号clk的电平将无法改变所述第二节点q2的电平。
[0061]
在本实施例中，所述输出控制单元43的结构与图5所示结构相同，具体连接关系可参考前述。
[0062]
本申请输入缓冲电路由两个输入缓冲单元41、42以及一个输出控制单元43组成，通过使用不同比率的pmos/nmos，使得两个输入缓冲单元41、42可以具有不同的阈值电压vih/vil，进而通过输出控制单元43进行输出控制，使得本申请输入缓冲电路的输入高电压阈值vih与输入低电压阈值vil不同。
[0063]
以下结合图6～图9对本申请输入缓冲电路的工作原理作进一步说明。以下实施例中，片选信号/cs为低电平，电源电压vcc为3v，公共电压vss为0v，第一输入缓冲单元41的第一阈值电压vih1/vil1为2v(即第一输入缓冲单元41仍具有相同的输入高电压阈值vih1与输入低电压阈值vil1)，第二输入缓冲单元42的第二阈值电压vih2/vil2为1v(即第二输入缓冲单元42仍具有相同的输入高电压阈值vih2与输入低电压阈值vil2)。
[0064]
当时钟输入信号clk从0v上升到2v之前(clk<2v)，第一输入缓冲单元41的mp3、mp1导通，inb-1为高电平，ick-1为低电平；当时钟输入信号clk上升到等于或高于2v时(clk≥2v)，第一输入缓冲单元41的mn1导通，inb-1为低电平，ick-1为高电平；当时钟输入信号clk从2v上升到3v，以及从3v下降到低于或等于2v之前(clk≥2v)，mn1保持导通，inb-1为低电平，ick-1为高电平；当时钟输入信号clk下降到低于2v时(clk<2v)，mp3、mp1再次导通，inb-1为高电平，ick-1为低电平。时钟变换示意图如图7所示。
[0065]
当时钟输入信号clk从0v上升到1v之前(clk<1v)，第二输入缓冲单元42的mp4、mp2导通，inb-2为高电平，ick-2为低电平；当时钟输入信号clk上升到等于或高于1v时(clk≥1v)，第二输入缓冲单元42的mn2导通，inb-2为低电平，ick-2为高电平；当时钟输入信号clk从1v上升到3v，以及从3v下降到低于或等于1v之前(clk≥1v)，mn2保持导通，inb-2为低电平，ick-2为高电平；当时钟输入信号clk下降到低于1v时(clk<1v)，mp4、mp2再次导通，inb-2为高电平，ick-2为低电平。时钟变换示意图如图8所示。
[0066]
当时钟输入信号clk从0v上升到1v之前(clk<1v)，由于第一输入缓冲单元41的mp3、mp1导通，inb-1为高电平，ick-1为低电平；第二输入缓冲单元42的mp4、mp2导通，inb-2为高电平，ick-2为低电平；从而上拉模块431的mp6、mp5导通，q3处为高电平，时钟逻辑信号ick为低电平。当时钟输入信号clk上升到等于或高于1v但低于2v之前(1v≤clk<2v)，第一输入缓冲单元41的mp3、mp1导通，inb-1为高电平，ick-1为低电平；第二输入缓冲单元42的mn2导通，inb-2为低电平，ick-2为高电平；上拉模块431与下拉模块432均不导通，由于输出锁存模块433的锁存作用，ick维持低电平。当时钟输入信号clk上升到等于或高于2v时(clk≥2v)，第一输入缓冲单元41的mn1导通，inb-1为低电平，ick-1为高电平；第二输入缓冲单元42的mn2导通，inb-2为低电平，ick-2为高电平；下拉模块432的mn5、mn6导通，q3处为低电平，ick为高电平。当时钟输入信号clk从2v上升到3v以及从3v下降到低于或等于2v之前(clk≥2v)，ick-1维持高电平，ick-2维持高电平，因此ick维持高电平。当时钟输入信号clk下降到低于2v但高于或等于1v时(2v>clk≥1v)，mp3、mp1再次导通，inb-1为高电平，ick-1为低电平，ick-2维持高电平，上拉模块431与下拉模块432均不导通，由于输出锁存模块433的锁存作用，ick维持高电平。当时钟输入信号clk下降到低于1v时(clk<1v)，mp4、mp2再次导通，inb-2为高电平，ick-2为低电平，ick-2维持低电平，上拉模块431的mp6、mp5再次导通，q3处为高电平，ick为低电平。时钟变换示意图如图9所示。
[0067]
以下结合图10～图11对本申请输入缓冲电路的实现效果作进一步说明，其中，图10为图6所示输入缓冲电路引入噪声时的一实施例的时钟变换示意图，图11为图6所示输入
缓冲电路引入噪声时的另一实施例的时钟变换示意图。以下实施例中，vcc为电源电压，vih1为第一输入缓冲单元41的第一阈值电压，vil2为第二输入缓冲单元42的第二阈值电压，clk为时钟输入信号，ick为时钟逻辑信号。vih1大于vil2，优选地，vih1大于vcc/2，vil2小于vcc/2。图中虚框分别示意相应clk上升沿的噪声以及下降沿的噪声。
[0068]
如图10所示，在时钟输入信号clk上升沿、且电压上升至vih1之前，以及在clk下降沿、且电压下降至vil2之前均引入噪声信号。在clk上升沿引入的噪声信号，由于其峰值并未高于或等于vih1，本申请输入缓冲电路的时钟逻辑信号ick保持低电平、并未发生时钟变换。在clk下降沿引入的噪声信号，由于其谷值并未低于或等于vil2，本申请输入缓冲电路的时钟逻辑信号ick保持高电平、并未发生时钟变换。也即，采用本申请输入缓冲电路，有效滤除了时钟输入信号clk引入的噪声信号。
[0069]
如图11所示，在时钟输入信号clk上升沿、且电压上升至vih1之后，以及在clk下降沿、且电压下降至vil2之后均引入噪声信号。在clk上升沿引入的噪声信号，由于其谷值并未低于或等于vil2，本申请输入缓冲电路的时钟逻辑信号ick保持高电平、并未发生时钟变换。在clk下降沿引入的噪声信号，由于其峰值并未高于或等于vih1，本申请输入缓冲电路的时钟逻辑信号ick保持低电平、并未发生时钟变换。也即，采用本申请输入缓冲电路，有效滤除了时钟输入信号clk引入的噪声信号。
[0070]
基于同一发明构思，本申请还提供了一种包括输入缓冲器的存储器。
[0071]
请一并参阅图12～图13，其中，图12为根据本申请第四实施例提供的存储器的主视图，图13为图12所示存储器的一实施例的信号波形示意图。
[0072]
如图12所示，在本实施例中，所述存储器120采用8针封装(引脚1～8)，其内部包括输入缓冲器121。所述输入缓冲器121采用本申请上述的输入缓冲电路40。输入缓冲电路40的组件架构、工作原理以及有益效果已详细描述于前，此处不再赘述。
[0073]
在本实施例中，所述存储器120包括多个外部引脚：片选引脚/cs、输出引脚do、写保护引脚/wp、接地引脚gnd、输入引脚di、时钟引脚clk、屏蔽外部指令引脚/hold(或重置引脚/rst)和电源引脚vcc。由于采用所述输入缓冲器121采用本申请上述的输入缓冲电路40，即使时钟引脚clk输入的时钟输入信号存在一定的噪声，所述输入缓冲器121也可以消除噪声，保证正常工作。
[0074]
所述存储器120可以为闪存存储器，例如串行外设接口(serial peripheral interface，简称spi)闪存。在spi闪存中，时钟引脚clk输入的时钟输入信号为提供spi闪存串行输入和输出操作的时序。标准spi使用输入引脚di(单向)在时钟输入信号clk的上升沿向器件串行写入指令、地址或数据。标准spi还使用输出引脚do(单向)在时钟输入信号clk下降沿从器件读取数据或状态。在指令周期中，前8个clk用于指令，之后24个clk用于地址，并且在此之后，输出数据1从第31个clk的下降沿出来。信号波形示意图如图13所示。
[0075]
关于所述存储器120内部电路的额外细节可参考现有技术，此处不再赘述。
[0076]
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。