用于熔丝锁存器和匹配电路的设备和方法与流程

[0001]
本公开总体上涉及半导体装置，并且更具体地说，涉及半导体存储器装置。


背景技术：

[0002]
具体地说，本公开涉及存储器，例如动态随机存取存储器(dram)。信息可以被存储在存储器单元中，存储器单元可以被组织成行(字线)和列(位线)。在存储器装置的制造和使用中在各个点处，一或多个存储器单元可能失效(例如，变得不能存储信息，存储器装置不可访问等)并且可能需要修复。
[0003]
存储器装置可以在逐行基础上和/或逐列基础上执行修复操作。例如，在列修复操作期间，可以标识含有失效的存储器单元的列(其可以被称为有缺陷的列、不良列或有故障的列)。存储器装置可以含有存储器的另外列(其也可以被称为冗余列)，所述另外列可以在修复操作中被使用。在修复操作期间，可以重定向与有缺陷的列关联的列地址，使得列地址转而指向冗余列。


技术实现要素：

[0004]
本公开的一方面涉及一种设备，其包括：多个熔丝寄存器，其各自被配置成存储存储器地址；动态逻辑电路，其被配置成基于访问操作来激活该多个熔丝寄存器中的一个；以及匹配逻辑电路，其被配置成将存储在该多个熔丝寄存器中被激活的一个中的地址与所接收的地址进行比较，并基于比较来选择性地激活存储器单元的冗余群组，其中基于访问操作，动态逻辑电路被配置成控制由比较器电路执行的比较的定时。
[0005]
本公开的另一方面涉及一种设备，其包括：多个锁存器电路，其各自被配置成存储所存储的行地址的位，其中该多个锁存器电路各自包含共同耦合到驱动器电路的供电端子，该驱动器电路被配置成在设备的上电操作期间使供电端子浮动；以及匹配逻辑电路，其被配置成将所存储的行地址的位与所接收的行地址进行比较，并且在所存储的行地址与所接收的行地址之间存在匹配时，激活与该多个锁存器电路关联的存储器阵列的冗余存储器线。
[0006]
本公开的又一方面涉及一种设备，其包括：熔丝锁存器电路，其被配置成存储存储器地址的位，该熔丝锁存器电路包括：第一反相器电路，包含第一输入端子、第一输出端子、耦合到系统电压的第一高供电端子和耦合到接地电压的第一低供电端子；以及第二反相器电路，其包含耦合到第一输入端子的第二输出端子、耦合到第一输出端子的第二输入端子、第二高供电端子和第二低供电端子，其中在设备的上电操作期间使第二高供电端子或第二低供电端子中的至少一个浮动。
附图说明
[0007]
图1是根据本公开的实施例的半导体装置的框图。
[0008]
图2是表示根据本公开的实施例的存储器装置的框图。
[0009]
图3是根据本公开的实施例的熔丝寄存器和熔丝匹配逻辑的框图。
[0010]
图4是根据本公开的实施例的熔丝锁存器电路的示意图。
[0011]
图5是根据本公开的实施例的锁存器电路的示意图。
[0012]
图6示出了根据本公开的实施例的熔丝匹配逻辑电路的一部分。
[0013]
图7是根据本公开的实施例的熔丝匹配逻辑的一部分的示意图。
[0014]
图8是根据本公开的实施例的存储器装置的访问操作中所牵涉到的信号的时序图。
[0015]
图9是根据本公开的实施例在复位操作期间的信号的曲线图。
具体实施方式
[0016]
以下对某些实施例的描述本质上仅是示例性的，并且无意于限制本公开或其应用或使用的范围。在本系统和方法的实施例的以下详细描述中，参考了形成本系统和方法的一部分的附图，并且附图中以说明的方式示出了其中可以实践所描述的系统和方法的特定实施例。这些实施例以充分的细节被描述，以使得本领域技术人员能够实践目前所公开的系统和方法，并且要理解的是，可以利用其它实施例，并且在不脱离本公开的精神和范围的情况下可以作出结构和逻辑的更改。此外，为清楚起见，在某些特征对于本领域技术人员来说是显而易见的时，将不讨论这些特征的详细描述，以免混淆本公开的实施例的描述。因此，下面的详细描述不得从限制的意义上来理解，并且本公开的范围仅由所附权利要求限定。
[0017]
半导体存储器装置可以在多个存储器单元中存储信息。信息可以被存储为二进制代码，并且每个存储器单元可以将单个信息位存储为逻辑高(例如，“1”)或逻辑低(例如，“0”)。存储器单元可以被组织在字线(行)与位线(列)的交叉处。存储器可以进一步被组织成一或多个存储器库(memory bank)，每个存储器库可以包含多个行和列。在操作期间，存储器装置可以接收指定一或多个行和一或多个列的命令和地址，并且随后在所指定的行和列的交叉处(和/或沿整行/列)的存储器单元上执行所述命令。如本文中所使用的，术语存储器线可以被用来指存储器的行或列。应注意的是，存储器线描述组织上的结构，并且不一定必须是线性形状。本公开的存储器线可以例如是弯曲的、不连续的，可以包含一或多个角度等。关于具体类型的存储器线(例如，列)所描述的本公开的实施例可以适于与其它类型的存储器线(例如，行)一起使用。虽然本文中未示出或讨论，但应理解的是，为了使所描述的电路中的一个适应例如从列修复操作到行修复操作中的使用，可以要求对本文中所描述的设备和方法的布局和功能进行微小更改。
[0018]
某些存储器单元可能是有缺陷的，并且含有一或多个有缺陷的存储器单元的存储器线一般地可以被称为有缺陷的线(或不良线或有故障的线)。有缺陷的线可能不能存储信息和/或可能变得不可由存储器装置访问。存储器装置可以执行一或多种类型的修复操作以解决有缺陷的线，这可以在逐线基础(例如，逐行基础和/或逐列基础)上完成。
[0019]
存储器库一般地可以包含若干另外的存储器线，其一般地可以被称为冗余线(例如，冗余行和/或冗余列)。在修复操作期间，与有缺陷的线关联的存储器线地址(例如，行和/或列地址)可以被重定向，以便它转而与冗余线中的一个相关联。例如，每个冗余线可以与熔丝寄存器(包含若干个熔丝锁存器)相关联。在修复操作期间，可以将指示有缺陷的线
的存储器线地址存储在熔丝寄存器中。在所存储的存储器线地址上发生后续访问操作时，熔丝匹配电路可以将所访问的地址与存储在熔丝寄存器中的地址进行比较，并且如果存在匹配，则访问与熔丝寄存器关联的冗余线而不是原来与该存储器线地址关联的有缺陷的线。由于可以存在相对大量的熔丝寄存器，因此，希望的是可以降低熔丝寄存器和/或操作它们所需要的电路(例如，熔丝匹配电路)的“占用面积”和/或功耗。
[0020]
本公开一般地涉及熔丝锁存器和匹配电路。熔丝寄存器中的每一个可以包含若干个熔丝锁存器，每个熔丝锁存器存储所存储的存储器线地址的位。如本文中更详细所描述的，与传统熔丝锁存器相比，本公开的熔丝锁存器可以包含更少数量的组件(例如晶体管)和/或可以牵涉到更弱的晶体管(其可以占用更少的空间和功率)。例如，熔丝锁存器可以包含一对交叉耦合的反相器，每个反相器可以包含高和低供电端子。反相器中的一个可以是弱反相器和/或可以具有在存储器的上电期间“浮动”的高供电。使供电端子浮动可以降低或消除对用以复位熔丝锁存器的状态的单独开关的需要，并且可以防止熔丝锁存器在上电期间锁存假值。
[0021]
本公开的匹配电路可以激活熔丝寄存器，并且随后将存储在被激活的熔丝寄存器中的地址与作为访问命令的一部分而传入的存储器线地址进行比较，并且基于该比较来激活与熔丝寄存器关联的冗余线。例如，熔丝寄存器可以是存储被修复的列地址的列熔丝寄存器。可以存在若干个熔丝寄存器，每个熔丝寄存器与存储器的段关联。动态逻辑电路可以接收存储器线地址(例如，行地址或列地址)，基于存储器线地址来标识存储器的段，并且激活与该段关联的熔丝寄存器中的一个。可以使用动态逻辑，其中提供被激活的寄存器的位的信号线被预充电到第一电平，并且仅在所耦合的熔丝锁存器中的位是在具体状态中时才更改。动态逻辑电路还可以被用来控制由匹配电路所执行的比较操作的定时。
[0022]
图1是根据本公开的至少一个实施例的半导体装置的框图。半导体装置100可以是半导体存储器装置，诸如集成在单个半导体芯片上的dram装置。
[0023]
半导体装置100包含存储器阵列118。存储器阵列118被示为包含多个存储器库。在图1的实施例中，存储器阵列118被示为包含八个存储器库bank0-bank7。其它实施例的存储器阵列118中可以包含更多或更少的库。每个存储器库包括多个字线wl(例如，行)、多个位线bl和/bl(例如，列或数字线)和布置在多个字线wl和多个位线bl和/bl的交叉处的多个存储器单元mc。字线wl的选择由行解码器108执行，并且位线bl和/bl的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每个存储器库的相应行解码器，并且列解码器110包含用于每个存储器库的相应列解码器。位线bl和/bl被耦合到相应感测放大器(samp)。来自位线bl或/bl的读取数据由感测放大器samp放大，并且通过互补本地数据线(liot/b)、传输门(tg)和互补主数据线(miot/b)被传输到读取/写入放大器120。相反，从读取/写入放大器120输出的写入数据通过互补主数据线miot/b、传输门tg和互补本地数据线liot/b被传输到感测放大器samp，并且在耦合到位线bl或/bl的存储器单元mc中被写入。
[0024]
该装置还包含熔丝阵列125，其含有可以存储关于存储器阵列118中的地址的信息的多个非易失性存储元件。熔丝阵列125包含非易失性存储元件，诸如熔丝或反熔丝。每个熔丝可以是在导电的第一状态中，并且可以被“烧断”以转而使熔丝绝缘。每个反熔丝可以是在不导电的第一状态中，直至其被烧断以转而使反熔丝导电。每个熔丝/反熔丝在它被烧断时可以永久地更改。每个熔丝/反熔丝可以被视为位，其在被烧断之前是在一个状态中，
并且在它被烧断之后永久地在第二状态中。例如，熔丝可以表示在它被烧断之前的逻辑低和在烧断之后的逻辑高，而反熔丝可以表示在烧断之前的逻辑高和在烧断之后的逻辑低。应理解的是，如本文中所使用的熔丝的讨论一般地可以指熔丝或反熔丝，并且实施例可以在熔丝阵列125中使用熔丝、反熔丝或其组合。
[0025]
熔丝/反熔丝的特定群组可以由熔丝库地址(fuse bank address)fba表示，其可以指定在熔丝阵列125内的群组中熔丝/反熔丝中的每一个的物理位置。与具体fba关联的熔丝/反熔丝的群组又可以被用来对与存储器阵列118的一或多个存储器单元关联的地址进行编码。例如，熔丝/反熔丝的群组的状态可以表示存储器线地址(例如，行地址xadd或列地址yadd)。熔丝阵列125中的地址信息可以沿熔丝总线(fb和xfb)128被“扫描”输出到熔丝寄存器119。每个熔丝寄存器可以与存储器阵列118的具体存储器线相关联。在一些实施例中，仅存储器阵列118的冗余存储器线(例如，指定用于修复操作的行/列)可以与熔丝寄存器119中的一个相关联。存储在熔丝/反熔丝的给定群组(例如，由fba指定的群组)中的地址可以沿熔丝总线128从熔丝阵列125被扫描输出，并且可以由具体熔丝寄存器119锁存。熔丝逻辑电路126可以确定沿熔丝总线fb 128广播的哪个地址被锁存在哪个熔丝寄存器119中。这样，存储在熔丝阵列125中的地址可以与存储器阵列118的具体存储器线相关联。传入的行/列地址xadd或yadd与存储在熔丝寄存器119中的地址匹配时，它随后可以将访问命令定向到与该熔丝寄存器119关联的存储器线。
[0026]
熔丝寄存器119可以各自含有若干个熔丝锁存器，每个熔丝锁存器存储所存储的存储器线地址的位。由于行地址xadd和列地址yadd可以是不同的长度，因此，与冗余行关联的熔丝寄存器119可以具有与冗余列关联的熔丝寄存器119不同数量的熔丝锁存器。熔丝寄存器中的每一个可以被耦合到熔丝匹配电路，该熔丝匹配电路将作为访问操作的一部分的传入的存储器线地址与存储在熔丝寄存器119中的地址进行比较，以确定是否存在匹配。如果存在匹配，则可以激活与熔丝寄存器119关联的冗余存储器线。
[0027]
可以在多个熔丝寄存器119之间共享匹配电路的一些组件以及熔丝寄存器119的其它控制逻辑。例如，在一些实施例中，匹配电路可以由若干个不同的熔丝寄存器119共享。在一些实施例中，动态逻辑电路电路可以管理耦合到匹配电路的熔丝寄存器119中的哪一个是活跃的，以便为比较操作提供存储在该熔丝寄存器119中的地址以确定被访问的存储器线地址是否与所存储的地址匹配。在一些实施例中，动态逻辑电路电路还可以管理比较操作的定时。熔丝寄存器119以及匹配电路和其它控制电路的结构和操作将在图3-8中被更详细地讨论。
[0028]
半导体装置100可以采用多个外部端子，其包含耦合到命令和地址总线以接收命令和地址和cs信号的命令和地址(c/a)端子、用以接收时钟ck和/ck的时钟端子、用以提供数据的数据端子dq及用以接收供电电位vdd、vss、vddq和vssq的供电端子。
[0029]
为时钟端子供应了被提供到输入电路112的外部时钟ck和/ck。外部时钟可以是互补的。输入电路112基于ck和/ck时钟来生成内部时钟iclk。iclk时钟被提供到命令解码器110和到内部时钟生成器114。内部时钟生成器114基于iclk时钟来提供各种内部时钟lclk。lclk时钟可以被用于各种内部电路的定时操作。内部数据时钟lclk被提供到输入/输出电路122以对包含在输入/输出电路122中的电路的操作进行定时，例如，提供到数据接收器以对写入数据的接收进行定时。
[0030]
可以为c/a端子供应存储器地址。供应给c/a端子的存储器地址经由命令/地址输入电路102被传输到地址解码器104。地址解码器104接收地址并且将解码的行地址xadd供应给行解码器108，以及将解码的列地址yadd供应给列解码器110。地址解码器104还可以供应经解码的库地址badd，其可指示含有经解码的行地址xadd和列地址yadd的存储器阵列118的库。可以为c/a端子供应命令。命令的示例包含用于控制各种操作的定时的定时命令、用于访问存储器的访问命令，诸如用于执行读取操作的读取命令和用于执行写入操作的写入命令以及其它命令和操作。访问命令可以与一或多个行地址xadd、列地址yadd和库地址badd相关联以指示要被访问的(一或多个)存储器单元。
[0031]
命令可以作为内部命令信号经由命令/地址输入电路102被提供到命令解码器106。命令解码器106包含用以解码内部命令信号以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
[0032]
装置100可以接收作为行激活命令act的访问命令。接收行激活命令act时，为库地址badd和行地址xadd及时供应该行激活命令act。
[0033]
装置100可以接收作为读取命令的访问命令。接收读取命令时，为库地址badd和列地址yadd及时供应该读取命令，从存储器阵列118中对应于行地址xadd和列地址yadd的存储器单元读取了读取数据。例如，行解码器可以访问与具有匹配xadd的地址的行锁存器119关联的字线。读取命令由命令解码器106接收，该命令解码器提供内部命令，以便来自存储器阵列118的读取数据被提供到读取/写入放大器120。行解码器108可以将地址xadd与存储在行锁存器119中的地址进行匹配，并且随后可以访问与该行锁存器119关联的物理行。读取数据经由输入/输出电路122从数据端子dq被输出到外部。
[0034]
装置100可以接收作为写入命令的访问命令。接收写入命令时，为库地址badd和列地址yadd及时供应该写入命令，将供应到数据端子dq的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，该命令解码器提供内部命令，以便写入数据由输入/输出电路122中的数据接收器接收。行解码器108可以将地址xadd与存储在行锁存器119中的地址进行匹配，并且随后访问与该行锁存器119关联的物理行。还可以将写入时钟提供到外部时钟端子，以便对输入/输出电路122的数据接收器对写数据的接收进行定时。写入数据经由输入/输出电路122被供应到读取/写入放大器120，并且由读取/写入放大器120供应到存储器阵列118以便被写入存储器单元mc。
[0035]
装置100还可以接收促使其执行自动刷新操作的命令。刷新信号aref可以是在命令解码器106接收指示自动刷新命令的信号时被激活的脉冲信号。在一些实施例中，可以从外部将自动刷新命令发布到存储器装置100。在一些实施例中，自动刷新命令可以由装置的组件周期性地生成。在一些实施例中，外部信号指示自刷新进入命令时，刷新信号aref也可以被激活。刷新信号aref可以在命令输入之后立即被激活一次，并且之后可以在期望的内部定时被循环激活。因此，刷新操作可以自动继续。自刷新退出命令可以促使刷新信号aref的自动激活停止并且返回到闲置(idle)状态。
[0036]
刷新信号aref被供应到刷新地址控制电路116。刷新地址控制电路116将刷新行地址rxadd供应到行解码器108，该行解码器可以刷新由刷新行地址rxadd指示的字线wl。刷新地址控制电路116可以控制刷新操作的定时，并且可以生成和提供刷新地址rxadd。可以控
制刷新地址控制电路116以更改刷新地址rxadd的细节(例如，如何计算刷新地址，刷新地址的定时)，或可以基于内部逻辑来进行操作。在一些实施例中，刷新地址控制电路116可以执行自动刷新操作和目标刷新操作二者，在自动刷新操作中，按顺序刷新存储器阵列118的字线，在目标刷新操作中，将存储器的特定字线作为以与自动刷新操作不同的顺序进行刷新的目标。
[0037]
为供电端子供应供电电位vdd和vss。供电电位vdd和vss被供应到内部电压生成器电路124。内部电压生成器电路124基于供应到供电端子的供电电位vdd和vss来生成各种内部电位vpp、vod、vary、vperi等。还为供电端子供应供电电位vddq和vssq。供电电位vddq和vssq被供应到输入/输出电路122。
[0038]
图2是表示根据本公开的实施例的存储器装置的框图。图2示出了熔丝总线228从一对熔丝阵列225a和225b通过存储器阵列200的传输路径。在一些实施例中，存储器阵列200可以是图1的存储器阵列118的实施方案。然而，存储器阵列200包含16个库230，而不是先前参考存储器阵列118所描述的八个库。16个库230被组织成四个库群组(bg0-bg3)，每个群组四个库230。库230中的每一个与诸如行锁存器219和列锁存器232的一组熔丝锁存器相关联。
[0039]
可以沿熔丝总线228从熔丝阵列225a-b扫描输出地址。在图2的具体实施例中，可以存在一对熔丝阵列225a和225b。熔丝阵列225a-b中的每一个可以存储以熔丝和/或反熔丝的导电状态编码的若干个地址，这些地址可以沿熔丝总线228被流出到诸如行锁存器219和列锁存器232的熔丝寄存器。
[0040]
在一些实施例中，熔丝阵列225a可以包含反熔丝，并且可以为非反相熔丝阵列(因为反熔丝的默认值为低逻辑电平)，以及熔丝阵列225b可以包含熔丝且为反相熔丝阵列。在提供基于反相熔丝阵列225b的地址之前，可能必需将地址“反相”(例如，将低逻辑电平交换为高逻辑电平，且反之亦然)。应理解的是，在其它实施例中可以使用组织(一或多个)熔丝阵列中的地址的其它方法。例如，可以通过仅熔丝，仅反熔丝或其混合来使用单个熔丝阵列。
[0041]
在广播操作期间，熔丝阵列225a-b可以沿熔丝总线228广播存储在熔丝阵列225a-b中的行地址。在图2的具体实施例中，在广播操作期间，熔丝逻辑电路226可以沿熔丝总线部分227a从熔丝阵列225a接收一部分的地址，并沿熔丝总线部分227b从熔丝阵列225b接收一部分的地址。通过不论沿熔丝总线228提供来自第一熔丝总线部分227a还是第二熔丝总线部分227b的地址而进行交替，熔丝逻辑电路226可以将地址组合到熔丝总线228上。为清楚起见，沿熔丝总线部分227a提供的地址可以被称为“偶数”地址，并且沿熔丝总线部分227b提供的地址可以被称为“奇数”地址。应理解的是，偶数和奇数地址指的是地址存储于其中的熔丝阵列225a-b，并且熔丝总线部分227a-b二者可以包含带有均是偶数和奇数的数值的地址。
[0042]
如先前所述，熔丝逻辑电路226可以沿熔丝总线228提供数据。熔丝逻辑电路226可以沿着熔丝总线228交替提供来自熔丝总线部分227a的偶数地址和来自熔丝总线部分227b的奇数地址。熔丝逻辑电路226还可以基于熔丝总线的数据来执行一或多个操作。例如，在修复操作期间，熔丝逻辑226可以提供选择信号(例如，诸如写入信号)，该选择信号指示沿熔丝总线228的给定地址被锁存在哪个熔丝寄存器中。
[0043]
在离开熔丝逻辑电路226之后，熔丝总线228可以通过一或多个选项电路240传递数据。选项电路240可以包含存储器的各种设置，其可以与沿熔丝总线228的地址相互作用。例如，选项电路240可以包含熔丝设置，诸如测试模式和供电熔丝。存储在熔丝阵列225a-b中的数据可以由选电路240锁存和/或读取，其随后可以基于沿熔丝总线228提供的选项数据来确定存储器的一或多个属性。
[0044]
在通过选项电路240进行传递之后，熔丝总线228可以在通过用于所有存储器库230的列锁存器232进行传递前通过用于所有存储器库230的行锁存器229进行传递。熔丝逻辑电路226不但沿熔丝总线228提供数据(包含地址数据)，而且还可以沿熔丝总线228提供一或多个选择信号。选择信号可以与沿熔丝总线的数据的具体分组相关联，并且可以确定数据的该具体分组与沿熔丝总线228的哪个电路相关联。例如，如果行锁存器选择信号是在活跃状态中，则它可以指示数据的分组将被存储在行锁存器229中。在一些实施例中，这可以通过来自熔丝总线228的地址来改写已经存储在行锁存器229中的地址。其它选择信号可以被用来指定预期存储数据的分组(例如，库群组选择信号、库选择信号等)的特定行锁存器229的具体位置。
[0045]
图3是根据本公开的实施例的熔丝寄存器和熔丝匹配逻辑的框图。图3示出了熔丝寄存器控制逻辑300，其可以被包含在图1的装置100和/或图2的装置200中。具体地说，熔丝寄存器控制逻辑300包含熔丝寄存器319，其可以被包含在图1的熔丝寄存器119和/或图2的行锁存器219和/或列锁存器232中。熔丝寄存器控制逻辑300还包含熔丝匹配逻辑340和动态逻辑电路338。熔丝匹配逻辑340和动态逻辑电路338可以被包含在图1的存储器阵列118、图1的熔丝逻辑126中，和/或在装置100的一或多个位置中。
[0046]
如图3的实施例中所示，可以存在若干个熔丝寄存器319，这里标记为从熔丝寄存器<0>到熔丝寄存器<m-1>。在图3的具体实施例中，熔丝寄存器319可以是用来作为列修复操作的一部分而存储列地址的列寄存器。若干个熔丝寄存器319可以共享共同的动态逻辑电路338和熔丝匹配逻辑340。在一些实施例中，在存储器的每个库中可以存在单个动态逻辑电路338和熔丝匹配逻辑340。例如，存储器库可以包含m个段，并且对于存储器阵列的每个段，可以存在熔丝寄存器319。因此，还存在m个不同熔丝寄存器319(例如，从0到m-1)。例如，在一些实施例中，可以存在16个不同段和16个不同熔丝寄存器319。
[0047]
熔丝寄存器319中的每一个可以包含若干个熔丝锁存器334。在图3的示例实施例中，每个熔丝锁存器包含n个熔丝锁存器334，标记为位<0>到位<n-1>。在一些实施例中，熔丝寄存器319中的每一个可以基于它们被配置成存储的地址的位的数量来包含若干个熔丝锁存器334。例如，在一些实施例中，n可以是所存储地址的位的数量(例如，用于地址的每一位的一个熔丝锁存器334)。在一些实施例中，熔丝寄存器319可以仅存储所存储的地址的位的子集。例如，如果列地址是10位长(例如，yadd<0:9>)，则每个熔丝寄存器319可以包含七个熔丝锁存器334以存储例如yadd<3:9>。
[0048]
熔丝锁存器334中的每一个可以包含锁存器电路335和选择器电路336。锁存器电路335存储信息位(例如，所存储的列地址的位)。在选择了含有锁存器电路335的熔丝寄存器319时，选择器电路336可以被用来动态地提供锁存器电路335中的信息。锁存器电路335可以具有共同耦合到驱动器电路(图3中未示出)的功率端子。在装置的上电操作(例如，初始上电、复位等)期间，驱动器电路可以“浮动”功率端子(例如，通过在上电操作期间不向功
率端子提供功率)。锁存器电路335和选择器电路的示例在图4-5中被更详细地描述。
[0049]
熔丝寄存器319中的每一个接收若干个信号。为清楚起见，这些信号中的每一个一般地被编组在一起，并且被示为单个数据线，在图3中标记为fusedata、控制(control)和段<i>(segment<i>)。这些信号中的每一个可以表示一或多个不同信号，如本文中更详细所描述的，并且可以表示多位信号，信号带有被定向到熔丝锁存器319中的一或多个熔丝寄存器内的不同熔丝锁存器334的不同位。例如，信号线control可以包含单独的写入信号fuseload和fuseloadf，它们被定向到不同的熔丝寄存器319中的每一个，并且被共同提供到该寄存器319内的熔丝锁存器334。因此，信号fuseload和fuseloadf可以各自是m位长，每个信号用于熔丝寄存器<0>到<m-1>中的一个熔丝寄存器。在另一示例中，信号fusedata可以表示要被写入熔丝寄存器319的新数据(例如，新的列地址)。因此，对于被存储在熔丝寄存器319中的每个位，信号fusedata可以包含一个位(例如，fuseddata<0:n-1>)。信号fuseddata的位可以被提供到共用的熔丝寄存器319中的每一个，每个位被定向到熔丝寄存器334中的熔丝锁存器319中匹配的一个(例如，fuseddata<0>到所有熔丝锁存器334位<0>，等等)。这样，信号fuseload和fuseloadf可以选择熔丝寄存器319中的一个，并且信号fusedata可以提供数据以加载到熔丝寄存器319中所选择的一个的熔丝锁存器334中。在其它实施例中可以使用其它信号和信号的其它分布(例如，信号fuseload和fuseloadf可以是被共同提供到所有熔丝寄存器319的二进制信号，并且不同的信号可以选择熔丝寄存器319)。
[0050]
熔丝寄存器控制逻辑300还包含动态逻辑电路338。动态逻辑电路338可以控制由熔丝寄存器控制逻辑300执行的比较操作的定时，并且还可以确定哪个所存储的地址应被用于此类比较(通过激活熔丝寄存器319中的一个)。图7中描述了示例动态逻辑电路338的一部分，并且图8中描述了示例动态逻辑电路338的定时。
[0051]
动态逻辑电路338可以提供选择信号段<i>，其可以被用来激活熔丝寄存器319中的一个以将存储于其中的地址(或地址的一部分)提供到熔丝匹配逻辑340。选择信号segment可以具有用于不同熔丝寄存器中的每一个的不同位(例如，段<0:m-1>)。每个位可以是在低状态中以指示关联的熔丝寄存器319是不活跃的，或在高状态中以指示关联的熔丝寄存器319是活跃的。在一些实施例中，动态逻辑电路338可以一次仅将信号segment的位中的一个提供在高逻辑电平。换句话说，在一些实施例中，一次至多一个熔丝寄存器319可以是活跃的。由于信号segment的位的状态确定熔丝寄存器319是否是活跃的，因此，在信号segment的仅一个位是活跃的实施例中，熔丝寄存器319中的仅一个可以是活跃的，而其它熔丝寄存器由于接收在低逻辑电平的信号segment的其相应位而被失活(inactivated)。
[0052]
如图3的示例中所示，信号段<i>表示在高电平提供第i位的信号segment，而其它位是在低电平(例如，i可以具有从0到m-1的值)。如本文中更详细所描述的，动态逻辑电路338可以向信号段<i>提供相对于自定时控制信号中的一或多个的延迟定时。
[0053]
动态逻辑电路338可以基于与访问命令关联的一或多个地址来确定激活熔丝寄存器319中的哪一个。例如，在熔丝寄存器319存储列地址，并且对于存储器的每个段，存在熔丝寄存器319的实施例中，这些段可以通过行地址xadd来标识。因此，在此类实施例中，动态逻辑电路338可以接收行地址xadd，并且基于行地址xadd来提供在高电平的选择信号segment的位中的一个。在一些实施例中，行地址的一部分的值(例如，行地址xadd的位的子
集)可以被用来确定将信号segment的哪一位提供在高逻辑电平。例如，行地址xadd的位中的一或多个的值可以被用来确定信号段<i>中“i”的值。应注意的是，尽管在所给出的示例中，熔丝寄存器319存储列地址yadd并且行地址xadd由动态逻辑电路338用来激活选择信号segment的位，但在其它实施例中，可以使用行和列地址的任何组合。例如，在一些实施例中，熔丝寄存器319可以存储列地址，并且列地址可以由动态逻辑电路338使用。
[0054]
基于信号段<i>，熔丝寄存器319中的一个可以被激活并且通过提供信号fz_seg来提供存储于其中的地址。对于存储在熔丝寄存器319中的地址的每个位，可以存在信号fz_seg(例如，fz_seg<0:n-1>)。携带信号fz_seg的信号线可以在不同熔丝寄存器319之间共用。
[0055]
存储在被激活的熔丝寄存器319中的地址被提供到熔丝匹配逻辑340(例如，作为信号fz_seg)。熔丝匹配逻辑340可以将存储在熔丝寄存器319中的地址与作为访问操作的一部分的传入的地址进行比较，以确定是否存在匹配。如果存在匹配(例如，所存储地址的所有位与所接收地址的对应位的状态匹配)，则熔丝匹配逻辑340可以提供匹配信号匹配(match)。为管理比较操作，动态逻辑电路338可以提供一或多个定时信号自定时控制，其可以被用来管理熔丝匹配逻辑340的操作的定时。熔丝匹配逻辑340可以包含若干个比较器电路342，比较器电路342中的每一个可以将所存储的地址的一个位与所接收的地址的关联位进行比较。对于熔丝寄存器319中所存储的地址的每一位，可以存在比较器电路344(例如，可以存在n个不同比较器电路344)。每个比较器电路344包含驱动器电路344和第一级比较器345。在一些实施例中，驱动器电路344可以被用来将携带信号fz_seg的信号线预充电。第一级比较器345可以将沿fz_seg提供的位与所接收的地址(在图3的示例中为列地址yadd)的关联位进行比较。图6中更详细地描述了示例性熔丝匹配逻辑340。
[0056]
动态逻辑电路338可以将定时信号自定时控制提供到比较器电路342中的驱动器电路344，其可以将携带fz_seg的所有不同信号线预充电到表示具体逻辑状态的电压。例如，可以由驱动器电路344将携带信号fz_seg的所有信号线预充电到高逻辑电平(例如，预充电到诸如vdd的系统电压)，并且选择器电路336可以基于存储在与选择器电路336关联的锁存器电路335中的位的状态来更改耦合的fz_seg信号线的状态。例如，信号fz_seg的位可以是存储在熔丝锁存器334中的地址的所存储的位的状态的反相。因此，信号fz_seg可以被预充电到高逻辑电平，并且如果存储在关联的熔丝锁存器335的锁存器电路335中的位是在高逻辑电平，则更改到低逻辑电平(例如，接地)。动态逻辑电路338可以使用诸如选择信号segment和自定时信号的信号以基于所存储的位的状态来控制预充电操作的定时以及所预充电的信号线的更改。
[0057]
第一级比较器345可以将存储在被激活的熔丝寄存器319的熔丝锁存器334中的位的状态与所接收的地址的关联的位进行比较。熔丝匹配逻辑340还可以包含第二级比较器346和第三级比较器348。第二和第三级比较器346-348可以一起工作，以组合来自所有第一级比较器345的信号以提供总体匹配信号match，该总体匹配信号match反映存储在被激活的熔丝寄存器319中的地址的所有位与所接收的存储器线地址的关联位是否状态相同。例如，如果存在匹配，则总体匹配信号match可以是在高逻辑电平，否则在低电平。在一些实施例中，熔丝匹配逻辑340可以被耦合到启用逻辑(enable logic)349，启用逻辑349可以提供指示关联的冗余行/列是否活跃的状态信号。
[0058]
尽管为说明的清楚起见它被示为单独的组件，但在一些实施例中，启用逻辑349可被包含在熔丝寄存器319中的每一个中。例如，熔丝寄存器319中的每一个可以存储额外的位(例如，位<n>)，如果熔丝寄存器319被启用(例如，高逻辑电平)，则该额外的位是在第一状态中，并且如果熔丝寄存器319未被启用(例如，低逻辑电平)，则该额外的位是在第二状态中。在此类实施例中，enable信号可以由段信号段<i>激活的熔丝寄存器319提供到第二级比较器346。
[0059]
图4是根据本公开的实施例的熔丝锁存器电路的示意图。在一些实施例中，熔丝锁存器电路400可以被包含在图3的熔丝锁存器电路334中。熔丝锁存器电路400包含可以在一些实施例中被包含在图3的锁存器电路335中的锁存器电路435和可以在一些实施例中被包含在图3的选择器电路336中的选择器电路436。在图4中，还示出了诸如驱动器444(其可以是图3的驱动器344)和动态逻辑电路438(其可以是图3的动态逻辑电路338)的另外组件。
[0060]
锁存器电路435包含第一反相器电路452和第二反相器电路454。反相器电路中的每一个具有输入端子和输出端子。第一反相器452的输出端子被耦合到第二反相器454的输入端子，并且第二反相器454的输出端子被耦合到第一反相器452的反相器端子。每个反相器电路452-454还具有高功率端子和低功率端子。第一反相器电路452具有耦合到系统电压(例如，vperi)的高功率端子和耦合到接地电压的低功率端子(例如，vssa信号fz被耦合到第一反相器452的输入并且由第二反相器454的输出端子提供有某个状态，该状态表示所存储的位的状态)。第一反相器452提供带有某个状态的信号fzf，该状态是所存储的位的反相。第一反相器电路452可以充当驱动器电路，并且可以是比第二反相器电路454更强的反相器电路。换句话说，第一反相器电路452可以在其输出端子上提供信号fzf，带有比第二反相器电路454在其输出端子上提供信号fz更强的电压和/或电流。
[0061]
锁存器电路435包含第一晶体管450和第二晶体管451，这些晶体管充当用以将新数据加载到锁存器电路435中的开关。第一和第二晶体管450-451分别被耦合到信号fuseload和fuseloadf(其可以被包含在图3的信号control中)，信号fuseload和fuseloadf充当写入信号以激活晶体管450-451。在活跃时，第一和第二晶体管450-451可以一起行动以将信号efusedata的状态(例如，图3的信号fusedata的位)写入到携带信号fz的节点上(例如，到耦合到第一反相器452的输入端子的节点上)。
[0062]
第一晶体管450具有耦合到信号efusedata的源极、耦合到信号fz的漏极和耦合到信号fuseload的栅极。第一晶体管450可以是n型晶体管。第二晶体管451具有耦合到efusedata的源极(例如，与第一晶体管450的源极相同)、耦合到信号fz的漏极和耦合到信号fuseloadf的栅极。第二晶体管451可以是p型晶体管。信号fuseload是高电平并且信号fuseloadf是在低电平时，第一和第二晶体管450-451可以是活跃的，信号efusedata的状态可以改写信号fz的状态，这可以改写存储在锁存器电路435中的位的状态。
[0063]
第一反相器电路452包含第三晶体管455和第四晶体管456。第三晶体管455具有耦合到系统电压vperi(其可以表示高逻辑电平)的源极、耦合到携带信号fzf的节点的漏极和耦合到信号fz的栅极。第三晶体管455可以是p型晶体管。第四晶体管456可以包含耦合到接地电压vss(其可以表示低逻辑电平)的源极、耦合到信号fzf的漏极和耦合到信号fz的栅极。第四晶体管456可以是n型晶体管。因此，信号fz是在高电平时，第三晶体管455是不活跃的，而第四晶体管456是活跃的，并且信号fzf被耦合到接地(例如，在低逻辑电平)。类似地，
信号fz是在低电平时，第三晶体管455是活跃的，而第四晶体管456是不活跃的，并且信号fzf被耦合到vperi并且被提供在高逻辑电平。
[0064]
第二反相器454一般地可以与第一反相器452类似，其中第五晶体管457类似于第三晶体管455并且第六晶体管458类似于第四晶体管456。在第二反相器454中，高功率端子(例如，第五晶体管457的源极)被耦合到信号线fzlatp，并且低功率端子(例如，第六晶体管458的源极)被耦合到信号线cs_fzlatn。在图5中更详细地讨论了这些信号线的使用。
[0065]
具有表示存储在锁存器电路435中的位的反相的状态的信号fzf被提供到选择器电路436。选择器电路436包含第七晶体管460和第八晶体管461。在比较操作的准备中，驱动器电路444可以将携带信号fz_seg的信号线预充电到高电平(例如，到诸如vdd或vperi的系统电压)。对于给定位，可以在所有信号线fz_seg之中共享驱动器电路444。换句话说，可以为熔丝寄存器(例如，图3的寄存器319)中的每一个将每个驱动器电路444共同耦合到给定位。
[0066]
第七晶体管460具有耦合到信号线fz_seg的漏极和耦合到第八晶体管461的漏极的源极。第八晶体管461的源极被耦合到接地电压(例如，vss)。第七晶体管460的栅极被耦合到信号fzf，并且第八晶体管461的栅极被耦合到由动态逻辑电路电路438提供的信号segment的位中的一个。第七晶体管460和第八晶体管461均可以是n型晶体管。
[0067]
在将信号fz_seg预充电到高电平之后，如果信号fzf和选择信号segment二者均是在高电平，则选择器电路436的动态逻辑可以将信号fz_seg的状态更改到低电平。在高电平的信号fzf可以激活第七晶体管460，并且在高电平的选择信号segment可以激活第八晶体管461。第七和第八晶体管二者是活跃的时，携带fz_seg的信号线可以被耦合到接地。信号fzf是在低电平时，信号fz_seg可以保持在高电平。因此，信号fz_seg可以具有是信号fzf的反相的状态，并且因此信号fz_seg可以具有与存储在锁存器电路435中的位的状态匹配的状态。
[0068]
图5是根据本公开的实施例的锁存器电路的示意图。图5示出了图4的锁存器电路435以及在锁存器电路435初始化期间使用的另外电路。为简洁起见，在图5中将不重复关于图4所描述的操作和组件。与图4共同共享的图5的组件再使用相同的附图标记。
[0069]
锁存器电路535示出了为清楚起见而从图4中省略的用来防止锁存器电路535在上电序列期间错误地锁存正值的另外组件。锁存器电路535可以在上电操作期间被“浮动”，以便防止锁存器电路535错误地锁存正值。在一些实施例中，这可以降低对用来复位存储在锁存器电路535中的值的单独开关(例如，晶体管)的依赖，或者甚至消除对其的需要。
[0070]
驱动器电路和第九晶体管561被用来将功率分别提供到第二反相器454的高功率端子和低功率端子。如图5的示例实施例中所示，驱动器电路包含缓冲器553、反相器560和晶体管559。在其它示例实施例中，驱动器电路的其它配置是可能的。在一些实施例中，驱动器电路和第九晶体管561可以与给定熔丝寄存器(例如，图3的熔丝寄存器319)中的所有锁存器电路535被共用。在一些实施例中，驱动器电路和第九晶体管561可以在所有熔丝寄存器的所有锁存器电路535之间被共用。
[0071]
第九晶体管561具有耦合到接地电压(例如，vss)的源极、耦合到第二反相器454的低功率端子(例如，第六晶体管458的源极)的漏极和耦合到系统电压(例如，vperi)的栅极。第九晶体管可以是n型晶体管。耦合到栅极的系统电压一般地可以保持第九晶体管561被激
活，其可将第二反相器454的低功率端子耦合到接地电压。在一些实施例中，第九晶体管561可以是p型晶体管，并且可以通过接地电压(例如，vss)被偏置向激活，耦合到栅极。
[0072]
如图5的示例实施例中所示，驱动器电路包含缓冲器电路553，其带有耦合到复位信号pwruprstf的输入端子。信号pwruprstf是在高电平时，缓冲器553在耦合到缓冲器电路553的输出端子的节点上提供在高电平的信号rstf。信号pwruprstf一般地可以在上电操作(例如，诸如图1的装置100的装置的上电)期间是在高逻辑电平。因此，在上电操作期间，还可以提供在高逻辑电平的信号rstf。缓冲器电路553可以被用来相对于信号pwruprstf更改信号rstf的电压、电流和定时中的一或多个。在一些实施例中，可以省略缓冲器电路553，并且可以直接将信号pwruprstf用作信号rstf。
[0073]
携带信号rstf的节点被耦合到反相器电路560的输入端子。反相器电路560的输出被耦合到携带信号fzlatp的节点。携带rstf的节点还被耦合到第十晶体管559的栅极。第十晶体管559还具有耦合到系统电压(例如，vperi或vdd)的源极和耦合到携带fzlatp的节点的漏极。第十晶体管559可以是p型晶体管。信号rstf是在高逻辑电平时，反相器560可以提供在低逻辑电平的信号fzlatp。信号rstf是在低逻辑电平时，第十晶体管559可以将系统电压耦合到携带fzlatp的节点(例如，耦合到晶体管557的源极)。
[0074]
因此，信号rstf是在高电平时(例如，在静止操作期间)时，信号fzlatp可以是在低电平(例如，接地电压)，并且信号rstf是在高电平时，信号fzlatp可以是在高电平(例如，诸如vperi或vss的电压)。由于接地电压(例如，vss)一般地可以被用来表示低逻辑电平，因此，在上电操作期间，第二反相器电路454的高和低功率端子二者一般地可以被耦合到接地电压，并且由于仅存在到一个功率电平(例如，接地)的连接，第二反相器电路454因此可以浮动。这一般地可以防止第二反相器电路454在输出端子上提供高逻辑电平，而不管耦合到第二反相器电路454的输入端子的信号(例如，fzf)的状态如何。在其它实施例中，它可以是在上电操作期间浮动的低功率端子和被耦合到系统电压的恒定供应的高功率端子。在一些实施例中，高和低功率端子中的一个或两个可以在上电操作期间完全与任何电压断开连接。图9中更详细地描述了复位操作期间各种信号的定时。
[0075]
图6-8更详细地示出了熔丝匹配逻辑电路的组件及其操作。
[0076]
图6示出了根据本公开的实施例的熔丝匹配逻辑电路的一部分。在一些实施例中，熔丝匹配逻辑电路600可以被包含在图3的熔丝匹配逻辑电路300中。熔丝匹配逻辑电路600示出了驱动器电路644和比较器电路645-648的多个级，驱动器电路644可以在一些实施例中被包含在图3的驱动器电路344中，比较器电路645-648的多个级可以在一些实施例中被包含在图3的比较器电路345-358中。还示出了诸如熔丝寄存器619、动态逻辑电路638和启用逻辑649的其它组件以提供用于熔丝匹配逻辑电路600的操作的上下文。
[0077]
驱动器电路644从熔丝寄存器619中被激活的一个接收信号fz_seg，并且将信号fz_seg和信号fz_segf提供到第一级比较器645，信号fz_segf可以是信号fz_seg的逻辑补充。驱动器电路644还可以被用来将携带信号fz_seg的信号线预充电。虽然仅示出了单个熔丝寄存器619，但驱动器电路644可以被共同耦合到熔丝寄存器619中的每一个的关联位(例如，图3的熔丝锁存器334中的一个)。类似地，为清楚起见，熔丝匹配逻辑电路600仅示出了单个驱动器电路644和单个第一级比较器645。对于所存储的地址的位中的每一个(例如，熔丝锁存器中的每一个)，可以存在驱动器电路644和第一级比较器645。
[0078]
驱动器电路644包含第一晶体管662、第二晶体管664和反相器电路666。第一晶体管662可以被用来将携带信号fz_seg的信号线预充电。第一晶体管662具有耦合到系统电压(例如，vdd、vperi)的源极、耦合到携带fz_seg的信号线的漏极和耦合到由动态逻辑电路638提供的自定时控制信号的栅极。第一晶体管662可以是p型晶体管。栅极可以被耦合到信号pre，信号pre是自定时控制信号中的一个。在图7-8中更详细地讨论信号pre及第一晶体管662的操作和定时。简单地说，熔丝寄存器619全部都不活跃时，信号pre可以是在低逻辑电平，这可以激活第一晶体管662。第一晶体管662是活跃的时，它可以将携带信号fz_seg的信号线耦合到系统电压，这可以将该信号线预充电到表示高逻辑电平的电压。熔丝寄存器619中的任一个是活跃的时(例如，如信号segment所指示的)，信号pre可以是在低逻辑电平，这可以使第一晶体管662失活。
[0079]
驱动器电路644包含反相器电路666，其带有耦合到信号fz_seg的输入端子和提供信号fz_segf的输出端子，信号fz_segf是信号fz_seg的逻辑补充(例如，其的反相)。第二晶体管664具有耦合到系统电压(例如，vdd、vperi)的源极、耦合到信号fz_seg的漏极和耦合到信号fz_segf的栅极。信号fz_seg是在高电平时，第二晶体管664可以充当反馈以增强信号fz_seg。信号fz_seg是在高电平时，反相器666可以提供在低逻辑电平的信号fz_segf，这又可以激活第二晶体管664。第二晶体管664是活跃的时，它可以将信号fz_seg耦合到表示高逻辑电平的系统电压(例如，vdd、vperi)。相反，信号fz_seg是在低逻辑电平时，信号fz_segf可以是在高逻辑电平，这又可以使第二晶体管664失活。
[0080]
驱动器电路644将信号fz_seg和fz_segf提供到第一级比较器645。第一级比较器645还可以接收存储器线地址的位。在图6的示例实施例中，熔丝寄存器619存储列地址，并且第一级比较器645可以接收行地址yadd。具体地说，第一级比较器645可以接收行地址的位，这里标记为yadd<i>，其与存储在熔丝寄存器619中的已被提供为信号fz_seg的列地址的位匹配。
[0081]
第一级比较器电路645可以充当xor逻辑门，其输入耦合到fz_segf并且输入耦合到yadd<i>。因此，如果在fz_segf和yadd<i>之间存在匹配(例如，存储在熔丝锁存器中的位不匹配yadd<i>)，则第一级比较器645可以提供在低电平的信号匹配<i>。如果在fz_segf与yadd<i>之间不存在匹配(例如，存储在熔丝锁存器中的位与yadd<i>匹配)，则可以提供在高逻辑电平的信号匹配<i>。在一些实施例中，第一级比较器645可以包含第一对晶体管667和第二对晶体管668，它们一起工作以充当xor逻辑门。
[0082]
第二级比较器646和第三级比较器648一起工作以提供总体信号match，该总体信号match仅当保存在熔丝寄存器619中的地址的所有位与所接收的地址yadd的所有关联的位匹配时(并且在enable信号为高时)才为高。第二级比较器电路646从所有第一级比较器645接收信号匹配<i>。换句话说，第二级比较器646可以接收用于i的所有值的信号匹配<i>。第二级比较器还接收基于启用逻辑649的信号enable。信号enable可以指示与熔丝寄存器619关联的冗余行是否被启用。
[0083]
在一些实施例中，启用逻辑649可以提供信号到驱动器电路670，驱动器电路670可以调节信号的电流和/或电压。在一些实施例中，启用逻辑649可以表示每个熔丝寄存器中存储该熔丝寄存器的启用状态的额外位。来自驱动器670的信号被提供到与非(nand)门，在来自启用逻辑649的信号是在活跃电平时和在修整信号tmcolfz是在高电平时，与非门提供
在低电平的信号。随后，信号被反相器672反相以提供信号enable。因此，在来自启用逻辑649的信号和信号tmcolfz二者均是在高电平时，enable可以是在高电平。
[0084]
第二和第三级比较器646-648可以均包含若干个and逻辑门，其可以一起工作以组合信号enable和信号匹配<i>。在图6的示例实施例中，可以存在存储在熔丝寄存器619中的七个不同位(例如，yadd<3:9>)。如图所示，第二级比较器646包含以匹配<3:5>作为输入的第一与(and)门、以匹配<6:7>作为输入的第二与门和以匹配<8:9>和enable作为输入的第三与门。这三个与门的输出被耦合到第三级比较器648中的第四与门的输入，在所有匹配<3:9>和enable是在高电平时，第四与门提供信号match。在其它实施例中可以使用在第二和第三级比较器646-648中的逻辑门的其它布置和其它类型的逻辑门。
[0085]
图7是根据本公开的实施例的熔丝匹配逻辑的一部分的示意图。图7示出了部分的熔丝匹配逻辑700，其可以对由熔丝寄存器和熔丝匹配逻辑电路执行的比较操作的自定时的讨论是有用的。例如，图7示出了选择器电路736(例如，图3的选择器电路336)、驱动器电路744(例如，图3的驱动器电路344)、第一级比较器电路745(例如，图3的第一级比较器345)和动态逻辑电路738的一部分(例如，图3的动态逻辑电路338)。由于所述部分的熔丝匹配逻辑700的操作和组件与先前已描述的那些类似，因此为简洁起见，那些描述将不被重复。
[0086]
所述部分的熔丝匹配逻辑700示出了被用来控制预充电和比较操作的信号可以相对于彼此如何被交错以实现操作的自定时。在接收到激活命令(例如，信号act)时，可以将存储器线地址提供到动态逻辑电路，该存储器线地址可以被解码为信号段<i>。在信号段<i>被激活之后的延迟时间，命令信号pre被激活以将携带信号fz_seg的信号线预充电。在一些实施例中，这可以防止或降低信号线fz_seg的预充电影响存储在锁存器中的位的状态和/或引起冲突电流的机会。延迟时间通过将信号标记为段<i> 2g来表示，其中 2g表示延迟时间。
[0087]
动态逻辑738可以在熔丝寄存器中的一个(例如，图3的熔丝寄存器319)变为活跃之后的延迟时间提供在高逻辑电平的命令信号pre。动态逻辑738包含第一对或非(nor)门776和与非门778。或非门可以具有耦合到各个段信号段<i>的输入。在图7的具体实施例中，存在八个不同熔丝寄存器和八个段信号(例如，段<0:7>)。第一或非门可以被耦合到信号段<0:3>，并且第二或非门可以被耦合到信号段<4:7>。因此，该对或非门776可以返回第一信号和第二信号，其中在信号段<0:7>中的任一个是在高电平时(例如，在熔丝寄存器中的至少一个被激活时)，两个信号中的至少一个是在高电平。与非门778可以仅在该对或非门776均在提供在高电平的输出时才提供在低电平的信号pre，否则可以提供在高电平的pre。因此，仅在信号段<i>中的任一个变为活跃后才可以提供在高电平的信号pre。由于在任何给定段信号与信号pre之间存在到动态逻辑电路738的两个电平(例如，该对或非门776和与非门778)，因此，可以在信号segment上升到高电平之后的延迟时间提供信号pre。此迟时间可以是基于在任何给定信号segment与命令信号pre之间的顺序逻辑门的数量(例如，在此情况下是两个时序逻辑门或“ 2g”)。
[0088]
图8是根据本公开的实施例的存储器装置的访问操作中所牵涉到的信号的时序图。时序图800示出了装置(例如，装置100)的信号，其可以被用来说明熔丝寄存器和匹配电路(诸如先前附图中所描述的那些)的自定时。时间一般地可以在时序图800中从左到右进行，而信号的逻辑状态(例如，如由电压所表示的)沿垂直访问被示出。两个轴可以是任意
的，并且不是所有波形彼此按比例示出。时序图800的示例波形仅用于说明目的，并且在其它示例实施例中可以使用其它波形和在波形之间的关系。
[0089]
时序图的第一行示出了存储器的命令。在访问命令期间，可以在第一时间接收激活命令act。激活命令act可以伴随有行和列地址，这又可以促使动态逻辑电路(例如，图3的338)激活段信号。在指定为trcd的时间之后，可以执行读取和/或写入操作(wr/rd)。在执行wr/rd操作之后，信号pre(不同于信号pre)可以关闭被激活的字线。如果已执行修复操作，则重要的是在执行wr/rd操作之前激活冗余存储器线。
[0090]
时序图800的第二和第三波形表示正常存储器线和冗余存储器线的激活状态。正常存储器线可以是与伴随act命令的地址最初关联的行或列，而冗余存储器线可以是作为修复操作的一部分该地址已被指派到的存储器线。时序图800的第四行表示由动态逻辑电路提供以开始比较操作的预充电信号pre。
[0091]
在初始时间t0，响应于伴随激活命令act的(一或多个)地址，激活与地址关联的正常字线。这也可以促使动态逻辑电路激活段信号segment。
[0092]
在作为初始时间t0之后的延迟时间的第一时间t1，信号pre可以开始转变到高电平。在t0与t1之间的延迟时间可以是基于一旦信号segment中的任一个被激活，动态逻辑电路就用来激活信号pre的若干个逻辑门。例如，在t0与t1之间的时间可以表示两个逻辑门的延迟定时。在时间t1之后，在信号pre为高时，比较操作可以被执行，并且信号match(未示出)可以上升到高电平。这又可以促使冗余存储器线激活。由于和在t0与t1之间的延迟(以及使match激活所花费的时间)相比较，时间trcd相对较长，因此，在读取和/或写入操作开始时，冗余存储器线有时可以在t1与第二时间t2之间激活。因此，读取和/或写入操作可以在冗余存储器线而不是在正常存储器线(其在本示例中是有缺陷的)上被执行。
[0093]
图9是根据本公开的实施例在复位操作期间的信号的曲线图。曲线图910-930表示在上电程序期间可以由熔丝锁存器(例如，图3的335、图4的435和/或图5的535)使用的各种信号。图9的波形一般地将参考图5的熔丝锁存器535以及在该图中所描述的其它组件来描述，然而应理解的是，在曲线图910-930中所说明的概念可以应用于本文中所描述的其它熔丝锁存器。
[0094]
曲线图910-930中的每一个具有表示电压的垂直轴和表示时间的水平轴。曲线图中的每一个的垂直轴使用0v来表示低逻辑电平(例如，接地电压vss)和使用1v来表示高逻辑电平(例如，vperi或vdd)。应理解的是，电压的选择仅出于说明性目的，并且任何电压可以被用作高和低逻辑电平。类似地，虽然如图9中所示，图9中所示的信号中的每一个是在从0v到1v的相同比例上，但在其它实施例中，不同信号可以使用与其它信号不同的电压。
[0095]
曲线图910示出信号rstf(例如，如由图5的缓冲器电路553所提供的)。在时间t0，装置的复位操作(例如，上电)开始。信号rstf可以在t0在低电平开始，并且随后随时间的过去增加，直至它在t1达到高电平。所述增加可以是由于系统通电和装置的电压供应(例如，图1的电压生成器124)花费时间来提供诸如在高电平的vperi的系统电压。在一些实施例中，rstf的增加可以模拟诸如vperi的系统电压的增加。在时间t0之后，在复位操作已完成时，信号rstf可以下降到低逻辑电平(例如，大约0v)。
[0096]
曲线图920示出信号fzlatp。在复位操作开始的时间t0，信号fzlatp可以是低逻辑电平(例如，0v)。系统上电时，信号fzlatp可以随时间波动(例如，由于系统的一或多个物理
组件中的缺陷)。然而，fzlatp的电压可以保持低于为熔丝锁存器供电(例如，为图5的反相器545供电)所需的电压。在系统继续上电时，反相器560可以能将fzlatp的电压保持在0v。因此，耦合到fzlatp的熔丝锁存器可以在t0与t1之间保持浮动(例如，复位操作)。信号rstf在t1之后更改到低电平时，信号fzlatp可以更改到高电平，并且反相器可以不再浮动。
[0097]
曲线图930示出存储在熔丝锁存器中的信号fz和fzf。由于曲线图910-930表示复位操作，因此，存储在锁存器中的位的值应保持在低逻辑电平，并且因此信号fz应是在低逻辑电平和信号fzf应是在高逻辑电平。如可以看到的，在系统上电时，信号fzf随时间增加(例如，由于电压生成器提供的系统电压的增加电平)。信号fz可以由于信号fzlatp的波动而轻微波动，但由于熔丝锁存器的反相器保持浮动，因此，信号fz保持在低逻辑电平。因此，通过浮动
[0098]
当然，要领会的是，根据本发明的系统，装置和方法，本文所描述的示例、实施例或过程中的任何一个可以与一或多个其它示例、实施例和/或过程组合，或在单独装置或装置部分之中被分开和/或执行。
[0099]
最后，上述讨论仅旨在说明本系统，并且不应被解释为将所附权利要求限制为任何具体实施例或实施例的群组。因此，尽管已参考示例性实施例以具体细节描述了本系统，但还应领会的是，本领域普通技术人员可以设计出许多修改和替换实施例，而不脱离如在所附权利要求中阐述的本系统的更广泛和预期的精神和范围。因此，说明书和附图要被认为是说明性的，而无意于限制所附权利要求的范围。