字线电容平衡的制作方法

字线电容平衡
[0001]
交叉参考
[0002]
本专利申请案主张由维拉(villa)等人于2019年7月22日申请的标题为“字线电容平衡(wordline capacitance balancing)”的第16/518,824号美国专利申请案的优先权，所述申请案转让给其受让人且其全部内容以引用的方式明确并入本文中。
技术领域
[0003]
技术领域涉及字线电容平衡。


背景技术：

[0004]
下文大体上涉及一种包含至少一个存储器装置的系统，且更特定来说，涉及字线电容平衡。
[0005]
存储器装置被广泛用于在例如计算机、无线通信装置、照相机、数字显示器及类似者的各种电子装置中存储信息。通过对存储器装置的不同状态编程来存储信息。举例来说，二进制装置最常存储两种状态中的一者，通常由逻辑1或逻辑0表示。在其它装置中，可存储两种以上状态。为存取存储信息，装置的组件可读取或感测存储器装置中的至少一种存储状态。为存储信息，装置的组件可在存储器装置中写入或编程状态。
[0006]
存在各种类型的存储器装置，其包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻性ram(rram)、闪存、相变存储器(pcm)等。存储器装置可为易失性或非易失性的。非易失性存储器(例如feram)可长时间维持其存储逻辑状态，即使缺少外部电源。易失性存储器装置(例如dram)会在与外部电源断开连接时丢失其存储状态。feram能够实现类似于易失性存储器的密度，但由于使用铁电电容器作为存储装置，因此可具有非易失性。
[0007]
针对一些存储器装置，存储器单元子阵列(例如存储器区块)可经布置使得一些存储器区块的电路系统经历不同于其它存储器区块的电路系统的负载。跨越相应存储器区块的此不一致负载会导致较高错误率及其它问题。


技术实现要素：

[0008]
描述一种设备。所述设备可包含：存储器区块，其位于多个存储器区块的边界处且包括存储器单元阵列；字线，其与所述存储器单元阵列及驱动器耦合，所述字线与总电容性负载相关联；及电容性组件，其与所述驱动器耦合以使从所述驱动器输出的负载适应所述存储器单元阵列，所述负载包括所述总电容性负载的至少一部分。
[0009]
描述另一种设备。所述设备可包含：第一线，其与驱动器的输入耦合；第二线，其与所述驱动器的输出耦合，所述第二线与总电容性负载相关联；多个存储器单元，其与所述第二线耦合；及电容性组件，其与所述第二线耦合，所述电容性组件使从所述驱动器输出的负载适应所述多个存储器单元，所述负载包括所述总电容性负载的至少一部分。
[0010]
描述另一种设备。所述设备可包含：存储器阵列的多个存储器区块，其中所述多个
存储器区块中的第一存储器区块经配置为与所述存储器阵列中的两个其它存储器区块共享电连接的第一类型的存储器区块，且其中所述多个存储器区块中的第二存储器区块经配置为与所述存储器阵列中的一个其它存储器区块共享电连接的第二类型的存储器区块；及电容性组件，其使总电容性负载的至少一部分适应所述第二存储器区块。
附图说明
[0011]
图1说明根据本文中揭示的实例的支持字线电容平衡的系统的实例。
[0012]
图2说明根据本文中揭示的实例的支持字线电容平衡的存储器裸片的实例。
[0013]
图3a及3b说明根据本文中揭示的实例的支持字线电容平衡的磁滞曲线的实例。
[0014]
图4a及4b说明根据本文中揭示的实例的支持字线电容平衡的存储器区块的实例。
[0015]
图4c说明根据本文中揭示的实例的支持字线电容平衡的一组存储器区块的实例。
[0016]
图5a及5b说明根据本文中揭示的实例的支持字线电容平衡的存储器区块的实例。
[0017]
图6说明根据本文中揭示的实例的支持字线电容平衡的电压时序图的实例。
具体实施方式
[0018]
存储器装置内的存储器单元阵列可包含多个存储器区块，其中存储器区块可为阵列中相邻存储器单元的最小子阵列。一般来说，存储器单元子阵列的电路系统或电路组件可共享于相邻存储器区块之间。在一些情况下，共享存储器区块(例如，在存储器区块序列的边界或边缘处且紧邻其它组件，例如外围组件的外围处的组件)可具有特定闭合配置，其在边缘存储器区块处实现相同于不位于边缘处的其它存储器区块的功能性及装置操作。例如，包含字线及字线驱动器的电路系统可经配置以共享于相邻子阵列之间，而位于阵列的边界处的存储器区块的电路系统可在相邻于另一子阵列时经不同配置。
[0019]
然而，由于与单个其它存储器区块的电连接，位于边界处的此类存储器区块可能存在不连续性。作为实例，边界存储器区块的字线上的负载可不同于(例如，小于)非边界存储器区块的字线上的负载。这些不同负载可导致不同于非边界存储器区块的边界存储器区块的操作，例如其中较小负载可导致一些区块(而非其它区块)的较快阻容(rc)时序。在一些情况下，跨越不同存储器区块的此不一致操作会影响存储器装置的效率及可靠性。
[0020]
如本文中描述，新电容性组件可用于调整边界存储器区块的(例如字线的)电容性负载，使得电容性负载与其它非边界存储器区块的电容性负载(例如，与字线)平衡。举例来说，电容性组件(例如电容器、rc电路)可与边界存储器区块的字线耦合，其可更改或调适(例如，增大)字线的电容性负载以(例如)匹配与非边界存储器区块相关联的字线的负载。在其它情况下，电容性组件可与输入线耦合以提供边界存储器区块字线的驱动器的源极信号。在此类情况下，驱动器在字线上的输出可与位于不在边界上的存储器区块处的其它字线平衡。另外或替代地，边界存储器区块字线的驱动器的输入可经配置以实现字线的电容的相同增大。例如，电容性组件可与到边界存储器区块字线的驱动器的源极信号的存取线耦合。在其它实例中，提供源极信号的驱动器可使其电阻经配置以调整源极信号的线处的电容性负载。在任何情况下，通过边界存储器区块字线的增大电容，整个存储器单元阵列可一致地操作，即使在具有不同电路系统配置的位于阵列边缘处的存储器区块及对应存储器单元处。所描述的技术也可使相应存储器区块中的每一存储器单元的rc延迟能够匹配。
[0021]
首先在参考图1到3描述的存储器系统及存储器裸片的背景下描述本发明的特征。在参考图4a、4b、5a及5b描述的存储器区块的背景下描述本发明的特征。进一步通过参考图6描述的电压时序图来说明及参考图6描述的电压时序图来描述本发明的这些及其它特征。
[0022]
图1说明根据本文中揭示的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及耦合外部存储器控制器105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置，但为便于描述，一或多个存储器装置可被描述为单个存储器装置110。
[0023]
系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、手机、可穿戴装置、因特网连接装置或类似者的实例。存储器装置110可为经配置以存储系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100实现机器类通信(mtc)、机器间(m2m)通信或装置间(d2d)通信。
[0024]
系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器来执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、手机、可穿戴装置、因特网连接装置、一些其它固定或便携式电子装置或类似者。在一些情况下，主机装置可指代实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况下，外部存储器控制器105可称为主机或主机装置。在一些实例中，系统100是图形卡。
[0025]
在一些情况下，存储器装置110可为独立装置或组件，其经配置以与系统100的其它组件通信且提供可由系统100使用或引用的物理存储器地址/空间。在一些实例中，存储器装置110可经配置以与至少一种或多种不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持用于调制信号的调制方案、用于传送信号的不同引脚设计、系统100及存储器装置110的相异封装、系统100与存储器装置110之间的时钟信令及同步、时序约定及/或其它因素。
[0026]
存储器装置110可经配置以存储用于系统100的组件的数据。在一些情况下，存储器装置110可充当系统100的从属型装置(例如，响应及执行由系统100通过外部存储器控制器105提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或更多个存储器裸片160(例如存储器芯片)以支持期望或指定数据存储容量。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或封装(也称为多芯片存储器或封装)。
[0027]
系统100可进一步包含处理器120、基本输入/输出系统(bios)组件125、一或多个外围组件130及输入/输出(i/o)控制器135。系统100的组件可使用总线140来彼此电子通信。
[0028]
处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、分立门或晶体管逻辑、分立硬件组件，或其可为这些类型的组件的组合。在此类情况下，处理器120可为中央处理单元(cpu)、图形处理单元(gpu)、通用图形处理单元(gpgpu)或单芯片系统(soc)等的实例。
[0029]
bios组件125可为包含操作为固件的bios的软件组件，其可初始化且运行系统100的各种硬件组件。bios组件125还可管理处理器120与系统100的各种组件(例如外围组件130、i/o控制器135等)之间的数据流。bios组件125可包含存储于只读存储器(rom)、闪存或任何其它非易失性存储器中的程序或软件。
[0030]
外围组件130可为可集成到系统100中或与系统100集成的任何输入装置或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(usb)控制器、串行或并行端口或外围卡插槽，例如外围组件互连(pci)或专用图形端口。外围组件130可为由所属领域的技术人员理解为外围器件的其它组件。
[0031]
i/o控制器135可管理处理器120与外围装置130、输入装置145或输出装置150之间的数据通信。i/o控制器135可管理未集成到系统100中或未与系统集成的外围器件。在一些情况下，i/o控制器135可表示到外部外围组件的物理连接或端口。
[0032]
输入145可表示系统100外部的向系统100或其组件提供信息、信号或数据的装置或信号。这可包含用户接口或与其它装置或其它装置之间的接口。在一些情况下，输入145可为经由一或多个外围组件130与系统100介接的外围器件，或可由i/o控制器135管理。
[0033]
输出150可表示系统100外部的装置或信号，其经配置以从系统100或其组件中的任何者接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等等。在一些情况下，输出150可为经由一或多个外围组件130与系统100介接的外围器件，或可由i/o控制器135管理。
[0034]
系统100的组件可由经设计以实施其功能的通用或专用电路系统组成。这可包含经配置以实施本文中描述的功能的各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。举例来说且如本文中进一步详细描述，电容性组件(例如电容器、rc电路或类似者)可耦合于系统100内的各种位置处，其中电容性组件可调整驱动器的输出(例如，在字线上)。在一些情况下，电容性组件可经配置以基于电容性组件相对于其它组件的位置来更改或调适与位于存储器阵列(例如存储器阵列170)的边缘处的存储器单元子阵列相关联的电容性负载。例如，电容性组件可使电容性负载能够跨越遍布阵列的不同存储器区块相对一致及平衡。
[0035]
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-n)及存储器阵列170(例如存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-n)。存储器阵列170可为存储器单元的集合(例如网格)，其中每一存储器单元经配置以存储至少一个数字数据位。在一些情况下，存储器阵列170可包含相邻存储器单元的多个子阵列或群组。此外，相邻单元的最小分组(例如，没有任何种类的分离)可称为存储器区块或补丁。参考图2更详细描述存储器阵列170及/或存储器单元的特征。
[0036]
存储器装置110可为存储器单元的二维(2d)阵列的实例或可为存储器单元的三维(3d)阵列的实例。举例来说，2d存储器装置可包含单个存储器裸片160。3d存储器装置可包含两个或更多个存储器裸片160(例如存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-n)。在3d存储器装置中，多个存储器裸片160-n可彼此上下或彼此紧邻叠
置。在一些情况下，3d存储器装置中的存储器裸片160-n可称为层面、层级、层或裸片。3d存储器装置可包含任何数量的堆叠存储器裸片160-n(例如两个以上、三个以上、四个以上、五个以上、六个以上、七个以上、八个以上)。这可比单个2d存储器装置增加可定位于衬底上的存储器单元的数量，这又可降低生产成本或提高存储阵列的性能，或两者。在一些3d存储器装置中，不同层面可共享至少一个公共存取线，使得一些层面可共享字线、数字线及/或板线中的至少一者。
[0037]
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含硬件、固件及软件，其使存储器装置110能够执行命令且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况下，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110代表系统100的组件(例如处理器120)存储某些数据的写入命令或指示存储器装置110将存储于存储器裸片160中的某些数据提供到系统100的组件(例如处理器120)的读取命令。在一些情况下，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文中描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号且将信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器或类似者。
[0038]
本地存储器控制器165(例如，位于存储器裸片160)可经配置以控制存储器裸片160的操作。此外，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制本文中描述的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中描述的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器105或处理器120通信。
[0039]
外部存储器控制器105可经配置以使信息、数据及/或命令能够传送于系统100的组件(例如处理器120)与存储器装置110之间。外部存储器控制器105可充当系统100的组件与存储器装置110之间的联络器，使得系统100的组件无需知道存储器装置的操作的细节。系统100的组件可向外部存储器控制器105提出外部存储器控制器105满足的请求(例如读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105可包含产生公共(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105可包含产生公共(源)数据时钟信号的公共数据时钟。
[0040]
在一些情况下，外部存储器控制器105或系统100的其它组件或本文中描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件或软件或其某种组合。尽管外部存储器控制器105经描绘为在存储器装置110外部，但在一些情况下，外部存储器控制器105或本文中描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某种组合。在一些情况下，外部存储器
控制器105可跨越处理器120及存储器装置110分布，使得外部存储器控制器105的部分由处理器120实施且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些情况下，本文中归因于装置存储器控制器155或本地存储器控制器165的一或多个功能在一些情况下可由外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。
[0041]
系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如导体)。举例来说，通道115可包含第一端子，其包含外部存储器控制器105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当通道的部分。在一些情况下，端子的引脚或垫可为通道115的信号路径的部分。额外信号路径可与通道的端子耦合以在系统100的组件内路由信号。举例来说，存储器装置110可包含将信号从通道115的端子路由到存储器装置110的各种组件(例如装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如存储器装置110或其组件内部(例如存储器裸片160内部)的信号路径)。
[0042]
通道115(及相关联信号路径及端子)可专用于传送特定类型的信息。在一些情况下，通道115可为聚合通道且因此可包含多个个别通道。举例来说，数据通道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。通过通道传送的信号可使用双倍数据速率(ddr)时序方案。举例来说，信号的一些符号可记录于时钟信号的上升沿上，且信号的其它符号可记录于时钟信号的下降沿上。通过通道传送的信号可使用单数据速率(sdr)信令。举例来说，可为每一时钟循环记录信号的一个符号。
[0043]
在一些情况下，通道115可包含一或多个命令及地址(ca)通道186。ca通道186可经配置以在外部存储器控制器105与存储器装置110之间传送命令，其包含与命令相关联的控制信息(例如地址信息)。举例来说，ca通道186可包含具有期望数据的地址的读取命令。在一些情况下，ca通道186可记录于上升时钟信号沿及/或下降时钟信号沿上。在一些情况下，ca通道186可包含任何数量的信号路径以解码地址及命令数据(例如八个或九个信号路径)。
[0044]
在一些情况下，通道115可包含一或多个时钟信号(ck)通道188。ck通道188可经配置以在外部存储器控制器105与存储器装置110之间传送一或多个公共时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的动作。在一些情况下，时钟信号可为差分输出(例如ck_t信号及ck_c信号)，且ck通道188的信号路径可经相应配置。在一些情况下，时钟信号可为单端的。ck通道188可包含任何数量的信号路径。在一些情况下，时钟信号ck(例如ck_t信号及ck_c信号)可提供存储器装置110的命令及寻址操作或存储器装置110的其它系统范围操作的时序参考。因此，时钟信号ck可不同程度地称为控制时钟信号ck、命令时钟信号ck或系统时钟信号ck。系统时钟信号ck可由系统时钟产生，系统时钟可包含一或多个硬件组件(例如振荡器、晶体、逻辑门、晶体管或类似者)。
[0045]
在一些情况下，通道115可包含一或多个数据(dq)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传送数据及/或控制信息。举例来说，数据通道190可传送写入到存储器装置110的信息(例如，双向的)或从存储器装置110读取的信
息。
[0046]
在一些情况下，通道115可包含专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。
[0047]
在一些情况下，其它通道192可包含一或多个写入时钟信号(wck)通道。尽管wck中的
‘
w
’
可名义上代表“写入”，但写入时钟信号wck(例如wck_t信号及wck_c信号)可提供通常用于存储器装置110的存取操作的时序参考(例如用于读取操作及写入操作两者的时序参考)。因此，写入时钟信号wck也可称为数据时钟信号wck。wck通道可经配置以在外部存储器控制器105与存储器装置110之间传送公共数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如写入操作或读取操作)。在一些情况下，写入时钟信号可为差分输出(例如wck_t信号及wck_c信号)，且wck通道的信号路径可经相应配置。wck通道可包含任何数量的信号路径。数据时钟信号wck可由数据时钟产生，数据时钟可包含一或多个硬件组件(例如振荡器、晶体、逻辑门、晶体管或类似者)。
[0048]
通道115可使用各种不同架构来耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点到点连接、交叉开关、高密度中介层(例如硅中介层)或形成于有机衬底中的通道或其某种组合。举例来说，在一些情况下，信号路径可至少部分包含高密度中介层，例如硅中介层或玻璃中介层。
[0049]
可使用各种不同调制方案来调制通过通道115传送的信号。在一些情况下，二进制符号(或二进制级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传送的信号。二进制符号调制方案可为m进制调制方案的实例，其中m等于2。二进制符号调制方案的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)非归零制(nrz)、单极编码、双极编码、曼彻斯特编码、具有两个符号的脉冲振幅调制(pam)(例如pam2)及/或其它。
[0050]
在一些情况下，多符号(或多级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传送的信号。多符号调制方案可为m进制调制方案的实例，其中m大于或等于3。多符号调制方案的每一符号可经配置以表示一个以上数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含(但不限于)pam3、pam4、pam8等、正交振幅调制(qam)、正交相移键控(qpsk)及/或其它。多符号信号(例如pam3信号或pam4信号)可为使用包含至少三个级以对一个以上信息位编码的调制方案来调制的信号。多符号调制方案及符号可替代地称为非二进制、多位或更高阶调制方案及符号。
[0051]
图2说明根据本文中揭示的实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些情况下，存储器裸片200可称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两种或更多种状态。举例来说，存储器单元205可经配置以一次存储一个数字逻辑位(例如逻辑0及逻辑1)。在一些情况下，单个存储器单元205(例如多级存储器单元)可经配置以一次存储一个以上数字逻辑位(例如逻辑00、逻辑01、逻辑10或逻辑11)。
[0052]
存储器单元205可存储表示数字数据的状态(例如极化状态或电介质电荷)。在feram架构中，存储器单元205可包含电容器，其包含铁电材料以存储表示可编程状态的电荷及/或极化。在dram架构中，存储器单元205可包含电容器，其包含电介质材料以存储表示
可编程状态的电荷。
[0053]
可通过激活或选择例如字线210、数字线215及/或板线220的存取线来对存储器单元205执行例如读取及写入的操作。在一些情况下，数字线215也可称为位线。在不失理解或操作的情况下，存取线、字线、数字线、板线或其类似者的指涉可互换。激活或选择字线210、数字线215或板线220可包含将电压施加于相应线。
[0054]
存储器裸片200可包含以网格状图案布置的存取线(例如字线210、数字线215及板线220)。存储器单元205可定位于字线210、数字线215及/或板线220的交叉点处。可通过加偏压于字线210、数字线215及板线220(例如，将电压施加于字线210、数字线215或板线220)来存取其交叉点处的单个存储器单元205。
[0055]
可通过行解码器225、列解码器230及板驱动器235来控制存取存储器单元205。举例来说，行解码器225可从本地存储器控制器265接收行地址且基于接收到的行地址来激活字线210。列解码器230从本地存储器控制器265接收列地址且基于接收到的列地址来激活数字线215。板驱动器235可从本地存储器控制器265接收板地址且基于接收到的板地址来激活板线220。举例来说，存储器裸片200可包含标记为wl_1到wl_m的多个字线210、标记为dl_1到dl_n的多个数字线215及标记为pl_1到pl_p的多个板线，其中m、n及p取决于存储器阵列的大小。因此，可通过激活字线210、数字线215及板线220(例如wl_1、dl_3及pl_1)来存取其交叉点处的存储器单元205。在二维或三维配置中，字线210及数字线215的交叉点可称为存储器单元205的地址。在一些情况下，字线210、数字线215及板线220的交叉点可称为存储器单元205的地址。
[0056]
存储器单元205可包含逻辑存储组件(例如电容器240)及切换组件245。电容器240可为铁电电容器的实例。电容器240的第一节点可与切换组件245耦合，且电容器240的第二节点可与板线220耦合。切换组件245可为晶体管或任何其它类型的开关装置的实例，其选择性建立或取消建立两个组件之间的电子通信。
[0057]
可通过激活或取消激活切换组件245来实现选择或取消选择存储器单元205。电容器240可使用切换组件245与数字线215电子通信。举例来说，当取消激活切换组件245时，电容器240可与数字线215隔离，且当激活切换组件245时，电容器240可与数字线215耦合。在一些情况下，切换组件245是晶体管且其操作通过将电压施加于晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差大于或小于晶体管的阈值电压。在一些情况下，切换组件245可为p型晶体管或n型晶体管。字线210可与切换组件245的栅极电子通信且可基于施加于字线210的电压来激活/取消激活切换组件245。
[0058]
字线210可为与存储器单元205电子通信的导线，其用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件245的栅极电子通信且可经配置以控制存储器单元的切换组件245。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含切换组件。在一些情况下，字线210可共享于存储器装置中的相邻存储器区块之间。举例来说，字线210可与多个相邻存储器区块的存储器单元电通信。
[0059]
在其它情况(例如其中存储器区块位于存储器阵列的边缘处)下，字线210可不与另一存储器区块的组件共享。因此且如本文中描述，字线210还可与电容性组件耦合，电容性组件使驱动器的输出的总电容性负载的至少一部分适应字线210。负载可由电容性组件
调整以相对于(例如，匹配、类似于)不位于存储器阵列的边缘处的存储器区块的另一字线210的负载平衡。在此类情况下，还可调整rc时序以使与字线210耦合的存储器单元205能够一致操作。
[0060]
数字线215可为连接存储器单元205与感测组件250的导线。在一些架构中，存储器单元205可在存取操作的部分期间与数字线215选择性耦合。举例来说，存储器单元205的字线210及切换组件245可经配置以选择性耦合及/或隔离存储器单元205的电容器240及数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，持续地)。
[0061]
板线220可为与存储器单元205电子通信的导线，其用于对存储器单元205执行存取操作。板线220可与电容器的240的节点(例如单元底部)电子通信。板线220可经配置以与数字线215一起在存储器单元205的存取操作期间加偏压于电容器240。
[0062]
感测组件250可经配置以确定存储于存储器单元205的电容器240上的状态(例如极化状态或电荷)且基于检测到的状态来确定存储器单元205的逻辑状态。在一些情况下，由存储器单元205存储的电荷可为极小的。因而，感测组件250可包含一或多个感测放大器以放大存储器单元205的信号输出。感测放大器可在读取操作期间检测数字线215的电荷的微小改变且可基于检测到的电荷来产生对应于逻辑0或逻辑1的信号。在读取操作期间，存储器单元205的电容器240可向其对应数字线215输出信号(例如，释放电荷)。信号可引起数字线215的电压改变。感测组件250可经配置以比较从存储器单元205跨越数字线215接收的信号与参考信号255(例如参考电压)。感测组件250可基于比较来确定存储器单元205的存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号255高的电压，那么感测组件250可确定存储器单元205的存储状态是逻辑1，且如果数字线215具有比参考信号255低的电压，那么感测组件250可确定存储器单元205的存储状态是逻辑0。感测组件250可包含各种晶体管或放大器以检测及放大信号差。存储器单元205的检测到的逻辑状态可经提供为感测组件250的输出(例如，到输入/输出260)，且可向包含存储器裸片200的存储器装置110的另一组件(例如装置存储器控制器155)指示检测到的逻辑状态(例如，直接地或使用本地存储器控制器265)。在一些情况下，感测组件250可与行解码器225、列解码器230及/或板驱动器235电子通信。
[0063]
本地存储器控制器265可通过各种组件(例如行解码器225、列解码器230、板驱动器235及感测组件250)来控制存储器单元205的操作。本地存储器控制器265可为参考图1描述的本地存储器控制器165的实例。在一些情况下，行解码器225、列解码器230及板驱动器235及感测组件250中的一或多者可与本地存储器控制器265共同定位。本地存储器控制器265可经配置以：从外部存储器控制器105(或参考图1描述的装置存储器控制器155)接收一或多个命令及/或数据，将命令及/或数据转译为可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且响应于执行一或多个操作而将数据从存储器裸片200传送到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器265可产生行、列及/或板线地址信号以激活目标字线210、目标数字线215及目标板线220。本地存储器控制器265还可产生及控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文中论述的施加电压或电流的振幅、形状或持续时间可经调整或改变且可因操作存储器裸片200时论述的各种操作而不同。
[0064]
在一些情况下，本地存储器控制器265可经配置以对存储器裸片200执行预充电操
作。预充电操作可包含将存储器裸片200的一或多个组件及/或存取线预充电到一或多个预定电压电平。在一些例子中，可在不同存取操作之间对存储器单元205及/或存储器裸片200的部分预充电。在一些例子中，可在读取操作之前对数字线215及/或其它组件预充电。
[0065]
在一些情况下，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储期望逻辑状态。在一些情况下，可在单个写入操作期间对多个存储器单元205编程。本地存储器控制器265可识别要对其执行写入操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205电子通信的目标字线210、目标数字线215及/或目标板线220(例如目标存储器单元205的地址)。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加于字线210、数字线215或标板线220)以存取目标存储器单元205。本地存储器控制器265可在写入操作期间将特定信号(例如电压)施加于数字线215且将特定信号(例如电压)施加于板线220以将特定状态存储于存储器单元205的电容器204中，特定状态指示期望逻辑状态。
[0066]
在一些情况下，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况下，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器265可识别要对其执行读取操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205电子通信的目标字线210、目标数字线215及/或目标板线220(例如目标存储器单元205的地址)。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加于字线210、数字线215或板线220)以存取目标存储器单元205。目标存储器单元205可响应于加偏压于存取线而将信号传送到感测组件250。感测组件250可放大信号。本地存储器控制器265可触发感测组件250(例如，锁存感测组件)且借此比较从存储器单元205接收的信号与参考信号255。基于所述比较，感测组件250可确定存储于存储器单元205上的逻辑状态。作为读取操作的部分，本地存储器控制器265可将存储于存储器单元205上的逻辑状态传送到外部存储器控制器105(或装置存储器控制器)。
[0067]
在一些存储器架构中，存取存储器单元205会劣化或破坏存储于存储器单元205中的逻辑状态。举例来说，对铁电存储器单元执行的读取操作会破坏存储于铁电电容器中的逻辑状态。在另一实例中，在dram架构中执行的读取操作可使目标存储器单元的电容器部分或完全放电。本地存储器控制器265可执行重写操作或刷新操作以使存储器单元返回到其原始逻辑状态。本地存储器控制器265可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况下，重写操作可被视为读取操作的部分。另外，激活例如字线210的单个存取线会干扰存储于与所述存取线电子通信的一些存储器单元中的状态。因此，可对可能未被存取的一或多个存储器单元执行重写操作或刷新操作。
[0068]
图3a及3b说明根据本文中揭示的各种实例的具有磁滞曲线300-a及300-b的铁电存储器单元的非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300-a及300-b描绘依据随电压差v而变化的存储于铁电电容器(例如参考图2描述的电容器240)上的电荷q。
[0069]
铁电材料的特征在于自发电极化，也就是说，其在缺少电场的情况下维持非零电
极化。实例铁电材料包含钛酸钡(batio3)、钛酸铅(pbtio3)、钛酸锆铅(pzt)及钽酸锶铋(sbt)。本文中描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的静电荷且通过电容器端子吸引相反电荷。因此，电荷存储于铁电材料与电容器端子的界面处。因为可在缺少外部施加的电场的情况下相对较长时间(甚至无限期)维持电极化，所以可比例如用于dram阵列中的电容器显著减少电荷泄漏。这可减少执行刷新操作的需要。
[0070]
在一些情况下，铁电存储器单元阵列可包含一或多个存储器区块，其中相应存储器区块可表示不被中断(例如通过插座或其它分离)的相邻存储器单元的最小子阵列或紧凑群组。此外且如本文中进一步详细描述，一组循序存储器区块可在一方向上(例如，线性地)布置且可包含位于组的边缘处的一或多个存储器区块，其中边缘存储器区块电连接到组中的另一存储器区块。应注意，当指代位于边缘处的存储器区块时，此类存储器区块在本文中可类似地称为位于边界、外围、边沿、临界或其它类似术语处，且应理解，这些术语可互换使用。此类边缘存储器区块也可包含专用于边缘存储器区块且能够平衡与边缘存储器区块相关联的存取线的负载的电容性组件。更具体来说，电容性组件可包含电容器，其平衡从与一或多个铁电存储器单元耦合(例如，经由字线)的驱动器输出的电容性负载。在此类情况下，由电容性组件添加的电容性负载可对应于边缘存储器区块的一或多个铁电存储器单元的电容。在其它情况下，可基于存储器装置内的一或多个其它组件来配置电容性组件的电容。
[0071]
可从电容器的单个端子的角度理解磁滞曲线300-a及300-b。举例来说，如果铁电材料具有负极化，那么正电荷累积于端子处。同样地，如果铁电材料具有正极化，那么负电荷累积于端子处。另外，磁滞曲线300-a及300-b中的电压表示跨越电容器的电压差且是定向的。举例来说，可通过将正电压施加于所讨论的端子(例如单元板)且使第二端子(例如单元底部)维持接地(或约零伏(0v))来实现正电压。可通过使所讨论的端子维持接地且将正电压施加于第二端子来施加负电压，即，可施加正电压以负极化所讨论的端子。类似地，可将两个正电压、两个负电压或正及负电压的任何组合施加于适当电容器端子以产生磁滞曲线300-a及300-b中所展示的电压差。
[0072]
如磁滞曲线300-a中所描绘，铁电材料可维持具有零电压差的正或负极化，从而导致两种可能充电状态：电荷状态305及电荷状态310。根据图3a及3b的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可经反转以适应用于操作存储器单元的其它方案。
[0073]
可通过经由施加电压控制铁电材料的电极化且因此控制电容器端子上的电荷来将逻辑0或1写入存储器单元。举例来说，跨越电容器施加净正电压315导致电荷累积，直到达到电荷状态305-a。在去除电压315之后，电荷状态305-a沿路径320变化，直到其在零电压处达到电荷状态305。类似地，通过施加净负电压325来写入电荷状态310，净负电压325导致电荷状态310-a。在去除负电压325之后，电荷状态310-a沿路径330变化，直到其在零电压处达到电荷状态310。电荷状态305-a及310-a也可称为剩余极化(pr)值，即，在去除外部偏压(例如电压)之后保留的极化(或电荷)。矫顽电压是其中电荷(或极化)为零的电压。
[0074]
为读取或感测铁电电容器的存储状态，可跨越电容器施加电压。作为响应，存储电荷q改变，且改变的程度取决于初始电荷状态，即，最终存储电荷(q)取决于最初存储电荷状
态305-b或310-b。举例来说，磁滞曲线300-b说明两种可能存储电荷状态305-b及310-b。可跨越电容器240施加电压335，如参考图2论述。在其它情况下，可将固定电压施加于单元板，且尽管被描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可沿路径340变化。同样地，如果最初存储电荷状态310-b，那么其沿路径345变化。电荷状态305-c及电荷状态310-c的最终位置取决于包含特定感测方案及电路系统的一或多个因素。
[0075]
在一些情况下，最终电荷可取决于连接到存储器单元的数字线的本征电容。举例来说，如果电容器电连接到数字线且施加电压335，那么数字线的电压可由于其本征电容而升高。在感测组件处测量的电压可不等于电压335，而是可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析来确定，即，可相对于数字线电容来界定电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可不同且可取决于电容器的初始状态。
[0076]
可通过比较数字线电压与参考电压来确定电容器的初始状态。数字线电压可为电压335与跨越电容器的最终电压(电压350或电压355)之间的差，即，电压335与电压350之间的差或电压335与电压355之间的差。可产生参考电压，使得其量值在两个可能数字线电压的两个可能电压之间以确定存储逻辑状态，即，如果数字线电压高于或低于参考电压。在由感测组件比较之后，可确定感测到的数字线电压高于或低于参考电压，且可确定铁电存储器单元的存储逻辑值(即，逻辑0或1)。
[0077]
在一些情况下，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么电荷状态可在读取操作期间沿路径340变化到电荷状态305-c，且在去除电压335之后，电荷状态可通过在相反方向上沿路径340变化来返回到初始电荷状态305-b。在一些情况下，铁电存储器单元会在读取操作之后丢失其初始逻辑状态。举例来说，如果存储电荷状态310-b，那么电荷状态可在读取操作期间沿路径345变化到电荷状态305-c，且在去除电压335之后，电荷状态可通过沿路径340变化来松弛到电荷状态305-b。
[0078]
磁滞曲线300-b说明读取经配置以存储电荷状态305-b及电荷状态310-b的存储器单元的实例。举例来说，读取电压335可经由数字线215及板线220施加为电压差，如参考图2描述。磁滞曲线300-b可说明读取操作，其中读取电压335为负电压差vcap(例如，其中vbottom-vplate为负的)。跨越电容器的负读取电压可称为“板高”读取操作，其中板线220最初被带到高电压，且数字线215最初处于低电压(例如接地电压)。尽管读取电压335经展示为跨越铁电电容器240的负电压，但在替代操作中，读取电压可为跨越铁电电容器240的正电压，其可称为“板低”读取操作。
[0079]
当选择存储器单元205(例如，通过激活参考图2描述的切换组件245)时，可跨越铁电电容器240施加读取电压335。在将读取电压335施加于铁电电容器240之后，电荷可经由数字线215及板线220流入或流出铁电电容器240，且可取决于铁电电容器240处于电荷状态305-a(例如逻辑1)或处于电荷状态310-a(例如逻辑0)来导致不同电荷状态。
[0080]
图4a及4b分别说明根据本文中揭示的实例的支持字线电容平衡的存储器区块400-a及400-b的实例。根据本文中揭示的技术，存储器装置可包含数个存储器区块(例如补丁)，其中存储器区块中的每一者包含阵列部分及电路部分。针对每一存储器区块，阵列部分可包含数个存储器单元(例如存储器单元子阵列)，且电路部分可包含用于操作阵列部分的存储器单元(例如层)的电路系统。此类电路系统可包含驱动器电路系统、感测电路系统
或类似者，且可包含包含于图4a及4b中且参考图4a及4b描述的各种组件。
[0081]
举例来说，存储器装置可包含呈序列、行或其它配置的多个存储器区块。在一些实例中，电路系统或电路组件可共享于存储器装置处的相应区块之间，例如存储器区块序列中的相邻区块之间。在此类情况下，用于感测组件的时序的控制电路系统可由相邻存储器区块共享。在其它情况下，此类电路系统可专用于一些存储器区块。特定来说，基于存储器区块的位置，可用针对存储器区块的特定位置配置的电路系统来配置存储器区块。在一些情况下，相应驱动器可用于驱动由数个相邻存储器区块共享的电路系统。
[0082]
在一些情况下，相邻存储器区块可基于其在存储器区块序列中的相应位置来经历不同负载(例如电容性负载)。举例来说，位于存储器区块序列的边界或边缘处的存储器区块可与序列中的仅一个其它存储器区块共享电路系统。因此，边缘存储器区块可经历不同于(例如，小于)不位于边缘处且与序列中的一个以上其它存储器区块共享电路系统的单独(例如，默认)存储器区块的负载。
[0083]
作为实例，图4a说明存储器区块400-a的实例，其可为位于存储器区块序列的边界或边缘处的存储器区块。存储器区块400-a可耦合到不位于存储器区块序列的边缘处的另一存储器区块(例如参考图4b描述的存储器区块400-b，其在本文中可称为默认存储器区块)。存储器区块400-a可含有驱动器415-a，其可为反相器、字线解码器或放大器(例如电流感测放大器)或类似者的实例。
[0084]
在一些情况下，驱动器415-a可从存取线405-a及410-a接收信号，其可分别对应于驱动器415-a的源极信号及栅极信号。驱动器415-a的输出可相应地与字线420-a耦合，字线420-a可将信令提供到存储器区块400-a的存储器单元425-a及430-a。在一些情况下，在存取线405-a上接收的源极信号可为从与不同存储器区块相关联的单独驱动器输出的信号，或可为相邻存储器区块之间的共享电路系统的部分。在一个实例中，存储器区块序列可包含多个区段及多组共享电路系统。然而，在存储器区块400-a处，可能没有额外电路系统共享于后续存储器区块之间(因为序列中没有后续存储器区块)。
[0085]
驱动器415-a可输出数个信号以将电流驱动到字线420-a上。在一些实例中，从驱动器415-a输出的信号可与从存取线405-a及410-a获取的信号相关联。在一些情况下，存储器单元425-a及430-a可为单个存储器单元，或可对应于存储器单元的不同层面(或层)。存储器单元425-a及430-a可促成存在于驱动器415-a及字线420-a处的负载(例如电容性负载)。因而，电容性负载可基于与字线420-a耦合的存储器单元的数目。在一些情况下且如下文进一步详细描述，存储器区块400-a可经可调适配置以减轻由于存储器区块400-a的位置的字线420-a上的电容性负载的不一致性(例如，相对于其它存储器区块，例如存储器区块400-b)。例如，存储器区块400-a可经配置以包含负载平衡组件445，其可操作以平衡字线420-a上的负载与与其它子阵列耦合的其它字线的负载(例如存储器区块400-b的字线420-b上的负载，如下文参考图4b描述)。在一些情况下，负载平衡组件可为电容器、rc电路或其它组件的实例，其可以各种方式耦合到存储器区块400-a的电路系统(例如，如下文参考图5a及5b描述)。作为实例，负载平衡组件可另外或替代地与存取线405-a耦合且可将负载添加到驱动器415-a的输入以平衡字线420-a的负载。在任何情况下，负载平衡组件都可增加与存储器区块的存储器单元耦合的存取线的负载。
[0086]
图4b是存储器区块400-b(例如默认存储器区块)的实例，其可为位于序列的两个
其它存储器区块之间(而非位于存储器区块序列的边界或边缘处，且如参考图4c进一步说明)的存储器区块。在一些实例中，存储器区块400-b可耦合到序列中的两个其它默认存储器区块，或可替代地与一个其它默认存储器区块及一个边缘存储器区块(例如存储器区块400-a)耦合。如上文参考图4a描述，存储器区块400-b可包含驱动器415-b，其与提供源极信号(例如，来自另一驱动器、解码器或反相器)的存取线405-b及提供栅极信号(例如，与参考电压相关联)的存取线410-b耦合。此外，在其它实例中，在存取线405-b上接收的源极信号可为从与不同存储器区块相关联的单独驱动器输出的信号，或可为相邻存储器区块之间的共享电路系统的部分。在一个实例中，存储器区块序列可包含多个区段及多组共享电路系统。在存储器区块400-b处，电路系统可共享于相邻区块之间。
[0087]
驱动器415-b可输出数个信号以将电流驱动到字线420-b上。字线420-b可与一或多个存储器单元(例如存储器单元425-b、430-b、435-b及440-b)耦合。在一些情况下，存储器单元425-b、430-b、435-b及440-b可为单个存储器单元，或可替代地为存储器单元的相应层面。在一些实例中，存储器单元425-b及430-b可构成第一存储器区块(或第一子阵列)，且存储器单元435-b及440-b可构成第二存储器区块(或第二子阵列)，其中包含例如驱动器415-b及字线420-b的电路系统可共享于第一存储器区块与第二存储器区块之间。因而，存储器单元425-b、430-b、435-b及440-b可促成存在于字线420-b处的负载(例如电容性负载)，且负载可基于与字线420-b耦合的存储器单元的数目。如所说明，字线420-b上的电容性负载可大于(例如，两倍于)字线420-a上的电容性负载(参考图4a描述)，因为字线420-b可与两个相邻存储器区块耦合，而字线420-a可与一个相邻存储器区块耦合。在一些情况下，可基于由字线420-b经历的负载(例如，基于来自存储器单元425-b、430-b、435-b及440-b的负载贡献(电容性或其它))来配置负载平衡组件445。
[0088]
由字线420-a及420-b在边缘存储器区块400-a及默认存储器区块400-b处经历的负载差会给操作存储器装置带来许多挑战。例如，负载差可引起边缘存储器区块根据不同于(例如，快于)默认区块的阻容(rc)延迟的rc时间延迟来操作。在一些情况下，存在于边缘存储器区块400-a处的较小负载(与默认存储器区块400-b比较)可导致边缘存储器区块400-a处的较快rc时间延迟。跨越边缘及默认存储器区块的存储器区块延迟时间差可引起装置操作的许多不一致性。举例来说，rc延迟的不一致增加可诱使参考时序及感测操作等其它参数改变。因此，将边缘存储器区块配置为以类似于默认存储器区块的方式操作可提供许多益处。
[0089]
图4c说明根据本文中揭示的实例的支持字线电容平衡的一组存储器区块401的实例。特定来说，存储器区块组401展示各自包括存储器单元455的子阵列的相邻存储器区块450的序列(例如存储器区块450-a到450-n)。此外，存储器区块组401可包含一或多个边缘存储器区块，例如边缘存储器区块450-a及边缘存储器区块450-n，其可为参考图4a描述的存储器区块400-a及/或参考图5a及5b描述的存储器区块500-a及500-b的实例。另外，存储器区块组401可包含一或多个默认存储器区块，例如默认存储器区块450-b到450-e，其可各自为参考图4b描述的存储器区块400-b的实例。存储器区块组401中的一些存储器区块450可共享电路系统，例如一或多个驱动器460及字线465。例如，默认存储器区块450-b及450-c中的每一者可共享与默认存储器区块450-b及450-c相关联的存储器单元的相同驱动器460-b及字线465-b。
[0090]
如本文中描述，边缘存储器区块(例如存储器区块450-a及450-n)可进一步包含额外负载平衡组件470(例如负载平衡组件470-a及负载平衡组件470-b)。每一负载平衡组件470可为参考图4a描述的负载平衡组件445的实例，且还可为参考图5a及5b描述的电容性组件530-a及530-b的实例。例如，负载平衡组件可包含电容器或rc电路或将负载(例如电容性负载)添加到字线465的其它电路系统。通过在存储器区块组的边缘存储器区块450-a及450-n处包含负载平衡组件470(例如电容性组件)，边缘存储器区块处的字线465-a及465-n的电容性负载可与默认存储器区块450-b到450-e的字线465-b及465-c处的电容性负载平衡。在一些实例中，可基于包含于每一存储器区块450的存储器单元455的子阵列中或与之耦合的组件来配置负载平衡组件以实现跨越存储器区块组401的一致操作(例如相同rc延迟)。
[0091]
图5a及5b分别说明根据本文中揭示的实例的支持字线电容平衡的存储器区块500-a及500-b的实例。存储器区块500-a及500-b可说明添加到边缘存储器区块(例如参考图4a描述的存储器区块400-a)的电容性组件的实例，其实现跨越一组存储器区块的平衡电容性负载。
[0092]
例如，图5a是存储器区块500-a的实例，其可为位于存储器区块序列的边界或边缘处的存储器区块。在一些实例中，存储器区块500-a可与默认存储器区块(例如参考图4b描述的存储器区块400-b)耦合。存储器区块500-a可进一步包含一或多个驱动器505-a及520-a，其可为反相器或放大器(例如电流感测放大器)的实例。在一些情况下，驱动器505-a可驱动存取线510-a上的信号，且驱动器520-a可使用存取线510-a来接收信号。另外，驱动器520-a可使用存取线515-a接收数个其它信号作为输入。在一些情况下，驱动器505-a可与不同存储器区块相关联，或可为存储器区块之间的共享电路系统的部分。
[0093]
驱动器520-a可输出信号以将电流驱动到字线525-a上，其中字线525-a可与一或多个存储器单元或存储器单元层面耦合。存储器单元可促成存在于字线525-a处的负载(例如电容性负载)。负载可基于与字线525-a耦合的存储器单元的数目，且在一些实例中可不同于(例如，小于)在与不位于存储器区块序列的边缘处的其它存储器区块耦合的相关联字线处经历的负载。
[0094]
在一个实例中，存储器区块序列可包含多个区段及共享电路系统组。在一些情况下，存储器区块序列包括数个(例如，七个)相邻子阵列或区块，其中每一存储器区块包含位于区块中的一或多者下方的相关联电路系统。在一些情况下，电路系统可共享于序列中的相邻存储器区块之间，且在其它情况下，电路系统可专用于序列中的给定存储器区块。例如，序列中的第一存储器区块及最后一个存储器区块(例如边缘存储器区块)可经配置有特定开始或终止组件，使得相关联电路系统在阵列中的不同存储器区块之间保持一致。一些电路组件(例如区块序列的字线解码器)可共享于存储器装置中的两个相邻区块之间。然而，第一及最后一个补丁可包含字线解码器及无法越过阵列的边缘共享的其它共享电路系统的终止组件。在另一实施方案中，终止组件可为可基于存储器区块的位置配置的单独边缘阵列或边缘区块。
[0095]
在一些情况下，边缘区块的字线(例如字线525-a)及驱动器(例如驱动器520-a)可与电容器530-a耦合，使得边缘区块处的字线负载相同于与默认区块耦合的字线及驱动器。默认存储器区块处的字线及驱动器可驱动与两个相邻区块相关联的字线，其中边缘区块的
驱动器520-a可驱动与一个相邻区块相关联的一个字线525-a。然而，字线525-a可与等于由额外区块贡献的电容性负载的电容性负载(例如电容器530-a)耦合。在一些实例中，额外电容性负载可平衡默认区块与边缘区块之间的负载，使得跨越区块序列中的所有区块的电容性负载相同。
[0096]
存在于默认及边缘区块的字线处的电容性负载的差可另外引起rc延迟差。在一些情况下，额外电容性负载可与边缘存储器区块处的驱动器520-a耦合以匹配默认区块的相应字线处的rc延迟及相关联负载。在一些实例中，由存储器单元贡献给字线的电容性负载的值可由c表示。此电容值可累加，使得由与字线耦合的2个存储器单元贡献的负载为2c，由3个存储器单元贡献的负载为3c，依此类推。在图5a的实例中，额外负载可为放置于字线525-a处的电容器530-a。为平衡边缘区块的字线，可使用电容器来添加额外电容性负载(例如2c)。字线525-a处的电容性负载也可另外由其它方法修改，例如包含rc电路或本文中未明确描述的其它类型的电容性组件。
[0097]
图5b是存储器区块500-b的另一实例，其可为位于存储器区块序列的边界或边缘处的存储器区块。在一些实例中，存储器区块500-b可耦合到默认存储器区块(例如参考图4b描述的存储器区块400-b)。存储器区块500-b可包含520-b，其中另一驱动器505-b可驱动存取线510-b上的源极信号或电流，且驱动器520-b可使用存取线510-b来接收信号。另外，驱动器520-b可接收存取线515-b上的另一输入信号，例如栅极信号。在一些情况下，驱动器505-b可与不同存储器区块相关联，或可为存储器区块之间的共享电路系统的部分。
[0098]
驱动器520-b可输出数个信号以将电流驱动到字线525-b上。字线525-b可与一或多个存储器单元或存储器单元层面耦合。存储器单元可促成存在于字线525-b处的负载(例如电容性负载)。负载可基于与字线525-b耦合的存储器单元的数目，且在一些实例中可不同于(例如，小于)在与不位于存储器区块序列的边缘处的其它存储器区块耦合的相关联字线处经历的负载。
[0099]
存在于默认及边缘区块的字线处的电容性负载的差可另外引起rc延迟差。在一些情况下，举例来说，可通过将额外电容性负载(例如2c)添加到边缘存储器区块的驱动器505-b来匹配相应字线处的rc延迟。在图5b的实例中，额外负载可为放置于存取线510-b处的电容器530-b。
[0100]
图6说明根据本文中揭示的实例的支持字线电容平衡的电压时序图600的实例。电压时序图600可说明存储器装置处的各种信号随时间的电压值趋势。在一些情况下，栅极信号605可为在字线驱动器的栅极处输入的信号，且例如可使用参考图4a、4b、5a及5b描述的存取线410及515来传送。在一些情况下，源极信号610可使用参考图4a到5b描述的存取线405及510来传送。在一些情况下，源极信号610可驱动字线，或可为从存取线的驱动器输出的另一信号。另外，字线信号615可使用参考图4a到5b描述的字线420及525来传送。
[0101]
电压时序图600显示存储器区块处随时间变化的跟随(例如，跟踪)源极信号610的电压的与字线信号615相关联的电压。针对默认存储器区块，源极信号610与字线信号615之间可存在电压及时间差。在一些情况下，此差可归因于与源极线及字线耦合的各种驱动器处的电压降及对应延迟。然而，电压时序图600可表示默认存储器区块及边界存储器区块两者的相同电压跟踪，默认存储器区块及边界存储器区块包含与字线的驱动器及边界存储器区块的存储器单元耦合的负载平衡组件(例如电容性组件)，如本文中描述。换句话说，即使
边界存储器区块可经不同配置(例如，位于边缘处且与一个其它存储器区块耦合)，但添加的电容性负载可实现相同于默认存储器区块的边界存储器区块的电压跟踪。
[0102]
在一些情况下，可将额外电阻添加到源极信号的驱动器，或替代地，可将额外电容性负载(例如电容器)添加到源极信号。在一些实例中，在传送源极信号的源极线处添加额外电阻或额外电容性负载可最小化源极信号610与字线信号615之间的电压及时间差。边缘存储器区块的此添加电阻或电容也可使边缘存储器区块的rc延迟能够相同于默认存储器区块的rc延迟。换句话说，字线信号615可通过添加额外电容器来更快跟踪源极信号610，且可提供源极信号610与字线信号615之间的更紧密匹配。
[0103]
应注意，本文中描述的方法描述可能实施方案，且操作及步骤可被重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。
[0104]
描述一种设备。所述设备可包含：存储器区块，其位于一组存储器区块的边界处且包含存储器单元阵列；字线，其与所述存储器单元阵列及驱动器耦合，所述字线与总电容性负载相关联；及电容性组件，其与所述驱动器耦合以使从所述驱动器输出的负载适应所述存储器单元阵列，所述负载包括所述总电容性负载的至少一部分。
[0105]
在一些实例中，所述组存储器区块可包含用于以下各者的操作、特征、构件或指令：存储器区块的第一子集，所述第一子集中的每一存储器区块相邻于所述组的两个其它存储器区块；及存储器区块的第二子集，所述第二子集中的每一存储器区块相邻于所述组的一个其它存储器区块，其中所述第二子集包含位于所述边界处的所述存储器区块。
[0106]
在一些实例中，所述边界处的所述存储器区块与所述第一子集中的存储器区块共享电连接。在一些实例中，所述第一子集中的每一存储器区块与所述第一子集中的两个存储器区块或所述第一子集中的第一存储器区块及所述第二子集中的第二存储器区块共享电连接。
[0107]
在一些实例中，所述电容性组件可与大于所述存储器单元阵列中的存储器单元的第二电容的第一电容相关联。在一些实例中，所述第一电容可两倍于所述第二电容。在一些实例中，所述第一子集中的每一存储器区块可根据第一rc延迟来配置，且所述第二子集中的每一存储器区块可根据第二rc延迟来配置。在一些实例中，所述第一rc延迟可长于所述第二rc延迟。
[0108]
在一些实例中，所述总电容性负载包括与所述字线相关联的电容及与所述电容性组件相关联的额外电容。在一些实例中，所述电容性组件包含电容器或rc电路。在一些实例中，所述负载包含添加到所述驱动器的输入的电容性负载且包括所述总电容性负载的至少一部分。在一些实例中，所述电容性组件基于所述存储器单元阵列的一组字线所共有的负载来平衡从所述驱动器输出的所述负载。所述设备的一些实例可包含一组驱动器，其中所述组驱动器中的每一驱动器可与所述组存储器区块中的至少两个相邻存储器区块相关联。
[0109]
在一些实例中，与存储器区块的所述第一子集中的第一存储器区块相关联的第一字线具有相同于与存储器区块的所述第二子集中的第二存储器区块相关联的第二字线的总电容性负载，所述第二字线及所述第二存储器区块与所述电容性组件耦合。
[0110]
描述一种设备。所述设备可包含：第一线，其与驱动器的输入耦合；第二线，其与所述驱动器的输出耦合，所述第二线与总电容性负载相关联；一组存储器单元，其与所述第二
线耦合；及电容性组件，其与所述第二线耦合，所述电容性组件使从所述驱动器输出的负载适应所述组存储器单元，所述负载包括所述总电容性负载的至少一部分。
[0111]
在一些实例中，所述第二线包含所述组存储器单元的字线。在一些实例中，所述组存储器单元包含位于存储器区块序列的边界处的存储器区块。在一些实例中，所述电容性组件将第一电容添加到所述第二线处的所述总电容性负载，所述第一电容相同于来自所述组存储器单元的第二电容。在一些实例中，所述电容性组件增大从所述驱动器输出的所述总电容性负载的至少一部分。在一些实例中，与所述第一线相关联的总电容性负载相同于与所述第二线相关联的所述总电容性负载，所述第二线与所述电容性组件耦合。
[0112]
描述一种设备。所述设备可包含：存储器阵列的一组存储器区块，其中所述组存储器区块中的第一存储器区块经配置为与所述存储器阵列中的两个其它存储器区块共享电连接的第一类型的存储器区块，且其中所述组存储器区块中的第二存储器区块经配置为与所述存储器阵列中的一个其它存储器区块共享电连接的第二类型的存储器区块；及电容性组件，其使总电容性负载的至少一部分适应所述第二存储器区块。
[0113]
在一些实例中，所述第一存储器区块及所述第二存储器区块中的每一者包含与字线耦合的驱动器，每一驱动器驱动所述字线处的所述总电容性负载的至少一部分，且其中所述第一存储器区块的第一字线处的第一负载可基于所述电容性组件来相同于所述第二存储器区块的第二字线处的第二负载。
[0114]
在一些实例中，所述电容性组件可与所述第二存储器区块的驱动器耦合，且其中所述第二负载可基于所述电容性组件使来自所述驱动器的输出适应所述第二存储器区块。在一些实例中，所述第一存储器区块与第一rc延迟相关联，且所述第二存储器区块可与第二rc延迟相关联，所述第二rc延迟基于所述电容性组件来匹配所述第一rc延迟。
[0115]
在一些实例中，所述组存储器区块在所述存储器阵列上的一方向上线性延伸，且其中所述第一类型的一组存储器区块可由所述第二类型的存储器区块定界。在一些实例中，所述第一存储器区块与经配置为所述第一类型的两个相应存储器区块或经配置为所述第一类型的存储器区块及经配置为所述第二类型的存储器区块共享所述电连接。一些实例可进一步包含经配置为所述第二类型的一或多个存储器区块可位于所述组存储器区块的边缘处。
[0116]
本文中描述的信息及信号可使用各种不同科技及技术中的任何者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽。
[0117]
如本文中使用，术语“虚拟接地”指代保持近似零伏特(0v)的电压但不直接与接地耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳态下返回到近似0v。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也是可能的。“虚拟接地”或“经虚接接地”意味着连接到近似0v。
[0118]
术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么可认为组件彼此电子通信(或彼此导电接触、连接或耦合)。在任何给定时间，基
于包含经连接组件的装置的操作，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况下，经连接组件之间的信号流动可例如使用一或多个中间组件(例如开关或晶体管)来中断一段时间。
[0119]
术语“耦合”指代从组件之间的开路关系(其中信号当前不能够通过导电路径来传送于组件之间)转变为组件之间的闭路关系(其中信号可通过导电路径来传送于组件之间)的条件。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不允许信号流动的导电路径来流动于其它组件之间的改变。
[0120]
术语“隔离”指代其中信号当前无法流动于组件之间的组件之间的关系。如果组件之间存在开路，那么其彼此隔离。举例来说，当定位于两个组件之间的开关打开时，由开关分离的组件彼此隔离。当控制器使两个组件彼此隔离时，控制器引起阻止信号使用先前允许信号流动的导电路径来流动于组件之间的改变。
[0121]
本文中使用的术语“层”指代几何结构的阶层或片。每一层可具有三个维度(例如高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件及/或材料。在一些情况下，一个层可由两个或更多个子层组成。在一些附图中，为了说明而描绘三维层的二个维度。
[0122]
本文中论述的装置(包含存储器装置)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)或另一衬底上半导体材料外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物种掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法来执行掺杂。
[0123]
本文中论述的切换组件或晶体管可表示场效晶体管(fet)且包括三端子装置，其包含源极、漏极及栅极。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可导电且可包括重度掺杂(例如简并)半导体区域。源极及漏极可由轻度掺杂半导体区域或通道分离。如果通道是n型(即，多数载流子是电子)，那么fet可称为n型fet。如果通道是p型(即，多数载流子是空穴)，那么fet可称为p型fet。通道可由绝缘栅极氧化物封盖。可通过将电压施加于栅极来控制通道导电性。举例来说，将正电压或负电压分别施加于n型fet或p型fet可导致通道变为导电。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，可“接通”或“激活”晶体管。当将小于晶体管的阈值电压的电压施加于晶体管栅极时，可“关断”或“取消激活”晶体管。
[0124]
本文中阐述的描述结合附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选”或“优于其它实例”。详细描述包含用于提供所描述的技术的理解的具体细节。然而，这些技术可在没有这些具体细节的情况下实践。在一些例子中，以框图形式展示众所周知结构及装置以免模糊所描述的实例的概念。
[0125]
在附图中，类似组件或特征可具有相同参考符号。此外，可通过在参考符号后加短划线及区分类似组件的第二符号来区分相同类型的各种组件。如果说明书中仅使用第一参
考符号，那么描述可适用于具有相同第一参考符号的类似组件中的任一者，与第二参考符号无关。
[0126]
可使用经设计以执行本文中描述的功能的通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的揭示内容描述的各种说明性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如dsp及微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此类配置)。
[0127]
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施本文中描述的功能。实施功能的特征还可在物理上定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中(包含在权利要求书中)使用，项目列表(例如以例如“...的至少一者”或“...中的一或多者”的短语开始的项目列表)中使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一者的列表意谓a或b或c或ab或ac或bc或abc(即，a及b及c)。此外，如本文中使用，短语“基于...”不应被解释为参考条件闭集。举例来说，在不背离本发明的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a及条件b两者。换句话说，如本文中使用，短语“基于...”应以相同于短语“至少部分基于...”的方式解释。
[0128]
提供本文中的描述来使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将明白本发明的各种修改，且本文中界定的通用原理可应用于不背离本发明的范围的其它变化。因此，本发明不受限于本文中描述的实例及设计，而是应符合与本文中揭示的原理及新颖特征一致的最广范围。