避免多次导通存储单元的存储器设备及其操作方法与流程

避免多次导通存储单元的存储器设备及其操作方法
[0001]
相关申请的交叉引用
[0002]
本申请要求2019年7月19日向韩国知识产权局递交的韩国专利申请no.10-2019-0087415的优先权，并在此通过引用完整地并入其公开内容。
技术领域
[0003]
本文公开的发明构思的实施例涉及一种存储器设备及其操作方法，更具体地，涉及一种用于避免存储单元多次导通的存储器设备及其操作方法。


背景技术：

[0004]
下一代存储器设备中的存储器可以包括相变存储单元。当施加电流时，相变存储单元会在两个物理状态之一之间改变，其中每个状态具有不同的电阻，该电阻可用于表示两个不同的逻辑电平之一。当将数据写入相变存储单元时和从相变存储单元读取数据时，可以向相变存储单元施加电信号。当写入数据时，相变存储单元的物理状态可以被电信号改变，且这是有意为之的。然而，在读取数据时，相变存储单元的物理状态有时被电信号无意地改变了。因此，相变存储器的可靠性或写入耐久性可能被降低。


技术实现要素：

[0005]
本发明构思的至少一个实施例提供了一种用于避免存储单元多次导通的存储器设备及其操作方法。
[0006]
根据本发明构思的示例性实施例，一种存储器设备包括：存储单元，连接到字线和位线；行驱动器，将字线驱动至预充电电平；列驱动器，将位线驱动至第一目标电平；感测放大器，在将第一目标电平施加到存储单元之后感测字线的第一感测电平；以及读取控制电路，根据感测放大器感测到的第一感测电平控制列驱动器，以便选择性地将不同于第一目标电平的第二目标电平施加到存储单元。
[0007]
根据本发明构思的示例性实施例，存储器设备包括多个托架和多个托架控制电路。每个托架包括连接到字线和位线的存储单元。每个托架控制电路被配置为通过字线和位线访问存储单元。每个托架控制电路被配置为基于第一读取命令，通过将字线驱动至预充电电平并将位线驱动至第一目标电平来对存储单元执行第一感测操作；以及基于第一感测操作的第一感测结果，通过将所述字线驱动至预充电电平并选择性地将所述位线驱动至第二目标电平，对所述存储单元执行第二感测操作。
[0008]
根据本发明构思的示例性实施例，一种存储器设备的操作方法包括：将连接到存储单元的字线驱动至预充电电平；将连接到存储单元的位线驱动至第一目标电平；在位线被驱动到第一目标电平之后，执行第一感测操作以感测字线的第一感测电平；以及根据第一感测操作的第一感测结果，确定是否执行使用不同于第一目标水平的第二目标电平的第二感测操作。
附图说明
[0009]
参考附图，通过详细描述其示例性实施例，本发明构思将变得明显。
[0010]
图1示出了根据本发明构思的示例性实施例的存储器设备的框图。
[0011]
图2和图3示出了图1的存储单元的示例性阈值电压分布。
[0012]
图4是示出了图1的存储单元的示例性i-v特性的曲线图。
[0013]
图5和图6示出了当将图2的读取电压施加到图1的存储单元时的示例性字线电压、示例性位线电压和流过存储单元的示例性电流。
[0014]
图7示出了根据本发明构思的示例性实施例的图1的存储器设备的用于防止多次导通存储单元的操作方法的流程图。
[0015]
图8示出了具有相对小阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。
[0016]
图9示出了具有相对大阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。
[0017]
图10示出了具有相对小阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。
[0018]
图11示出了具有相对大阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。
[0019]
图12至图15是示出了根据本发明构思的示例性实施例的存储器设备的框图。
[0020]
图16了根据本发明构思的示例性实施例的布置在图15的层l2中的存储单元。
[0021]
图17至图19示出了根据本发明构思的示例性实施例的布置在图15的层l2中的存储单元和布置在层l2上方的层l3中的存储单元。
[0022]
图20示出了根据本发明构思的示例性实施例的片上谷搜索操作的流程图。
[0023]
图21至图24是示出了应用了根据本发明构思的示例性实施例的存储器设备的电子设备的框图。
具体实施方式
[0024]
图1示出了根据本发明构思的示例性实施例的存储器设备的框图。存储器设备100包括存储单元110、列驱动器120(例如，驱动电路)、行驱动器130(例如，驱动电路)、感测放大器140和读取控制电路150。
[0025]
存储单元110的第一端可以连接到字线wl，且存储单元110的第二端可以连接到位线bl。在本发明构思的示例性实施例中，存储单元110是电阻式存储单元。例如，存储单元110可以是非易失性存储单元，如相变随机存取存储器(pram)单元、磁阻ram(mram)单元、电阻式ram(rram)单元或铁电ram(fram)单元。以下，假设存储单元110是pram单元，但是本发明构思不限于此。存储单元110可以包括电阻式存储器(储存)元件md和选择元件sd。存储器元件md可以包括相变材料。在示例性实施例中，当材料具有非晶态时，相变材料具有高电阻状态(例如，高电阻)，当材料具有晶态时，相变材料具有低电阻状态(例如，低电阻)，其取决于施加到存储单元110的电信号、焦耳热或温度。在本发明构思的示例性实施例中，存储器元件md包括硫族化物材料。选择元件sd可以串联连接到存储器元件md。例如，选择元件sd可以是具有双向特性的二极管元件或卵形阈值开关(ots)元件。选择元件sd可以具有非线性
的阈值切换特性和s形的i-v曲线(参考图4)。在本发明构思的示例性实施例中，选择元件sd包括硫属化物材料。
[0026]
列驱动器120可以驱动位线bl。行驱动器130可以驱动字线wl。感测放大器140可以感测字线wl的电压电平(或电流电平)以确定感测结果。感测放大器140的感测结果可以指示存储在存储单元110中的数据。读取控制电路150可以控制列驱动器120、行驱动器130和感测放大器140以读取存储在存储单元110中的数据。例如，在读取控制电路150的控制下，可以通过列驱动器120和行驱动器130在存储单元110两端施加读取电压(参考图2，vread)。在施加读取电压之后，感测放大器140可以在读取控制电路150的控制下感测存储单元110的数据。
[0027]
在图1中示出一个示例，其中存储器元件md连接到字线wl，且选择元件sd连接到位线bl。例如，因为存储单元110具有双向特性，所以存储器元件md可以连接到位线bl，且选择元件sd可以连接到字线wl。字线wl可以被称为“位线”，且位线bl可以被称为“字线”。
[0028]
图2和图3示出了图1的存储单元的示例性阈值电压分布。在图2和图3中，横轴表示阈值电压，纵轴表示存储单元110的数量。由于诸如工艺、电压和温度(pvt)变化、写入(或编程)条件、读取条件、写入计数、读取计数和经过时间的各种因素，具有相同状态的存储单元110的阈值电压可以不同且可以形成分布。图2涉及存储单元110存储一比特数据的情况。存储单元110可以具有与状态s1和s2之一相对应的阈值电压，状态s1和s2指示数字逻辑值“0”个“1”。可以向存储单元110施加读取电压vread，以识别(读取)存储单元110的状态(例如，s1或s2)。图3是指存储单元110存储具有一比特或多个比特(例如，两比特)的数据的情况。存储单元110可以具有与状态s1至s4之一相对应的阈值电压，状态s1至s4指示数字逻辑值00、01、10和11。可以向存储单元110施加读取电压vread1至vread3，以识别(读取)存储单元110的状态(例如，s1至s4之一)。本发明构思不限于存储特定数目的比特的存储单元110的以上示例。
[0029]
图4是示出了图1的存储单元的i-v特性的曲线图。在图4中，横轴表示存储单元110两端的电压(即，施加到存储单元110的相对端的电压之间的差)，纵轴表示流过存储单元110的电流。流过存储单元110的电流可以非常小，直到存储单元110两端的电压达到阈值电压vth为止。当存储单元110两端的电压达到存储单元110的阈值电压vth时，存储单元110可以导通，且可能发生电压骤降(snapback)。阈值电压vth可以指存储单元110从复位(reset)状态切换到置位(set)状态的电压。存储单元110在复位状态下关断，而在置位状态下导通。当发生电压骤降时，流过存储单元110的电流会增加。存储单元110两端的电压可以从阈值电压vth改变(或减小)到开关电压vs。在发生电压骤降之后从i-v曲线图延伸的线与横轴彼此交叉的点的电压可以是保持电压vh。可以向与任何状态相对应的具有阈值电压vth的存储单元110施加读取电压vread、vread1、vread2或vread3之一，并且可以根据存储单元110的导通状态或关断状态来读取存储在存储单元110中的数据。
[0030]
图5和图6示出了当将图2的读取电压施加到图1的存储单元时的示例性字线电压、示例性位线电压和流过存储单元的示例性电流。从时间t1到时间t2，行驱动器130将字线wl从初始电平v2(或均衡电平)驱动至比初始电平v2低的电平v1(称为“预充电电平”)。当字线电压vwl被驱动至电平v2(或者字线电压vwl达到电平v2)时，行驱动器130将字线wl浮置(或不驱动)，且字线wl从时间t2起浮置。例如，字线wl可以从时间t2浮置到时间t3。
[0031]
在时间t2之后，列驱动器120将位线bl从初始电平v2驱动至比初始电平v2高的电平v3。例如，电平v2可以是电平v1和v3的中间电平，或者可以与接地电压gnd相对应。电平v1和v3之间的电压差(或电势差)可以与图2的读取电压vread、以及图3的读取电压vread1、vread2和vread3之一相对应。以下，将图2的读取电压vread、以及图3的读取电压vread1、vread2和vread3之一称为“读取电压vread”。
[0032]
位线电压vbl在时间t2之后增加(上升)，位线电压vbl与字线电压vwl之间的电压差在时间t3达到存储单元110的阈值电压vth1，存储单元110两端的电压可以是阈值电压vth1或更大(或者超过阈值电压vth1)，且存储单元110导通。在时间t3，峰值电流ipeak流过存储单元110。从时间t1到时间t3，存储单元110关断，且流过存储单元110的电流是非常小的关断电流ioff。因为字线wl从时间t2到时间t3浮置，所以字线电压vwl可以因关断电流ioff而逐渐增加。然而，为了便于说明，字线电压vwl被示为是均匀的。随着字线电压vwl从时间t3起由于峰值电流ipeak而增加，存储单元110两端的电压的幅度减小，且流过存储单元110的电流从峰值电流ipeak减小。在时间t4，存储单元110两端的电压达到开关电压vs1，关断电流ioff流过存储单元110，且存储单元110关断。在图5中，从时间t3到时间t4的时间段被夸大地示出以显示峰值电流ipeak的减小。从时间t3到时间t4的时间间隔可能非常短。示出了一个示例，其中，存储单元110两端的电压的幅度在时间t4比开关电压vs1大，且存储单元110两端的电压可被称为开关电压vs1。
[0033]
在时间t2之后，列驱动器120增加位线电压vbl。例如，位线电压vbl与字线电压vwl之间的电压差在时间t5再次达到存储单元110的阈值电压vth1，存储单元110两端的电压可以是阈值电压vth1或更大(或者超过阈值电压vth1)，且存储单元110导通。在时间t5，峰值电流ipeak再次流过存储单元110。随着字线电压vwl在时间t5之后增加，存储单元110两端的电压的幅度减小，并且流过存储单元110的电流从峰值电流ipeak减小。在时间t6，存储单元110两端的电压再次达到开关电压vs1，关断电流ioff流过存储单元110，且存储单元110再次关断。与从时间点t3到时间点t4的时间间隔类似，从时间t5到时间t6的时间间隔可能非常短。可以将时间t6时存储单元110两端的电压称为开关电压vs1。
[0034]
图6涉及存储单元110具有比阈值电压vth1大的阈值电压vth2的情况。在示例性实施例中，阈值电压vth1和vth2属于指示相同数字逻辑值的相同物理状态。图6中直到时间t8为止施加给存储单元110的字线电压vwl和位线电压vbl基本上与图5中直到时间t5为止施加给存储单元110的字线电压vwl和位线电压vbl相同。位线电压vbl在时间t8之后增加(上升)，位线电压vbl与字线电压vwl之间的电压差在时间t9达到存储单元110的阈值电压vth2，存储单元110两端的电压可以是阈值电压vth2或更大(或者超过阈值电压vth2)，且存储单元110导通。在时间t9，峰值电流ipeak流过存储单元110。随着字线电压vwl在时间t9之后增加，存储单元110两端的电压的幅度减小，且流过存储单元110的电流从峰值电流ipeak减小。在时间t10，存储单元110两端的电压达到开关电压vs2，关断电流ioff流过存储单元110，且存储单元110关断。与从时间点t3到时间点t4的时间间隔类似，从时间t9到时间t10的时间间隔可能非常短。可以将时间t10时存储单元110两端的电压称为开关电压vs2。
[0035]
当向具有比阈值电压vth1高的阈值电压vth2的存储单元110施加读取电压vread时，存储单元110仅在时间t9导通。相反，返回图5，当向具有阈值电压vth1的存储单元110施加读取电压vread时，存储单元110在时间t3和时间t5分别导通(即，多次导通)。虽然在一次
读取操作中仅向存储单元110施加一次读取电压vread，但是存储单元110可以导通数次，且峰值电流ipeak可以流过存储单元110数次。峰值电流ipeak可以使存储单元110局部受热，引起存储单元110的相变。流过存储单元110的峰值电流ipeak的累积可以损坏存储在存储单元110中的数据，且存储单元110的可靠性或耐久性可能下降。例如，如果假设存储单元110的物理状态表示具有逻辑0的数据，然后过多的热量导致其物理状态改变，使得存储单元110现在表示具有逻辑1的数据，则可以认为数据损坏且存储器的可靠性下降。此外，由于这种无意的状态改变本质上是额外的写入，且存储器在故障发生之前仅能被写入多次，因此存储器的写入耐久性降低了。峰值电流ipeak可以与电流尖峰相对应，且在存储单元110中可能发生尖峰引起的读取干扰sird。
[0036]
根据本发明构思的示例性实施例，在存储单元110的一次读取操作期间(或者在向存储单元110施加一次读取电压时)，存储单元110仅导通一次，而与存储单元110的阈值电压vth1或vth2无关，因此，可以避免存储单元110的多次导通。由于避免了存储单元110的多次导通，因此可以提高存储单元110的可靠性或耐久性(例如，写入耐久性)。
[0037]
图7示出了根据本发明构思的示例性实施例的图1的存储器设备的操作方法的流程图，用于避免多次导通存储单元。图8示出了具有相对小阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。图9示出了具有相对大阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。在示例性实施例中，图8的阈值电压vth1和图9的阈值电压vth2属于指示相同数字逻辑值的相同状态。在操作s105中，读取控制电路150开始(或发起)针对存储单元110的读取操作。在示例性实施例中，响应于从外部(例如，存储器控制器或主机)提供给存储器设备100的一个读取命令来执行操作s105和操作s110至操作s150。
[0038]
在操作s110中，读取控制电路150设置目标电平vtarget。在本发明构思的示例性实施例中，基于存储单元110的阈值电压vth和开关电压vs来设置目标电平vtarget。例如，可以将目标水平vtarget设置为比电平“vth (vth-vs)”低的电平(即，可以设置为比电平“vth (vth-vs)”小)。在本发明构思的示例性实施例中，目标电平vtarget被设置为避免在一次读取操作中多次导通存储单元110。假设存储单元110具有图5的阈值电压vth1。如上所述，存储单元110在时间t3导通且在时间t5导通。位线电压vbl在时间t5的电平可以是“vth1 (vth1-vs1)”。在示例性实施例中，将目标电平vtarget设置为比“vth1 (vth1-vs1)”低的电平，使得存储单元110在时间t5不导通。此外，存储器设备100可以包括一个或多个存储单元110。在本发明构思的示例性实施例中，将目标电平vtarget设置为以下两个值之和：具有相同数字逻辑值的存储单元110的阈值电压的最小值min(vth)，以及阈值电压和开关电压之间的差的最小值min(vth-vs)，或者将目标电平vtarget设置为比上述和小的电平。
[0039]
在操作s115中，行驱动器130将字线wl驱动或预充电至预充电电平v1。在图8中从时间t11到时间t12的字线预充电时段期间，行驱动器130将具有初始电平v2的字线wl驱动至预充电电平v1。在图9中从时间t21到时间t22的字线预充电时段期间，行驱动器130将具有初始电平v2的字线wl驱动至预充电电平v1。在操作s115中，行驱动器130将感测数据线sdl驱动或预充电至预充电电平v4。感测数据线sdl可以连接至感测放大器140，字线wl可以连接至存储单元110，且感测数据线sdl和字线wl可以通过图12的行解码器270在如下所述的电荷共享时段期间电连接。
[0040]
在操作s120中，行驱动器130浮置或不驱动被驱动至预充电电平v1的字线wl。在图8中从时间t12到时间t17的字线浮置时段期间，字线wl可以浮置。在图9中从时间t22到时间t25的字线浮置时段期间，字线wl可以浮置。在将参考图12描述的行解码器270中，在读取控制电路150的控制下，开关sw1至sw4中连接到字线wl的开关可以将字线wl从行驱动器130断开，因此，字线wl可以通过开关浮置。
[0041]
在操作s125中，列驱动器120将位线bl从初始电平v2驱动或预充电至目标电平vtarget。在图8中从时间t12到时间t15的位线预充电时段期间，列驱动器120将具有初始电平v2的位线bl驱动至目标电平vtarget1。位线电压vbl与字线电压vwl之间的电压差在时间t13可以达到存储单元110的阈值电压vth1，存储单元110两端的电压可以是阈值电压vth1或更大(或者超过阈值电压vth1)，且存储单元110导通。在时间t13，峰值电流ipeak流过存储单元110。从时间t11到时间t13，存储单元110关断，且流过存储单元110的电流是非常小的关断电流ioff。因为字线wl从时间t12浮置到时间t13，所以字线电压vwl可以因关断电流ioff而逐渐增加。然而，为了便于说明，字线电压vwl被示为是均匀的。由于字线电压vwl在时间t13之后增加，因此存储单元110两端的电压的幅度减小，且流过存储单元110的电流从峰值电流ipeak减小。在时间t14，存储单元110两端的电压可以达到开关电压vs1，关断电流ioff流过存储单元110，且存储单元110关断。从时间t13到时间t14的时间间隔被夸大地示出以显示峰值电流ipeak的减小。
[0042]
在图9中从时间t22到时间t23的位线预充电时段期间，列驱动器120将位线bl从初始电平v2驱动至目标电平vtarget1。因为图9的存储单元110的阈值电压vth2比图8的存储单元110的阈值电压vth1大，所以在位线预充电时段期间，图8的存储单元导通，而图9的存储单元110关断。从时间t21到时间t23，存储单元110关断，且流过存储单元110的电流是非常小的关断电流ioff。因为字线wl从时间t22浮置到时间t23，所以字线电压vwl可以因关断电流ioff而逐渐增加。然而，为了便于说明，字线电压vwl被示为是均匀的。
[0043]
例如，字线预充电时段和位线预充电时段彼此不重叠，如图8和图9所示。然而，本发明构思不限于此。在另一示例中，字线预充电时段和位线预充电时段彼此重叠。
[0044]
例如，图1的字线wl的电容可以比图1的位线bl的电容小。在示例性实施例中，行驱动器130在从时间t11到时间t12的字线预充电时段期间对字线wl预充电的速度(速率)比列驱动器120在从时间t12到时间t15的位线预充电时段期间对位线bl预充电的速度(速率)快。与以上描述类似，在示例性实施例中，行驱动器130在从时间t21到时间t22的字线预充电时段期间对字线wl预充电的速度(速率)比列驱动器120在从时间t22到时间t23的位线预充电时段期间对位线bl预充电的速度(速率)快。
[0045]
在操作s130中，列驱动器120使被驱动至目标电平vtarget的位线bl浮置，或者减小被驱动至目标电平vtarget的位线bl的电压电平。尽管在图1中仅示出了一个存储单元110，但是，连接到图1中的位线bl1的存储单元110的数量可以是一个或多个。例如，图1中所示的存储单元110可以是读取操作中所选择的存储单元，且连接到位线bl的其余存储单元(图1中未示出)可以是未选择的存储单元(即，未参与读取操作的其他存储单元)。因为所选择的存储单元和未选择的存储单元共同连接到图1的位线bl，所以可以将字线wl的初始电平v2和位线bl的目标电平vtarget施加到未选择的存储单元中的每一个的相对端。每个未选择的存储单元两端的电压可以比所选择的存储单元两端的电压小，但是由于每个未选择
的存储单元两端的电压，关断电流ioff可以流过未选择的存储单元。随着未选择的存储单元的数量增加，关断电流ioff的量也可能增加。在这种情况下，位线电压vbl可以改变或减小。在图8中时间t15之后的位线幅值时段期间，列驱动器120使位线bl浮置或减小位线电压vbl。在图9中从时间t23至t26的位线浮置时段期间，列驱动器120使位线bl浮置或减小位线电压vbl。图8的存储单元110在时间t13导通，但在时间t15不会再次导通。
[0046]
在将参考图12描述的列解码器260中，在读取控制电路150的控制下，开关sw5至sw8中连接到位线bl的开关可以将位线bl从列驱动器120断开，因此，位线bl可以通过开关浮置。
[0047]
在操作s135中，字线wl和感测数据线sdl电连接，因此，可以在字线wl和感测数据线sdl之间进行(发生)电荷共享。在图8中从时间t15到时间t16的电荷共享时段wl/sdl电荷共享期间，可以在字线wl和感测数据线sdl之间进行电荷共享。在图9中从时间t23到时间t24的电荷共享时段wl/sdl电荷共享期间，可以在字线wl和感测数据线sdl之间进行电荷共享。由于发生了电荷共享，因此字线wl的电压电平和感测数据线sdl的电压电平可以相同或等同。
[0048]
在操作s135中，在向存储单元110施加目标电平vtarget之后，感测放大器140可以被读取控制电路150使能，并且可以感测感测数据线sdl的感测电平(即，字线电压vwl)。例如，读取控制电路150可以提供用于使能或触发感测放大器140的使能信号。感测放大器140可以将感测电平与参考电平vrefs进行比较。例如，参考电平vrefs可以存在于与图9中的感测电平sl1和sl2之间的差相对应的感测裕度(margin)中。在图8和图9中示出了一个示例，其中，参考电平vrefs等于感测数据线sdl的预充电电平v4，但是参考电平vrefs可以与感测数据线sdl的预充电电平v4不同。感测放大器140可以感测图8中从时间t16到时间t17的感测时段期间的感测电平sl1。感测放大器140可以感测图9中从时间t24到时间t25的感测时段“第1感测”期间的感测电平sl1。可以在存储单元110在时间t13导通之后确定(或形成)图8的感测电平sl1，并且可以在从时间t22到时间t23的位线预充电时段期间确定图9的感测电平sl1，在该位线预充电时段期间，存储单元110未导通。图8中从时间t16到时间t17的感测时段的感测电平sl1可以与图9中从时间t24到时间t25的感测时段“第1感测”的感测电平sl1不同或比它高。感测放大器140可以将操作s135的感测结果提供给读取控制电路150。
[0049]
在操作s135中，行驱动器130在感测时段之后(或者在感测放大器140感测到感测电平sl1之后)使字线wl放电或将字线wl驱动至预充电电平v1。行驱动器130可以在图8中从时间t17到时间t18的字线放电时段期间，将字线wl放电至预充电电平v1。行驱动器130可以在图9中从时间t25到时间t26的字线放电时段期间，将字线wl放电至预充电电平v1。在示例性实施例中，字线wl在图8中从时间t17到时间t18和图9中从时间t25到时间t26的字线放电时段期间的放电速度比位线bl在位线浮置时段期间减小的速度慢。因此，即使字线wl被放电，在位线放电时段期间存储单元110两端的电压幅度也不会增加，因此，可以避免存储单元110的多次导通。
[0050]
例如，行驱动器130将感测数据线sdl放电至预充电电平v1，如图8和图9所示。然而，本发明构思不限于此。在另一示例中，与图8和图9中所示的示例不同，行驱动器130不将感测数据线sdl放电至预充电电平v1。
[0051]
连接到图1的字线wl的存储单元110的数量可以是一个或多个。例如，图1中所示的
存储单元110可以是读取操作中所选择的存储单元，并且连接到字线wl的其余存储单元(图1中未示出)可以是未选择的存储单元。由于所选择的存储单元和未选择的存储单元共同连接到图1的字线wl，因此，可以将字线wl的预充电电平v1和位线bl的初始电平v2施加到未选择的存储单元中的每一个的相对端。每个未选择的存储单元两端的电压可以比所选择的存储单元两端的电压小，但是由于每个未选择的存储单元两端的电压，关断电流ioff可以流过未选择的存储单元。随着未选择的存储单元的数量增加，关断电流ioff的量也可能增加。在这种情况下，字线电压vwl可能被改变或减小。由于关断电流ioff流过未选择的存储单元引起的字线电压vwl的改变可以通过在操作s135中将字线电压vwl放电至预充电电平v1来消除。通过操作s135，可以提高存储单元110的感测裕度。
[0052]
在操作s140中，读取控制电路150基于感测放大器140的感测结果来确定存储单元110处于置位状态(即，通过操作s110中设置的目标电平vtarget和预充电电平v1使存储单元110导通)，或者存储单元110处于复位状态(即，通过操作s110中设置的目标电平vtarget和预充电电平v1使存储单元110关断)。感测放大器140对图8中存储单元110被导通的时间t13之后的充电共享时段期间确定的感测电平sli进行感测而获得的感测结果与感测放大器140对图9中从时间t22到时间t23没有导通存储单元110的充电共享时段期间确定的感测电平sl1进行感测而获得的感测结果不同。
[0053]
当通过操作s110中设置的目标电平vtarget使存储单元110导通时(是)，在操作s145中，读取控制电路150终止对存储单元110的读取操作。在图8的情况下，读取控制电路150可以识别(检查)感测放大器140的感测结果指示存储单元110在时间t13处导通，或者感测电平sl1比时间t13处的参考电平vrefs高，并且可以终止对存储单元110的读取操作。对示出与具有相同阈值电压vth1的存储单元110相关联的读取操作的图5和图8进行比较。在图5中，存储单元110在时间t3和时间t5被导通两次，同时位线电压vbl被列驱动器120增加至电平v3。相反，在图8中，存储单元110在时间t13被导通一次，同时位线电压vbl被列驱动器120增加至目标电平vtarget(比电平v3低)。之后，读取控制电路150可以基于感测放大器140感测到感测电平sl1的感测结果来终止与存储单元110相关联的读取操作，并且可以控制列驱动器120和行驱动器130以使得电压不再应用于存储单元110。与图5相比，在图8中，通过操作s105至操作s145避免了多次导通存储单元110。
[0054]
当在操作s110中设置的目标电平vtarget未使存储单元110导通时(n)，在操作s150中，读取控制电路150调整(或改变)目标电平vtarget。在操作s150中，读取控制电路150可以将目标电平vtarget增加以下值：与存储单元110的阈值电压vth和开关电压vs之间的差一样大的值。存储器设备100可以包括一个或多个存储单元110，并且目标电平vtarget的增量可以是阈值电压与开关电压之间的差的最小值min(vth-vs)。读取控制电路150可以控制列驱动器120以调整目标电平vtarget。读取控制电路150可以控制列驱动器120、行驱动器130和感测放大器140以再次执行操作s1 15至操作s135。在图9的情况下，读取控制电路150可以识别出感测放大二器140的感测结果指示存储单元110关断或者感测电平sl1比参考电平vrefs低，并且可以再次执行操作s150和操作s115至操作s140。在操作s150中，读取控制电路150可以将目标电平vtarget1调整为目标电平vtarget2。例如，目标电平vtarget2可以是比“vth (vth-vs) (vth-vs)”的电平低的电平。在示例性实施例中，vtarget2比目标电平vtarget1高。
[0055]
在操作s115中，行驱动器130可以在从时间t26到时间t27的感测数据线预充电时段期间将感测数据线sdl驱动或预充电至预充电电平v4。在读取操作中，当首次执行操作s115时，字线wl被驱动至预充电电平v1，但是当再次执行操作s115时，字线wl已经在操作s135中被放电。在操作s120中，行驱动器130在从时间t26到时间t32的字线浮置时段期间使放电至预充电电平v1的字线wl浮置。
[0056]
在操作s125中，列驱动器120可以在图9的从时间t26到时间t30的位线预充电时段期间将位线bl驱动至比目标电平vtarget1高的目标电平vtarget2。在时间t28，位线电压vbl与字线电压vwl之间的电压差可以达到存储单元110的阈值电压vth2，存储单元110两端的电压可以是阈值电压vth2或更大(或超过阈值电压vth2)，且存储单元110被导通。在时间t28，峰值电流ipeak流过存储单元110。从时间t26到时间t28，存储单元110关断，并且流过存储单元110的电流是非常小的关断电流ioff。因为从时间t26到时间t28字线wl浮置，所以字线电压vwl可以因关断电流ioff而逐渐增加。然而，为了便于说明，字线电压vwl被示为是均匀的。由于连接到存储单元110的字线的电压vwl在时间t28之后增加，因此存储单元110两端的电压的幅度减小，并且流过存储单元110的电流从峰值电流ipeak减小。在时间t29，存储单元110两端的电压可以达到开关电压vs2，关断电流ioff流过存储单元110，且存储单元110被关断。从时间t28到时间t29的时间段被夸大地示出以显示峰值电流ipeak的减小，且峰值电流ipeak可能非常短。
[0057]
在操作s130中，在从时间t30到时间t33的位线浮置时段期间，列驱动器120使被驱动至目标电平vtarget2的位线bl浮置或将被驱动至目标电平vtarget2的位线bl的电压电平降低。即使位线电压vbl达到目标电平vtarget2，位线电压vbl的电平也比目标电平vtarget2低。
[0058]
在操作s135中，在从时间t30到时间t31的电荷共享时段期间，字线wl和感测数据线sdl电连接，因此，可以在字线wl和感测数据线sdl之间进行电荷共享。在操作s135中，感测放大器140可以在从时间t31到时间t32的感测时段“第2感测”期间感测感测电平sl2。可以在时间t28处导通存储单元110之后确定感测时段“第2感测”的感测电平sl2，并且可以在从时间t22到时见t23的位线预充电时段之后确定感测时段“第1感测”的感测电平sl1，存储单元110在从时间t22到时间t23的位线预充电时段中未导通。例如，感测时段“第1感测”的感测电平sl1与感测时段“第2感测”的感测电平sl2之间的差可以与存储单元110的感测裕度相对应。感测放大器140可以将感测到感测电平sl2的结果提供给读取控制电路150。通过操作s115至操作s135感测存储单元110的数据的过程可以被称为“q-感测”。
[0059]
在操作s135中，行驱动器130可以在从时间t32到时间t33的字线放电时段期间将字线wl放电至预充电电平v1。例如，行驱动器130还可以将感测数据线sdl放电至预充电电平v1，如图9所示。在另一示例中，与图9所示的示例不同，行驱动器130不将感测数据线sdl放电至预充电电平v1。
[0060]
在操作s140中，读取控制电路150可以识别出感测放大器140的感测结果指示存储单元110的导通或者感测电平sl2比参考电平vrefs高。在操作s145中，读取控制电路150可以终止与存储单元110相关联的读取操作，并且可以控制列驱动器120和行驱动器130，使得不再向存储单元110施加电压。在图9中，当重复执行操作s150和操作s115至操作s140时，避免了存储单元110的多次导通。参考图7至图9描述重复一次操作s150和操作s115至操作
s140的示例。然而，操作s150和操作s115至操作s140的重复次数可以是一次或多次。可以将目标电平vtarget从在操作s110中设置的初始电平增加“rx(vth-vs)”。这里，“r”可以指示操作s150和操作s115至操作s140重复的次数，并且可以是1或更大的整数。
[0061]
在示例性实施例中，读取控制电路150在与存储单元110相关联的一次读取操作中仅导通存储单元110一次。在读取控制电路150的控制下，可以首先将被设置为相对较低的目标电平vtarget施加到位线bl，位线bl连接到存储单元110。然后，在读取控制电路150的控制下，当存储单元110导通时不再向存储单元110施加电压，或者当存储单元110未导通时，目标电平vtarget可以逐步增加以下量：存储单元110的阈值电压vth与开关电压vs之间的差。之后，在读取控制电路150的控制下，可以将增加后的目标电平vtarget施加到连接到存储单元110的位线bl。读取控制电路150可以对存储单元110执行读取操作，同时根据存储单元110是否导通来逐步增加要施加到存储单元110的位线的目标电平vtarget。例如，可以通过向位线施加一系列步进脉冲来执行逐步增加。由于目标电平vtarget是逐步增加的，因此在一次读取操作期间可以避免存储单元110的多次导通。
[0062]
图10示出了具有相对小阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。图11示出了具有相对大阈值电压的存储单元的示例性电压和电流，该阈值电压可以根据图7的流程图而变化。下面的描述将集中于图10与图8之间的差异、以及图11和图9之间的差异。列驱动器120在图10的时间t45之后的位线偏置时段期间将位线bl维持在目标电平vtarget1。在从图11的时间t53到时间t56的位线偏置时段期间，列驱动器120将位线bl保持在目标电平vtarget1。此外，列驱动器120在图11的时间t60到时间t63的位线偏置时段期间将位线bl保持在目标电平vtarget2。除了以上位线偏置时段之外，图10和图11的其余时段可以与图8和图9的相应时段基本相同。
[0063]
图12示出了根据本发明构思的示例性实施例的存储器设备的框图。存储器设备200包括具有存储单元mc的存储单元阵列210、列驱动器220、行驱动器230、感测放大器240、读/写(读取和写入)控制电路250、列解码器260和行解码器270。存储单元mc中的每一个可以与存储单元110基本相同。存储单元mc可以连接到字线wl1至wl4和位线bl1至bl4。存储单元mc的数量、字线wl1至wl4的数量以及位线bl1至bl4的数量仅是示例。列驱动器220、行驱动器230、感测放大器240和读/写控制电路250的操作可以与列驱动器120、行驱动器130、感测放大器140和读取控制电路150的操作基本相同。
[0064]
列驱动器220包括比较器221(例如，比较电路)和钳位晶体管222。当在操作s110中读/写控制电路250选择参考电压vref1时，比较器221基于参考电压vref1与目标电平vtarget1比较的结果来驱动钳位晶体管222。钳位晶体管222可以基于比较器221的比较结果和电源电压vpp来输出具有目标电平vtarget1的电压。当在操作s150中读/写控制电路150选择参考电压vref2时，比较器221基于参考电压vref2与目标电平vtarget2比较的结果来驱动钳位晶体管222。钳位晶体管222可以基于比较器221的比较结果和电源电压vpp来输出具有目标电平vtarget2的电压。尽管描述了列驱动器220输出具有两个目标电平vtarget1和vtarget2之一的电压，但是列驱动器220可以根据操作s150和操作s115至操作s140重复的次数来输出以下电平中的一个：目标电平vtarget的最小电平、目标电平vtarget的最大电平以及最小电平和最大电平之间的中间电平。在读/写控制电路250的控制下，列驱动器220还可以输出以下电压：要施加到位线bl1至bl4中未选择的位线的未选择
位线电压、具有初始电平的初始位线电压(例如，图8和图9的v2)、要施加到所选择的位线的编程位线电压等。
[0065]
行驱动器230连接到感测数据线sdl。行驱动器230包括开关sw9和sw10。在读取/写入控制电路250的控制下，行驱动器230输出具有预充电电平v1的电压，该电压用于通过开关sw9对字线wl1至wl4进行预充电或放电。在读取/写入控制电路250的控制下，行驱动器230输出具有预充电电平v4的电压，该电压用于通过开关sw10对感测数据线sdl进行预充电或放电。在读/写控制电路250的控制下，行驱动器230还可以输出以下电压：要施加到字线wl1至wl4中未选择的字线的未选择字线电压、具有初始电平的初始字线电压(例如，图8和图9的v2)、要施加到所选择的字线的编程字线电压等。行驱动器230可以通过感测数据线sdl或另一未示出的线向行解码器270提供上述电压。
[0066]
感测放大器240可以连接到感测数据线sdl。感测放大器240可以感测感测数据线sdl的电平以确定感测结果，并且可以将感测结果提供给读/写控制电路250。因为在操作s135中在(所选择的)字线wl和感测数据线sdl之间进行(发生)电荷共享，所以感测数据线sdl的电平可以与所选择的字线wl的电平相同。
[0067]
读/写控制电路250可以控制列驱动器220、行驱动器230、感测放大器240、列解码器260和行解码器270。在读取操作中，读/写控制电路250可以控制：要施加到所选择的存储单元mc或未选择的存储单元mc的电压的电平、向其施加电压的时间、向其施加电压的顺序等。在写入操作中，读/写控制电路250可以控制：要施加到所选择的存储单元mc或未选择的存储单元mc的电压的电平、向其施加电压的时间、向其施加电压的顺序等。
[0068]
列解码器260包括分别连接到位线bl1至bl4的开关sw5至sw8。图12中所示的开关sw5至sw8的数量是一个示例。列解码器260可以从开关sw5至sw8中选择以下开关：连接到由列地址指示的所选择的位线的开关。读/写控制电路250可以将列地址发送到列解码器260。列解码器260可以将从列驱动器220输出的各种电压施加到所选择的位线或未选择的位线。
[0069]
行解码器270包括分别连接到字线wl1至wl4的开关sw1至sw4。图12中所示的开关sw1至sw4的数量是一个示例。行解码器270可以从开关sw1至sw4中选择以下开关：连接到由行地址指示的所选择的字线的开关。读/写控制电路250可以将行地址发送到行解码器270。所选择的开关可以将由行地址指示的所选择的字线和感测数据线sdl电连接。连接到所选择的位线和所选择的字线的存储单元mc可以被称为“所选择的存储单元mc”。行解码器270可以将从行驱动器230输出的各种电压施加到所选择的字线或未选择的字线。
[0070]
图13示出了根据本发明构思的示例性实施例的存储器设备的框图。存储器设备300包括具有存储单元mc的存储单元阵列310、列解码器320、行解码器330、感测放大器340、读/写控制电路350、列解码器360和行解码器370。存储器设备300的组件310和330至370可以与存储器设备200的组件210和230至270基本相同。列驱动器320包括开关sw11和sw12。列驱动器320可以通过(通过使用)开关sw11输出具有目标电平vtarget1的电压。列驱动器320可以通过(通过使用)开关sw12输出具有目标电平vtarget2的电压。在图12和图13两个图中，列驱动器320可以输出以下电压：具有目标电平vtarget1、vtarget2、vtarget3等的电压、具有初始电平的电压、非选择位线电压、编程位线电压等。
[0071]
在一个实施例中，图12和图13中所示的开关sw1至sw4、sw5至sw8、sw9至sw10以及sw11至sw12可以用晶体管(例如，nmos晶体管、pmos晶体管或其组合)实现。
[0072]
图14示出了根据本发明构思的示例性实施例的存储器设备的框图。存储器设备400包括托架410、列驱动器420、行驱动器430、感测放大器440_1至440_t、读/写控制电路450、列解码器460和行解码器470。列驱动器420、行驱动器430、感测放大器440_1至440_t中的每一个、读/写控制电路450、列解码器460和行解码器470可被实现为与列驱动器220或320、行驱动器230、感测放大器240、读/写控制电路250、列解码器260和行解码器270相同。
[0073]
存储器设备400的多个存储单元(参考图12和图13的mc)可以构成托架410。托架410可以包括多个存储单元，并且可以被分为一个或多个瓦片410_1至410_t(t是2或更大的整数)。一个或多个瓦片410_1至410_t中的每一个可以包括多个存储单元。例如，在一个或多个瓦片410_1至410_t的每一个中，连接到存储单元的字线的数量可以是4k(＝2
12
)或更多(或可以超过4k)，并且连接到存储单元的位线的数量可以是2k(＝2
11
)或更多(或可能超过2k)。然而，本发明构思不限于这些以上数值。与存储器设备200和300不同，存储器设备400包括如下数量的感测放大器410_1至410_t：与一个托架410中包括的瓦片410_1至410_t的数量相同的数量。感测放大器440_1可以通过字线wl和感测数据线sdl感测瓦片410_1中的存储单元的数据，以确定感测结果，并且可以将感测结果提供给读/写控制电路450。感测放大器440_2至440_t的操作可以与感测放大器440_1的操作类似。
[0074]
例如，在读取操作或写入操作中，可以为每个托架410选择一个存储单元mc。列驱动器420、列解码器460和行解码器470可以在读取/写入控制电路450的控制下施加读取操作或写入操作所需的各种电压。感测放大器440_1至440_t中与所选择的存储单元所位于的瓦片相对应的感测放大器可以感测所选择的存储单元的数据，并且可以将感测结果提供给读/写控制电路450。可以在读取操作或写入操作中为每个托架410选择一个或多个存储单元mc。
[0075]
图15示出了根据本发明构思的示例性实施例的存储器设备的框图。存储器设备500包括层l1和层l2，层l2位于、布置或堆叠在层l1上。层l1和l2的垂直关系可以互换。可以将参考图1至14描述的存储单元mc布置在层l2中。布置在层l2中的存储单元mc可以构成存储体510。存储体510可以包括多个托架511。托架511可以与图4的托架410相对应，并且可以包括连接到字线wl和位线bl的存储单元mc。存储单元mc的数量、托架511的数量以及存储体510的数量仅是示例。
[0076]
托架控制电路520可以布置在层l1中。托架控制电路520分别控制布置在层l2中的托架511。例如，在平面图中，托架控制电路520和由托架控制电路520控制的托架511彼此重叠。托架控制电路520包括列驱动器522、行驱动器523、感测放大器524、读/写控制电路525、列解码器526(例如，解码电路)和行解码器527(例如，解码电路)。托架控制电路520的组件522至527可以与图14的存储器设备400的各个组件420至470基本相同。
[0077]
存储器设备500包括命令解码器531(例如，解码电路)、地址缓冲器532、数据处理电路533、纠错电路(ecc)534、导通单元计数器(occ)535(例如，计数电路)、随机化器536、寄存器537和电压产生器538。组件531至538可以被包括在存储器设备500的外围电路中，并且外围电路可以布置在层l1中。可以将以下结构称为“外围单元(cop)”：存储单元mc布置在层l2中，且用于控制存储单元mc的电路520和531至538布置在层l1中。
[0078]
命令解码器531可以从存储器设备500的外部(例如，主机或存储器控制器)接收命令cmd。命令解码器531可以对命令cmd进行解码以产生解码结果，并且可以基于解码结果来
控制存储器设备500的其余组件511、520以及532至538。例如，命令cmd可以包括用于存储单元mc的读取命令或写入命令。托架控制电路520可以在解码读取的命令的命令解码器531的控制下执行操作s105至操作s150一次。
[0079]
地址缓冲器532可以从存储器设备500的外部接收地址add。地址add可以指示要从存储器设备500的存储单元中选择的至少一个或多个存储单元。地址缓冲器532可以将列地址提供给托架控制电路520的列解码器526，托架控制电路520控制包括地址add指示的存储单元mc在内的托架511，并且可以将行地址提供给托架控制电路520的行解码器527，托架控制电路520控制包括地址add指示的存储单元mc在内的托架511。命令解码器531可以选择控制包括地址add指示的存储单元mc的托架511的托架控制电路520。例如，接收读取命令和写入命令之一的命令解码器531可以同时选择一个或多个托架控制电路520。
[0080]
数据处理电路533可以从存储器设备500的外部接收包括写入数据在内的数据“data”。数据处理电路533可以将写入数据提供给所选择的托架控制电路520。在所选择的托架控制电路520中的每一个中，读/写控制电路525可以控制其余组件522至527以将写入数据写入所选择的存储单元mc中。数据处理电路533可以从所选择的托架控制电路520接收读取数据。数据处理电路533可以输出包括读取数据在内的数据“data”。在所选择的托架控制电路520中的每一个中，读/写控制电路525可以控制其余组件522至527以从所选择的存储单元mc读取读取数据。
[0081]
纠错电路534可以基于纠错码对要写入所选择的存储单元mc中的写入数据执行编码操作。纠错电路534可以基于纠错码对从所选择的存储单元mc读取的读取数据执行解码操作。纠错电路534可以检测读取数据中的错误，可以计算读取数据中的错误计数(例如，错误(或误)比特数)，可以确定读取数据的错误是否可纠正，或者可以纠正读取数据的错误。纠错电路534可以将读取数据的错误计数提供给数据处理电路533。例如，数据处理电路533可以将由纠错电路534编码的写入数据提供给所选择的托架控制电路520。数据处理电路533可以输出包括由纠错电路534解码的读取数据在内的数据“data”。
[0082]
导通单元计数器535可以基于从所选择的存储单元mc输出的读取数据来计算所选择的存储单元mc中的导通的存储单元occ的数量。导通单元计数器535可以将导通的存储单元occ的数量提供给数据处理电路533。在示例性实施例中，导通单元计数器535不包括在存储器设备500中。随机化器536可以对要写入所选择的存储单元mc中的写入数据执行随机化操作。随机化器536可以对从所选择的存储单元mc读取的读取数据执行去随机化操作。例如，当存储单元mc中的每一个存储数字逻辑值“0”和“1”之一时，随机化器536可以调整要写入所选择的存储单元mc中的写入数据中1与0的比率。随机化器536可以计算读取数据中1与0的比率。例如，随机化器536可以识别写入数据中1与0的比率和读取数据中1与0的比率是否不同。随机化器536可以将关于上述比率的信息提供给数据处理电路533。在示例性实施例中，随机化器536不包括在存储器设备500中。
[0083]
寄存器537可以存储关于存储器设备500的各种信息。例如，寄存器537可以存储：关于由纠错电路534执行的操作的结果的信息、由纠错电路534计算的错误计数、由导通单元计数器535计算的导通的存储单元occ的数量、由随机化器536计算的比率、在操作s110或操作s150中设置的目标电平vtarget的信息、写入数据、读取数据、操作条件等。
[0084]
电压产生器538可以通过使用施加到存储器设备500的电源电压来产生要用在存
储器设备500中的各种电压，并且可以将所产生的电压提供给存储器设备500的组件510、520和531至538。施加到存储器设备500的电源电压可以包括vdd、vpp、gnd等。电压产生器538可以产生并提供图12和图13中所示的电压vref1、vref2、v1、v4、vtarget1和vtarget2。此外，在存储器设备500中使用的各种电压可以包括：具有各种目标电平vtarget1、vtarget2、vtarget3等的电压、具有初始电平v2的电压、具有预充电电平v1和v4的电压、要施加到未选择的位线的未选择位线电压、要施加到未选择的字线的未选择字线电压、编程位线电压、编程字线电压、参考电压vref1和vref2、要由感测放大器524使用的参考电压vrefs等。
[0085]
图16示出了根据本发明构思的示例性实施例的布置在图14的层l2中的存储单元。层l2可以与图15的层l2相对应。方向d1至d3可以彼此垂直。方向d1可以指示布置位线bl的方向，方向d2可以指示布置字线wl的方向，方向d3可以与层l1和l2的堆叠方向以及在平面图中背向层l2的方向相对应。存储单元mc中的每一个可以布置在或位于字线wl和位线bl的交叉点处。字线wl可以沿着方向d3位于位线bl上方。如图16所示，存储单元mc中的每一个的存储元件和选择元件可以分别连接到字线wl和位线bl。如上所述，因为存储单元mc具有双向特性，所以与图16所示的示例不同，存储单元mc中的每一个的存储元件和选择元件可以分别连接到字线wl和位线bl。
[0086]
图17至图19示出了根据本发明构思的示例性实施例的布置在图15的层l2中的存储单元和布置在层l2上方的层l3中的存储单元。存储器设备500还可以包括布置在层l3中的存储单元mc，层l3位于、布置在或堆叠在层l2上方/之上。布置存储单元mc的层的数量可以是一层或多层。参考图17，层l2的存储单元mc的布置可以与图16的层l2的存储单元mc的布置基本相同。层l3的存储单元mc可以与层l2的存储单元mc类似地布置。层l2和l3中的每一个可以包括位线bl和字线wl。如上所述，因为存储单元mc具有双向特性，所以存储单元mc中的每一个的存储元件和选择元件的位置不限于图17中所示的示例，并且可以互换。
[0087]
参考图18和图19，层l2的存储单元mc的布置可以与图16的层l2的存储单元mc的布置类似。层l3的存储单元mc的布置可以与图16的层l2的存储单元mc的布置类似。参考图18，层l2和l3可以包括共同的字线wl，并且字线wl可以由层l2和l3共享。相反，参考图19，层l2和l3可以包括共同的位线bl，并且位线bl可以由层l2和l3共享。如上所述，因为存储单元mc具有双向特性，所以如参照图16所述，存储单元mc中的每一个的存储元件和选择元件的位置可以互换而不限于图18和图19中所示的位置，存储元件可以连接到字线wl和位线bl之一，且选择元件可以连接到位线bl和字线wl之一。
[0088]
图18和图19示出了，在层l2和l3中的每一个中，存储元件相对于方向d3位于选择元件下方的示例。然而，在层l2和l3的每一个中，存储元件可以相对于方向d3位于选择元件上方。存储单元mc在偶数层l2中的布置和存储单元mc在奇数层l3中的布置相对于由方向d1和d2限定的平面不对称。相反，在偶数层l2中，存储元件位于选择元件的下方(或上方)；在奇数层l3中，存储元件位于选择元件的上方(或下方)。在这种情况下，存储单元mc在偶数层l2中的布置和存储单元mc在奇数层l3中的布置相对于由方向d1和d2限定的平面对称。
[0089]
在一个实施例中，尽管未在图18和图19中示出，但是至少一个层l4可以堆叠在图18和图19的层l3上方/之上。在这种情况下，如图18所示，任意两层可以包括共同的字线wl或可以共享字线wl；以及如图19所示，其他两层可以包括共同的位线bl或可以共享位线bl。
[0090]
在一个实施例中，目标电平vtarget在图7的操作s110中的增量“vth-vs”和目标电平vtarget在图7的操作s150中的增量“vth-vs”可以根据图j6至图19中所描述的上层l2和l3而变化。存储单元mc的开关电压vs的分布(或特性)和存储单元mc的阈值电压vth的分布(或特性)可以根据存储单元mc所位于的层l2和l3而变化。图15的托架控制电路520可以不同地设置操作s110中要施加到层l2的存储单元mc的目标电平vtarget和操作s110中要施加到层l3的存储单元mc的目标电平vtarget。例如，随着存储单元mc所位于的层的高度沿方向d3增加，操作s110的目标水平vtarget可以增加(或减小)。图15的托架控制电路520可以不同地设置操作s110中要施加到层l2的存储单元mc的目标电平vtarget的增量“vth-vs”和操作s110中要施加到层l3的存储单元mc的目标电平vtarget的增量“vth-vs”。例如，随着存储单元mc所位于的层的高度沿方向d3增加，操作s150的目标电平vtarget的增量“vth-vs”可以变得更大(或更小)。例如，图8至图11中所示的目标电平vtarget1可以根据层l2和l3而变化，且图8至图11中所示的目标电平vtarget2也可以根据层l2和l3而变化。
[0091]
图20示出了根据本发明构思的示例性实施例的片上谷搜索操作的流程图。在操作s205中，数据处理电路533在命令解码器531的控制下开始片上谷搜索(ovs)操作，该命令解码器531从存储器设备的外部接收读取命令或用于请求片上搜索操作的命令500。数据处理电路533可以执行片上搜索操作以搜索或跟踪存储单元mc的最佳读取电压。
[0092]
在操作s210中，数据处理电路533从所选择的托架控制电路520的读/写控制电路525接收第一感测结果。操作s210的第一感测结果可以与以下感测结果相对应：当所选择的托架控制电路520中的每一个首次执行图7的操作s105至操作s135时，在向存储单元110施加目标电平vtarget1的状态下，在操作s135中产生的感测结果。在操作s215中，纠错电路534根据第一感测结果计算第一错误计数数据。处理电路533可以将第一感测结果提供给纠错电路534。纠错电路534可以将第一错误计数提供给数据处理电路533。
[0093]
在操作s220中，数据处理电路533从所选择的托架控制电路520的读/写控制电路525接收第二感测结果。操作s220的第二感测结果可以与以下感测结果相对应：当所选择的托架控制电路520执行图7的操作s150并再次执行操作s115至操作s135时，在向存储单元110施加目标电平vtarget2的状态下，在操作s135中产生的感测结果。在操作s225中，纠错电路534根据第二感测结果计算第二错误计数数据。数据处理电路533可以将第二感测结果提供给纠错电路534。纠错电路534_2可以将第二错误计数提供给数据处理电路533。
[0094]
在操作s230中，数据处理电路533可以基于第一和第二错误计数来为下一次读取操作调整目标电平vtarget。数据处理电路533可以控制读/取控制电路525和托架控制电路520中的每一个的列驱动器220以及电压产生器538，以调整目标电平vtarget。例如，在数据处理电路533的控制下，电压产生器538可以调整用于输出目标电平vtarget的参考电压vref1和vref2，并且可以输出具有经调整的目标电平vtarget1和vtarget2的电压。当第一输入命令被输入存储器设备500时，数据处理电路533可以接收在操作s210和操作s220中产生的第一和第二感测结果，并且将这些结果输出给纠错电路534以在操作s215和操作s225中计算第一和第二错误计数。例如，数据处理电路533可以比较第一和第二错误计数。当第二读取命令被输入存储器设备500且再次执行读取操作时，数据处理电路533可以将在图7的操作s105中设置的目标电平vtarget调整为用于获得示出相对低的错误计数的感测结果的目标电平vtarget。也就是说，在第一输入命令输入存储器设备500之后在操作s105中设
置的目标电平vtarget可以与在第二输入命令输入存储器设备500之后在操作s150中设置的目标电平vtarget不同。在一个实施例中，在操作s230中，数据处理电路533可以基于由导通单元计数器535分别针对第一感测结果和第二感测结果计算的第一导通单元计数和第二导通单元计数来调整目标电平vtarget。在另一实施例中，在操作s230中，数据处理电路533可以基于随机化器536分别针对第一感测结果和第二感测结果而获得的第一比率信息和第二比率信息来调整目标电平vtarget。在另一实施例中，数据处理电路533可以通过组合错误计数、导通单元计数和比率信息来调整目标电平vtarget。
[0095]
在操作s235中，数据处理电路533终止片上搜索操作。与图20所示的示例不同，在操作s230之前接收到感测结果的次数与计算关于感测结果的信息的次数中的每一个可以是2次或更多次。
[0096]
图21至图24是示出了应用了根据本发明构思的实施例的存储器设备的电子设备的框图。电子设备1000至4000中的每一个可以被称为“计算系统”、“存储器系统”、“电子系统”或“通信系统”。例如，电子设备1000至4000中的每一个可以是台式计算机、膝上型计算机、平板计算机、移动设备、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、可穿戴设备、视频游戏机、工作站、服务器、能够使用或支持移动工业处理器接口(mipi)联盟提出的接口协议的数据处理设备、家用电器、黑匣子、无人机等。
[0097]
参考图21，电子设备1000包括主机1100和存储器模块1200。主机1100可以与存储器模块1200交换数据。例如，主机1100可以包括一个或多个核。主机1100可以包括控制存储器模块1200的存储器控制器。存储器控制器可以通过通道ch将命令cmd、地址add和数据“data”中的至少一个发送给存储器模块1200，或者可以通过通道ch从存储器模块1200接收数据“data”。
[0098]
存储器模块1200可以包括存储器设备1300。在电子设备1000中，存储器模块的数量和附加到一个存储器模块1200的存储器设备1300的数量不限于图11的示例。存储器模块1200可以是单列直插式模块(simm)或双列直插式存储器模块(dimm)。存储器设备1300可以包括以下至少一种：参考图1至图20描述的存储器设备100至500、静态随机存取存储器(sram)设备、动态ram(dram)设备、晶闸管ram(tram)设备、nand闪存设备、nor闪存设备、电阻ram(rram)和铁电ram(fram)，存储器设备1300的种类可以是一种或多种。例如，存储器模块1200可以是simm、dimm、注册dimm(rdimm)、减载dimm(lrdimm)、非缓冲dimm(udimm)、全缓冲dimm(fb-dimm)、小型dimm(so-dimm)、非易失性dimm(nvdimm)等。
[0099]
参考图22，电子设备2000包括主机2100(例如，主机设备)和存储设备2200。主机2100可以与存储设备2200交换数据。存储设备2200包括具有片上存储器2215的控制器2210、缓冲存储器2216和存储器设备2220。控制器2210可以处理主机2100的请求，可以执行加载到片上存储器2215或缓冲存储器2216上的程序，并且可以控制存储器设备2220。片上存储器2215、缓冲存储器2216和存储器设备2220可以包括以下至少一种：参考图1至图20描述的存储器设备100和500、sram设备、dram设备、tram设备、nand闪存设备、nor闪存设备、rram设备、fram设备和mram设备。例如，存储设备2200可以是固态驱动器(ssd)设备、能够被附接到电子设备2000或从电子设备2000拆卸的存储卡、安全数字(sd)卡、嵌入式多媒体卡(emmc)、通用闪存(ufs)卡等。主机2100或控制器2210可以从片上存储器2215或存储器设备2220请求根据图7的流程图的读取操作或根据图20的流程图的ovs操作。
[0100]
参考图23，电子设备3000包括处理器3100、工作存储器3200、存储设备3300、通信块3400(例如，调制解调器或网卡)、用户接口3500和总线3600。工作存储器3200和存储设备3300可以与处理器3100交换数据。工作存储器3200可以用作电子设备3000的缓冲器或缓存。无论是否供电，存储设备3300都可以存储数据。工作存储器3200和存储设备3300可以包括以下至少一种：参考图1至图20描述的存储器设备100和500、sram设备、dram设备、tram设备、nand闪存设备、nor闪存设备、rram设备、fram设备和mram设备。通信块3400可以与电子设备3000的外部进行通信。用户接口3500可以允许用户与电子设备3000进行通信。总线3600可以提供电子设备3000的组件之间的通信路径。
[0101]
参考图24，电子设备4000包括应用处理器4100、显示器4220和图像传感器4230。应用处理器4100可以包括digrf主设备4110、显示器串行接口(dsi)主机4120、相机串行接口(csi)主机4130和物理层4140。dsi主机4120可以根据dsi与显示器4220的dsi设备4225进行通信。例如，可以在dsi主机4120中实现串行器ser，并且可以在dsi设备4225中实现解串器des。csi主机4130可以通过csi与图像传感器4230的csi设备4235进行通信。例如，解串器des可以在csi主机4130中实现，并且串行器ser可以在csi设备4235中实现。电子设备4000还可以包括用于与应用处理器4100进行通信的射频(rf)芯片4240。rf芯片4240可以包括物理层4242、数字射频(digrf)从设备4244和天线4246。例如，物理层4242和物理层4140可以根据mipi联盟提出的数字射频接口彼此交换数据。电子设备4000还可以包括工作存储器4250和嵌入式/卡存储设备4255。工作存储器4250和嵌入式/卡存储4255可以存储或输出与应用处理器4100相关联的数据。工作存储器4250和嵌入式/卡存储设备4255可以包括以下至少一种：参考图1至图20描述的存储器设备100和500、sram设备、dram设备、tram设备、nand闪存设备、nor闪存设备、rram设备、fram设备和mram设备。嵌入式存储设备4255可以被嵌入在电子设备4000中，并且作为可移动设备的卡存储设备4255可以安装在电子设备4000上。电子设备4000可以通过诸如全球微波接入互操作性(wimax)4260、无线链接(wlan)4262和超宽带(uwb)4264等的通信模块与外部设备/系统进行通信。电子设备4000还可以包括扬声器4270、麦克风4275、全球定位系统(gps)设备4280和桥接芯片4290。
[0102]
根据本发明构思的至少一个实施例，可以通过避免存储单元的多次导通来提高存储单元的可靠性或耐久性。此外，可以通过防止字线电压由于未选择的存储单元的关断电流而改变来提高所选择的存储单元的感测裕度。此外，可以通过一次读取操作获得多个感测结果，并且可以使用多个感测结果来确定每个存储单元的最佳读取电压。
[0103]
尽管已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离所述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。