灵敏放大器及存储装置的制作方法

本实用新型涉及半导体存储技术领域，特别是涉及一种灵敏放大器及存储装置。

背景技术：

半导体存储装置通常以存储单元组成的大型两维阵列设置。每行的存储单元可以由行线(通常也称作为字线)进行选择，并且每列的存储单元可以由列线(通常称作为位线)进行选择。位于字线和位线交叉部的存储单元用于存储相应的信息。

灵敏放大器能够精确判断存储单元中存储的信息，被广泛应用于各种存储装置，用于读取存储单元中存储的信息。

然而，传统存储装置中的灵敏放大器在功耗、速度及对存储阵列的利用效率等方面，有待进一步提高。

技术实现要素：

基于此，有必要提供一种具备较高读写速度、耗能更少且能提高存储单元阵列利用效率的灵敏放大器及存储装置。

为了实现上述目的，本申请的第一方面提供了一种灵敏放大器，包括第一开关单元、第二开关单元及放大锁存模块，所述放大锁存模块的第一端口经由所述第一开关单元电连接到与存储单元相连接的位线，所述放大锁存模块的第二端口经由所述第二开关单元电连接到参考电压信号；其中，所述放大锁存模块用于在感测放大阶段对信号进行放大，所述第一开关单元被配置为在感测放大阶段前将所述位线上的电压传输至所述第一端口，所述第二开关单元被配置为在感测放大阶段前将所述参考电压信号传输至所述第二端口，并在感测放大阶段断开所述参考电压信号与所述第二端口的电连接。

于上述实施例中的灵敏放大器中，实现了放大锁存模块可以经由一条位线对与该条位线连接的存储单元进行信息的读写操作。相对于传统的灵敏放大器中的放大锁存模块需要一条位线作为参考，避免因存储单元阵列中存在一部分的存储单元没有被正常读写，造成芯片面积浪费的情况发生，可以显著地提高单位面积存储芯片的存储能力，提高存储单元阵列的利用效率。并且，由于本申请中的灵敏放大器在没有参考位线耗电的情况下，可以通过与之连接的位线对存储单元进行信息读写操作，在保证灵敏放大器具备较高的读写速度的前提下降低了灵敏放大器的能耗。

在其中一个实施例中，所述第一开关单元还被配置为在感测放大阶段断开所述位线与所述第一端口的电连接，并在回写阶段导通以将所述放大锁存模块放大后的数据回写进所述存储单元，所述第二开关单元还被配置为在回写阶段断开所述第二端口与参考电压信号的电连接。由于第一开关单元在感测放大阶段断开了放大锁存模块与位线的连接，避免负载对放大锁存模块在感测放大的过程中产生不良影响；由于第二开关单元在回写阶段断开了放大锁存模块与参考电压信号的电连接，可以减少放大锁存模块的能耗。

在其中一个实施例中，所述放大锁存模块的第二端口经由所述第二开关单元电连接到参考电压源，所述参考电压源用于向所述放大锁存模块提供参考电压信号。

在其中一个实施例中，所述放大锁存模块的第二端口经由所述第二开关单元电连接到与互补存储单元连接的互补位线，所述互补位线用于向所述放大锁存模块提供参考电压信号，使得灵敏放大器可以经由单位线向与该位线连接的存储单元读出信息及/或写入信息。

在其中一个实施例中，所述放大锁存模块包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；所述第一晶体管的源极与所述第三晶体管的源极电连接至第一电压节点，所述第二晶体管的源极与所述第四晶体管的源极电连接至第二电压节点，所述第一晶体管的漏极和所述第二晶体管的漏极电连接并作为所述放大锁存模块的第一端口，所述第三晶体管的漏极和所述第四晶体管的漏极电连接并作为所述放大锁存模块的第二端口，所述第一晶体管的栅极和所述第二晶体管的栅极电连接至所述第二端口，所述第三晶体管的栅极和所述第四晶体管的栅极电连接至所述第一端口。

于上述实施例中的灵敏放大器中，通过设置串联的第一晶体管与第二晶体管形成第一反相器，并设置串联的第三晶体管与第四晶体管形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由位线读取的信息放大锁存，并可以将该放大锁存的信息经由该位线写入存储单元。

在其中一个实施例中，所述灵敏放大器还包括第三开关单元及第四开关单元，所述第一电压节点经由所述第三开关单元与电源信号连接，所述第三开关单元在所述感测放大阶段、回写阶段处于导通状态，并在预充电阶段、电荷共享阶段处于断开状态；所述第二电压节点经由所述第四开关单元接地，所述第四开关单元在所述感测放大阶段、所述回写阶段处于导通状态，并在所述预充电阶段、所述电荷共享阶段处于断开状态。

于上述实施例中的灵敏放大器中，通过控制第三开关单元、第四开关单元动作，以控制放大锁存模块的供电情况，并配合灵敏放大器在四个工作阶段对电能的需求情况，与第一晶体管、第二晶体管、第三晶体管与第四晶体管协同动作，使得放大锁存模块可以将经由单位线读取的信息放大锁存，并可以将该放大锁存的信息经由该位线回写入存储单元。

在其中一个实施例中，所述第一晶体管与所述第三晶体管均为pmos管；所述第二晶体管与所述第四晶体管均为nmos管。

在其中一个实施例中，所述灵敏放大器还包括预充电模块，所述预充电模块连接在所述放大锁存模块的第一端口与所述放大锁存模块的第二端口之间，所述预充电模块被配置为在所述预充电阶段对所述放大锁存模块的第一端口和第二端口预充电。

在其中一个实施例中，所述灵敏放大器还包括：

第五开关单元，所述第五开关单元的第一端口与所述放大锁存模块的第二端口连接，所述第五开关单元的第二端口用于在所述感测放大阶段或感测放大阶段后输出第一信息；及/或

第六开关单元，所述第六开关单元的第一端口与所述放大锁存模块的第一端口连接，所述第六开关单元的第二端口用于在所述感测放大阶段或感测放大阶段后输出第二信息。

在其中一个实施例中，所述第五开关单元包括串联的第一子开关单元和第二子开关单元；其中，所述第一子开关单元与所述放大锁存模块的第二端口连接，所述第二子开关单元在所述感测放大阶段或感测放大阶段后将所述放大锁存模块从所述存储单元中读取的信息输出。

在其中一个实施例中，所述第一子开关单元为nmos管；所述第二子开关单元为nmos管。

在其中一个实施例中，所述存储单元包括存储电容及选择晶体管；所述选择晶体管串联在所述存储电容与所述位线之间；其中，所述选择晶体管在所述预充电阶段处于断开状态，并在所述电荷共享阶段、所述感测放大阶段及回写阶段处于导通状态。

在其中一个实施例中，所述选择晶体管为nmos管。

本申请的第二方面提供一种存储装置，所述装置包括存储阵列、若干个位线及若干个如任一本申请实施例中所述的灵敏放大器，所述存储阵列包括若干个呈多行多列排布的存储单元；所述位线分别与位于同一列的所述存储单元电连接；各所述灵敏放大器与各所述位线一对一连接。

于上述实施例中的存储装置中，设置每一列的存储单元均可以在没有参考位线耗电的情况下被对应的灵敏放大器执行读写操作，避免导致位于存储阵列边缘部位的存储单元阵列中有一部分没有被正常读写而造成芯片面积浪费的情况发生；提高了存储单元阵列的利用效率，在保证读写速度的同时降低了能耗。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请第一实施例中提供的一种灵敏放大器的结构框图。

图2为本申请第二实施例中提供的一种灵敏放大器的结构框图。

图3为本申请第三实施例中提供的一种灵敏放大器的电路原理示意图。

图4为本申请第四实施例中提供的一种灵敏放大器的电路原理示意图。

图5为图4中示意的灵敏放大器的工作时序图示意图。

图6为本申请第五实施例中提供的一种灵敏放大器的结构框图。

图7为本申请第六实施例中提供的一种灵敏放大器的电路原理示意图。

图8a为本申请第七实施例中提供的一种灵敏放大器的结构框图。

图8b为本申请第八实施例中提供的一种灵敏放大器的结构框图。

图8c为本申请第九实施例中提供的一种灵敏放大器的结构框图。

图9为本申请第十实施例中提供的一种灵敏放大器的结构框图。

图10为本申请第十一实施例中提供的一种灵敏放大器的结构框图。

图11a为本申请第十二实施例中提供的一种灵敏放大器的电路原理示意图。

图11b为本申请第十三实施例中提供的一种灵敏放大器的电路原理示意图。

图11c为本申请第十四实施例中提供的一种灵敏放大器的电路原理示意图。

图12a为本申请第十五实施例中提供的一种存储装置的结构示意图。

图12b为传统的存储装置的结构示意图。

附图标记说明：

10、第一开关单元；20、放大锁存模块；21、第一晶体管；22、第二晶体管；23、第三晶体管；24、第四晶体管；25、第三开关单元；26：第四开关单元；27、预充电模块；30、第二开关单元；40、存储单元；50、第五开关单元；51、第一子开关单元；52、第二子开关管单元；60、第六开关单元；61、第三子开关单元；62、第四子开关管单元；41、互补存储单元；42、浮空存储单元；100、灵敏放大器。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

如图1所示，在本申请的一个实施例中提供的一种灵敏放大器100中，包括第一开关单元10、放大锁存模块20及第二开关单元30，放大锁存模块20的第一端口经由第一开关单元10电连接到与存储单元40相连接的位线(bitline，bl)，放大锁存模块20的第二端口经由第二开关单元30电连接到参考电压信号vref；放大锁存模块20用于在感测放大阶段对信号进行放大，第一开关单元10被配置为在感测放大阶段前将位线bl上的电压传输至放大锁存模块20的第一端口，第二开关单元30被配置为在感测放大阶段前将参考电压信号vref传输至放大锁存模块20的第二端口，并在感测放大阶段断开参考电压信号vref与放大锁存模块20的第二端口的电连接。

于上述实施例中的灵敏放大器中，实现了放大锁存模块20可以经由一条位线对与该条位线连接的存储单元40进行信息的读写操作。相对于传统的灵敏放大器中的放大锁存模块需要一条位线作为参考，避免因存储单元阵列中存在一部分的存储单元无法被正常读写，造成芯片面积浪费的情况发生，可以显著地提高单位面积存储芯片的存储能力。并且，由于本实施例中的灵敏放大器在没有参考位线耗电的情况下，可以通过与之连接的位线对存储单元进行信息读写操作，在保证灵敏放大器具备较高的读写速度的前提下降低了灵敏放大器的能耗。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，请继续参考图1，第一开关单元10还被配置为在感测放大阶段断开位线bl与放大锁存模块20的第一端口的电连接，并在回写阶段导通以将放大锁存模块20放大后的数据回写进存储单元40，第二开关单元30还被配置为在回写阶段断开放大锁存模块20的第二端口与参考电压信号vref的电连接。由于第一开关单元10在感测放大阶段断开了放大锁存模块20与位线bl的连接，避免位线寄生电容在感测放大阶段影响放大锁存模块20对信号感测放大的速度；由于第二开关单元30在回写阶段断开了放大锁存模块20与参考电压信号vref的电连接，可以减少放大锁存模块的能耗，且使得放大锁存模块20不受参考电压信号vref的影响。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图2所示，放大锁存模块20的第二端口经由第二开关单元30电连接到参考电压源u_vref，参考电压源u_vref用于向放大锁存模块20提供参考电压信号，使得灵敏放大器100在没有参考位线耗电的情况下，可以通过与之连接的位线bl对存储单元40进行信息读写操作，更加节能，并且显著地提高单位面积存储芯片的存储能力。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图3所示，放大锁存模块20包括第一晶体管21、第二晶体管22、第三晶体管23及第四晶体管24；第一晶体管21的源极与第三晶体管23的源极电连接至第一电压节点pcs，第二晶体管22的源极与第四晶体管24的源极电连接至第二电压节点ncs，第一晶体管21的漏极和第二晶体管22的漏极电连接并作为放大锁存模块20的第一端口，第三晶体管23的漏极和第四晶体管24的漏极电连接并作为放大锁存模块20的第二端口，第一晶体管21的栅极和第二晶体管22的栅极电连接至放大锁存模块20的第二端口，第三晶体管23的栅极和第四晶体管24的栅极电连接至放大锁存模块20的第一端口。在本实施例中，可以将第一电压节点pcs设置为输入高电平信号，将第二电压节点ncs设置为输入低电平信号。

于上述实施例中的灵敏放大器中，通过设置串联的第一晶体管与第二晶体管形成第一反相器，并设置串联的第三晶体管与第四晶体管形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由位线读取的信息放大锁存，并可以将该放大锁存的信息经由该位线写入存储单元。

进一步地，请继续参考图3，第一晶体管21可以为pmos晶体管m1，第二晶体管22可以为nmos晶体管m2，第三晶体管23可以为pmos晶体管m3，第四晶体管24可以为nmos晶体管m4。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图4所示，还包括第三开关单元25和第四开关单元26，第一电压节点pcs经由第三开关单元25与电源vblh连接，第三开关单元25在感测放大阶段与回写阶段处于导通状态，并在预充电阶段与电荷共享阶段处于断开状态；第二电压节点ncs经由第四开关单元26接地，第四开关单元26在所述感测放大阶段与所述回写阶段处于导通状态，并在所述预充电阶段与所述电荷共享阶段处于断开状态。

于上述实施例中的灵敏放大器中，通过控制第三开关单元与第四开关单元动作，以控制放大锁存模块的供电情况，并配合灵敏放大器在四个工作阶段对电能的需求情况，与第一晶体管、第二晶体管、第三晶体管及第四晶体管协同动作，使得放大锁存模块可以将经由单位线读取的信息放大锁存，并可以将该放大锁存的信息经由该位线回写入存储单元。

进一步地，请继续参考图4，灵敏放大器还包括预充电模块27，预充电模块27连接在放大锁存模块20的第一端口与放大锁存模块20的第二端口之间，预充电模块27被配置为在所述预充电阶段对放大锁存模块20的第一端口和放大锁存模块20的第二端口预充电。

具体地，请参考图4和图5，灵敏放大器的工作状态主要包括预充电阶段pcg、电荷共享阶段cs、感测放大阶段sensing及向存储单元写入信息的回写阶段writerecovery四个阶段，其中，idel为过渡阶段。以下结合四个阶段中各元件的工作状态的描述来示意本实施例中灵敏放大器的工作原理：

预充电阶段pcg，第一开关单元10与第二开关单元30均处于闭合导通状态，预充电模块pcg开始充电，存储单元40的字线wl为低，pcs和ncs为u_vref。

电荷共享电阶段cs，第一开关单元10与第二开关单元30均处于闭合导通状态，存储单元40的字线wl为高，预充电模块pcg停止充电，pcs和ncs为u_vref。

感测放大阶段sensing，第一开关单元10与第二开关单元30均处于断开状态，存储单元40的字线wl为高，第三开关单元25与第四开关单元26均处于闭合导通状态，pcs为vblh，ncs为低电平，预充电模块pcg停止充电，放大锁存模块20经由第一开关单元10从存储单元40读取信息。

回写阶段writerecovery，第一开关单元10处于闭合导通状态，第二开关单元30处于断开状态，存储单元40的字线wl为高，第三开关单元25与第四开关单元26均处于闭合导通状态，pcs为高电平，ncs为低电平，预充电模块pcg停止充电，放大锁存模块20经由第一开关单元10将读取的信息写入存储单元40。

灵敏放大器依次循环工作在上述四个阶段，实现经由单一位线对存储单元进行信息读写操作，更加节能，并显著提高了单位面积存储芯片的存储能力。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图6所示，第二开关单元30的第一端口与放大锁存模块20的第二端口连接，第二开关单元30的第二端口与连接到互补存储单元41的互补位线(bitlinebar，blb)连接，互补位线blb用于向放大锁存模块20提供参考电压信号。互补存储单元41与存储单元40的结构可以相同也可以不同。在本实施例中，优选设置互补存储单元41与存储单元40的结构相同。

请参考图7，在本申请的一个实施例中提供的一种灵敏放大器中，放大锁存模块20经由第二开关单元30与互补位线blb连接，互补位线blb与互补存储单元41连接。本实施例中的灵敏放大器与图3中示意的灵敏放大器的区别在于，将图3中示意的电源u_vref替换为互补位线blb。在本实施例中，由互补位线blb向放大锁存模块20提供参考电压信号，灵敏放大器的工作原理与图3中示意的灵敏放大器的工作原理相同。由于在感测放大阶段以及回写阶段，放大锁存模块与互补位线blb之间通过处于断开状态的第二开关单元30隔离开，起到了节省功耗的效果。当读取的是与互补位线blb连接的互补存储单元41中信息时，在感测放大阶段以及回写阶段，放大锁存模块20与位线bl之间通过处于断开状态的第一开关单元10隔离开。可以通过识别字线(行)地址信号来识别是读取与位线bl连接的存储单元40的信息，还是读取与互补位线blb连接的互补存储单元41的信息，比如通过字线(行)地址的最低位是“1”还是“0”。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，在所述灵敏放大器还包括：

第五开关单元，所述第五开关单元的第一端口与所述放大锁存模块的第二端口连接，所述第五开关单元的第二端口用于在所述感测放大阶段或感测放大阶段后输出第一信息；及/或

第六开关单元，所述第六开关单元的第一端口与所述放大锁存模块的第一端口连接，所述第六开关单元的第二端口用于在所述感测放大阶段或感测放大阶段后输出第二信息。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图8a所示，灵敏放大器100还包括第五开关单元50，第五开关单元50的第一端口与放大锁存模块20的第二端口连接，第五开关单元50的第二端口用于在所述感测放大阶段或感测放大阶段后输出第一信息。减小了负载对放大锁存模块20从存储单元40中读取信息的过程中对放大锁存模块20的影响。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图8b所示，灵敏放大器100还包括第六开关单元60，第六开关单元60的第一端口与放大锁存模块20的第一端口连接，第六开关单元60的第二端口用于在所述感测放大阶段或感测放大阶段后输出第二信息。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图8c所示，灵敏放大器100还包括第五开关单元50及第六开关单元60，第五开关单元50的第一端口与放大锁存模块20的第二端口连接，第五开关单元50的第二端口用于在感测放大阶段或感测放大阶段后输出第一信息；第六开关单元60的第一端口与放大锁存模块20的第一端口连接，第六开关单元60的第二端口用于在感测放大阶段或感测放大阶段后输出第二信息。

进一步地，如图9所示，在本申请的一个实施例中提供的一种灵敏放大器中，第五开关单元50包括串联的第一子开关单元51和第二子开关管单元52；其中，第一子开关单元51与放大锁存模块20的第二端口连接，第二子开关单元52在感测放大阶段或感测放大阶段后将放大锁存模块20从存储单元40中读取的第一信息输出。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图10所示，与图9所示实施例的区别在于，还包括第六开关单元60，第六开关单元60的第一端口与放大锁存模块20的第一端口连接，第六开关单元60的第二端口用于在所述感测放大阶段或感测放大阶段后输出第二信息。在本实施例中，可以设置第六开关单元60包括串联的第三子开关单元61和第四子开关管单元62，第三子开关单元61与放大锁存模块20的第一端口连接，第四子开关管单元62在所述感测放大阶段或感测放大阶段后将放大锁存模块20从存储单元40中读取的第二信息输出。

进一步地，请参考图11a，第一子开关单元51包括nmos晶体管m8，第二子开关单元52包括nmos晶体管m9，其中，nmos晶体管m8的源极端接地，nmos晶体管m8的栅极端与放大锁存模块20的第二端口连接，nmos晶体管m9的源极端与nmos晶体管m8的漏极端连接，nmos晶体管m9的漏极端用于输出放大锁存模块从存储单元40中读取的第一信息data1。nmos晶体管m8与nmos晶体管m9在感测放大阶段或感测放大阶段后处于闭合导通状态，以将放大锁存模块20从存储单元40中读取的第一信息data1经由nmos晶体管m9的漏极端输出。

进一步地，请参考图11b，与图8b所示实施例的区别在于，第六开关单元60包括串联的第三子开关单元61和第四子开关管单元62，第三子开关单元61与放大锁存模块20的第一端口连接，第四子开关管单元62在所述感测放大阶段或感测放大阶段后将放大锁存模块20从存储单元40中读取的第二信息输出。第三子开关单元61包括nmos晶体管m10，第四子开关单元62包括nmos晶体管m11，其中，nmos晶体管m10的源极端接地，nmos晶体管m10的栅极端与放大锁存模块20的第一端口连接，nmos晶体管m11的源极端与nmos晶体管m10的漏极端连接，nmos晶体管m11的漏极端用于输出放大锁存模块20从存储单元40中读取的第二信息data2。

进一步地，请参考图11c，第一子开关单元51包括nmos晶体管m8，第二子开关单元52包括nmos晶体管m9，其中，nmos晶体管m8的源极端接地，nmos晶体管m8的栅极端与放大锁存模块20的第二端口连接，nmos晶体管m9的源极端与nmos晶体管m8的漏极端连接，nmos晶体管m9的漏极端用于输出放大锁存模块20从存储单元40中读取的第一信息data1。第三子开关单元61包括nmos晶体管m10，第四子开关单元62包括nmos晶体管m11，其中，nmos晶体管m10的源极端接地，nmos晶体管m10的栅极端与放大锁存模块20的第一端口连接，nmos晶体管m11的源极端与nmos晶体管m10的漏极端连接，nmos晶体管m11的漏极端用于输出放大锁存模块20从存储单元40中读取的第二信息data2。

具体地，请继续参考图11c，可以将第二子开关单元的数据输出端口与第四子开关单元的数据输出端口均预充电为高电平。若读取的存储单元40中存储的是“0”，则在感测放大阶段或感测放大阶段后，放大锁存模块20第一端口为低，第二端口为高。则放大锁存模块20第二端口的高电平，使得nmos晶体管m8导通，并经由nmos晶体管m9输出低电平信号；同时，放大锁存模块20第一端口的低电平信号，使得nmos晶体管m10处于截止状态，使得nmos晶体管m11的数据输出端口保持在预充电时的高电平状态。从而实现了信号的差分互补传输，保证信号传输的准确性。

虽然图11a、图11b和图11c中显示了单个晶体管，但是第一子开关单元51或第二子开关单元52可以为并行排列的多个nmos晶体管，第三子开关单元61或第四子开关单元62可以为并行排列的多个nmos晶体管。通常，使用并行的多晶体管可以帮助增加晶体管的电流处理能力。由于放大锁存模块20第一端口和/或第二端口的信号连接在nmos晶体管m8或者nmos晶体管m10的栅极，在输出结果时，不会使得负载影响放大锁存模块20的状态，从而不会影响存储数据的准确性。图11a、图11b和图11c旨在示意性说明本申请的工作原理，并不作为对本申请的限制，可以根据实际需要对图11a、图11b和图11c所示的电路作等效变形，均属于本申请保护的范围。

进一步地，在本申请的一个实施例中提供的一种灵敏放大器中，如图11a、图11b和图11c所示，存储单元40包括存储电容bitcell和选择晶体管m7，选择晶体管m7控制端接字线wl；选择晶体管m7串联在存储电容bitcell与位线bl之间；选择晶体管m7被配置为在所述预充电阶段处于断开状态，并在所述电荷共享阶段、所述感测放大阶段及所述回写阶段处于导通状态。选择晶体管m7可以为nmos管。

在本申请的一个实施例中提供的一种存储装置中，如图12a所示，包括存储阵列和若干个位线，其中，存储阵列包括若干个呈多行多列排布的存储单元40；所述位线分别与位于同一列的存储单元40均相连接；以及若干个如任一本申请实施例中所述的灵敏放大器sa，与各所述位线一对一连接。图12b为采用传统的灵敏放大器形成的存储装置，由图12b可知，存储装置的存储阵列边缘的存储单元中一半为处于闲置状态的浮空存储单元42，导致存储芯片面积的浪费。而采用本申请实施例中的灵敏放大器在没有连接用于提供参考电压信号的互补位线的情况下，可以实现经由单位线对与该单位线连接的存储单元进行信息读写操作，避免导致存储装置中存在浮空存储单元而浪费芯片的面积。浮空存储单元42的结构与存储单元40的结构可以相同，也可以不同。在本实施例中，优选设置浮空存储单元42的结构与存储单元40的结构相同。

本申请实施例中提供的灵敏放大器和存储装置可以应用于、但不限于dram，sdram，sram，ddrsdram，ddr2sdram，ddr3sdram，ddr4sdram，lpddr4sdram，ddr5sdram，lpddr5sdrm，gddr5sdram，gddr6sdram，pram，mram，rram。

请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。