相关申请案
本申请案含有涉及由布鲁斯a.利卡宁(brucea.liikanen)及拉里j.库德尔(larryj.koudele)先前申请的标题为“具有动态处理电平校准的存储器装置(memorydevicewithdynamicprocessinglevelcalibration)”的美国专利申请案。相关申请案经指派给美光科技公司(microntechnology,inc.)且通过在2017年5月25申请的申请案号15/605,858识别。
本申请案含有涉及由布鲁斯a.利卡宁(brucea.liikanen)及拉里j.库德尔(larryj.koudele)先前申请的标题为“具有动态目标校准的存储器装置(memorydevicewithdynamictargetcalibration)”的美国专利申请案。相关申请案经指派给美光科技公司(microntechnology,inc.)且通过在2017年5月25申请的申请案号15/605,855识别。
本申请案含有涉及由布鲁斯a.利卡宁(brucea.liikanen)及拉里j.库德尔(larryj.koudele)先前申请的标题为“具有编程校准的存储器装置(mmemorydevicewithprogrammingcalibration)”的美国专利申请案。相关申请案经指派给美光科技公司(microntechnology,inc.)且通过在2017年5月25申请的申请案号15/605,853识别。
本发明的实施例大体上涉及存储器子系统，且特定来说，涉及具有使用基于组件的功能进行的动态校准的存储器子系统。
背景技术：
存储器系统可采用存储器装置来存储及存取信息。存储器装置可包含易失性存储器装置、非易失性存储器装置或组合装置。非易失性存储器装置可包含采用“nand”技术或逻辑门、“nor”技术或逻辑门或其组合的快闪存储器。
例如快闪存储器的存储器装置利用电能以及对应阈值电平或处理电压电平来存储及存取数据。然而，快闪存储器装置的性能或特性随着时间或使用情况而改变或降级。性能或特性的变化随着时间推移与阈值或处理电压电平发生冲突，从而导致错误及其它性能问题。鉴于商业竞争压力不断增加，以及不断增长的消费者期望以及让市场上的产品差异化的愿望，人们越来越希望找到这些问题的答案。另外，降低成本、提高效率及性能以及满足竞争压力的需求给寻找这些问题的答案带来了更大的压力。
附图说明
从下文给出的详细描述及从本发明的各种实施例的附图将更加完全地理解本发明。然而，图式不应理解为将本发明限于特定实施例，而仅是为了解释及理解。
图1说明根据本发明的一些实施例的包含存储器系统的实例计算环境。
图2a、2b及2c说明根据本技术的实施例的图1中的处理电平校准机构的进展的实例。
图3a、3b及3c说明根据本技术的实施例的不同控制设置及对应读取电平。
图4说明根据本技术的实施例的编程寄存器集。
图5说明根据本技术的实施例的高速缓存缓冲器配置。
图6说明根据本技术的实施例的通信序列。
图7是根据本技术的实施例的用于动态地且连续地校准处理电平的实例方法的流程图。
图8是本发明的实施例可操作于其中的实例计算机系统的框图。
具体实施方式
本发明的方面涉及用于动态地且连续地校准处理电平(例如读取电平)的存储器系统。存储器系统可为存储系统，例如固态驱动器(ssd)。在一些实施例中，存储器系统是混合存储器/存储系统。一般来说，主机系统可利用包含媒体(例如一或多个存储器装置)的存储器系统。存储器装置可包含非易失性存储器装置，例如(举例来说)“与非”(nand)。在一些实施例中，存储器系统可进一步利用相变类型存储器(pcm)、铁电ram(fram)等。主机系统可提供将数据存储在存储器系统的存储器装置处的写入请求及可提供检索存储在存储器系统处的数据的读取请求。
调整处理电平(例如读取电平)通常需要多个取样操作。每一取样操作可能需要处理电路(例如存储器装置控制器)来启动及/或控制取样操作。在取样操作的此实施期间，处理电路被占用且无法实施其它功能。因此，处理电平调整可增加处理电路的工作负荷及使其它任务延迟。
本发明的方面通过利用组件级功能来分配整体工作负荷/资源来解决上述及其它缺点，借此提高存储器系统的整体效率。举例来说，存储器系统可使用其中的控制器实施或控制整体校准过程。在收集样本时，控制器可利用存储器组件(例如nand组件/裸片)的一或多个嵌入或经预先配置功能，例如软位读取(sbr)功能或类似/经调整功能，而非发出多个读取命令。在一些实施例中，nand存储器组件可经配置以实施响应于来自控制器的单个命令执行多次读取的读取样本偏移(rso)功能。在一些实施例中，rso功能可在三种不同读取电平下执行三次读取，使得一次读取是在设置电平或中心读取电平下执行，一次读取在高于设置电平(例如，高n次点击或n个电平)的电平下执行，且一次读取在低于设置电平(例如，低n或m次点击或n或m个电平)的电平下执行。在一些实施例中，rso功能可在对应数目个不同读取电平下执行5次或更多次读取。
控制器可使用经预先配置的存储器功能执行连续读取电平校准(crlc)过程所需的多次读取，此减少了控制器的工作负荷及存储器组件的故障时间。因此，控制器可执行其它功能(而非发出额外命令)以执行一组所需读取，且存储器组件可执行一组所需读取而无需等待控制器命令每次读取。
足够详细地描述以下实施例以使所属领域的技术人员能够制造及使用实施例。然而，相关领域的技术人员应理解，本技术可具有额外实施例，且可无下文参考图1到8描述的实施例的细节中的若干细节的情况下实践本技术。
图1是具有根据本技术的实施例配置的动态处理电平校准机构的计算环境100的框图。计算系统100包含存储器子系统(在下文也称为“存储器系统”(例如存储器系统102))。存储器子系统的实例是存储系统，例如固态驱动器(ssd)。在一些实施例中，存储器子系统是混合存储器/存储子系统。一般来说，主机系统可利用包含一或多个存储器组件的存储器子系统。主机系统可提供将存储在存储器子系统处的数据且可请求将从存储器子系统检索的数据。如展示，存储器系统102包含一或多个存储器装置104(例如nand快闪)及控制器106。存储器系统102可操作地将存储器装置104耦合到主机装置108(例如上游中央处理器(cpu))。存储器装置104可包含经配置以将数据存储于存储器装置104中及提供对存储器装置104中的数据的存取的电路系统。存储器装置104可被提供为计算机或其它电子装置中的半导体集成电路及/或外部可卸除装置。存储器装置104包含一或多个存储器区域或存储器部件120。存储器部件120可为个别存储器裸片、单个存储器裸片中的存储器平面、与穿硅通路(tsv)垂直连接的存储器裸片堆叠或类似物。在一个实施例中，存储器部件120中的每一者可由半导体裸片形成且与其它存储器部件裸片布置在单个装置封装(未展示)中。在其它实施例中，存储器部件120中的一或多者可共同定位在单个裸片上及/或分布在多个装置封装上。存储器系统102及/或个别存储器部件120还可包含用于存取及/或编程(例如写入)数据及例如用于处理信息及/或与控制器106通信的其它功能性的其它电路组件(未展示)，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/输入寄存器等。
存储器部件120中的每一者包含各自将数据存储于电荷存储结构中的存储器单元122阵列。存储器单元122可包含例如浮动栅极、电荷陷阱、相变、铁电、磁阻及/或经配置以持久性或半持久性地存储数据的其它合适存储元件。存储器单元122可为可经编程到表示信息的目标状态的单晶体管存储器单元。例如，电荷可经置放在存储器单元122的电荷存储结构(例如电荷陷阱或浮动栅极)上或从所述电荷存储结构移除以将单元编程到特定数据状态。存储于存储器单元122的电荷存储结构上的电荷可指示所述单元的阈值电压(vt)。举例来说，单电平单元(slc)可经编程到可由二进制单位1或0表示的两种不同数据状态中的标定者。
一些存储器单元(例如快闪存储器单元)可经编程到多于两种数据状态中的标定者。举例来说，可经编程到四种状态(例如由二进制00、01、10、11表示)中的任一者的存储器单元可用于存储两个数据位且可称为多电平单元(mlc)。又其它存储器单元可经编程到八种数据状态(例如000、001、010、011、100、101、110、111)中的任一者，从而准许将三个数据位存储于单个单元中。此类单元可称为三电平单元(tlc)。甚至更高数目个数据状态也是可能的，例如在四电平单元(qlc)中发现的数据状态，其可经编程到16种数据状态(例如0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111)中的任一者以用于存储四个数据位。能够存储更高数目个数据状态的存储器单元122可提供更高密度的存储器而无需增加存储器单元的数目，因为每一单元可表示一个以上数字(例如一个以上位)。
存储器单元122可经布置成行(例如，每一者对应于字线143)及列(例如，每一者对应于位线)。每一字线143可包含一或多个存储器页124，这取决于那个字线143的存储器单元122经配置以存储的数据状态的数目。举例来说，各自经配置以存储两种数据状态中的一者的存储器单元122(例如经配置以各自存储一个位的slc存储器单元)的单个字线可包含单个存储器页124。替代地，各自经配置以存储四种数据状态中的一者的存储器单元122(例如经配置以各自存储两个位的mlc存储器单元)的单个字线可包含两个存储器页124。此外，在字线143内，页124可经交错使得各自经配置以存储两种数据状态中的一者的存储器单元122(例如slc存储器单元)的字线143可包含在“偶奇位线架构”中的两个页(例如，其中单个字线143的奇数数目个列中的所有存储器单元122经分组作为第一页，且同一字线143的偶数数目个列中的所有存储器单元122经分组作为第二页)。当偶奇位线架构用于各自经配置以存储更大数目个数据状态的存储器单元122(例如经配置为mlc、tlc、qlc等的存储器单元)的字线143中时，每字线143页的数目可甚至更高(例如4个、6个、8个等)。每一列可包含耦合到共同源极的串联耦合存储器单元122串。每一串的存储器单元122可串联连接于源极选择晶体管(例如场效应晶体管)与漏极选择晶体管(例如场效应晶体管)之间。源极选择晶体管可共同耦合到源极选择线，且漏极选择晶体管可共同耦合到漏极选择线。
存储器系统102可使用存储器单元122的不同分组处理数据。举例来说，存储器单元122的存储器页124可经分组成存储器126中。在操作中，数据可例如通过写入到几个群组的页124及/或存储器块126关于存储器系统102的各个存储器区域被写入或以其它方式编程(例如擦除)。在基于nand存储器中，写入操作通常包含用特定数据值(例如具有逻辑0或逻辑1值的数据位串)对所选择存储器页124中的存储器单元122进行编程。擦除操作类似于写入操作，除了擦除操作将整个存储器块126或多个存储器块126重新编程到相同数据状态(例如逻辑0)外。
在其它实施例中，存储器单元122可经布置在与所说明的实施例中展示的群组及/或阶层类型不同的群组及/或阶层中。此外，虽然在说明的实施例中出于说明目的用特定数目个存储器单元、行、列、块及存储器单元来展示，但在其它实施例中，存储器单元、行、列、区域及存储器单元的数目可改变，且尺度可比说明的实例中展示的更大或更小。举例来说，在一些实施例中，存储器系统102可仅包含一个存储器部件120。替代地，存储器系统102可包含2个、3个、4个、8个、10个或10个以上(例如16个、32个、64个或64个以上)存储器部件120。虽然在图1中将存储器部件120展示为各自包含2个存储器块126，在其它实施例中，每一存储器部件120可包含1个、3个、4个、8个或8个以上(例如16个、32个、64个、100个、128个、256个或256个以上存储器块)。在一些实施例中，每一存储器块123可包含例如215个存储器页，且块内的每一存储器页可包含例如212个存储器单元122(例如“4k”页)。
控制器106可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。控制器106可包含经配置以执行存储于存储器中的指令的处理器130。处理器130可为处理装置。在说明的实例中，控制器106的存储器包含经配置以执行用于控制计算系统100的操作的各种过程、逻辑流及例程的嵌入式存储器132，所述控制包含管理存储器系统102及处置存储器系统102与主机系统108之间的通信。在一些实施例中，嵌入式存储器132可包含存储例如存储器指针、经提取数据等的存储器寄存器。嵌入式存储器132还可包含用于存储微代码的只读存储器(rom)。虽然已将图1中说明的示范性存储器系统102说明为包含控制器106，但在本技术的另一实施例中，存储器装置可不包含控制器，且可代替地依赖于外部控制(例如，由外部主机或由与存储器装置分离的处理器或控制器提供)。
在说明的实例中，存储器装置104的另一组织或细节用页映射表142表示。页映射表142可表示存储器块126中的每一者的存储器页124的分组、地址、类型或其组合。举例来说，存储器块126中的每一者可包含对应于字线群组144的存储器页124。而且，举例来说，存储器页124可进一步对应于逻辑页类型146，例如下页(lp)148、上页(up)150、额外页(ep)152或顶部页(tp)(未展示)。
字线群组144可包含对应于用于实施例如读取或写入数据的处理功能的一或多个字线143的存储器页124的分组。字线群组144可为用于字线143或连接到字线143的存储器页124的分组。字线143可对应于存储器单元122的物理布局或架构。
例如up150、lp148及xp152的页类型146可表示存储器页124的呈特定顺序的位的分组。页类型可对应于存储器单元122的逻辑布局、架构或值。举例来说，lp148可表示存储于存储器页124或其中的存储器单元122中的第一信息位。lp148可针对slc单元类型、mlc单元类型、tlc单元类型或其组合。而且，举例来说，up150可对应于或表示存储于存储器页124或其中的存储器单元122中的第二信息位。up150可针对存储器单元122的tlc或mlc类型。而且，举例来说，xp152可表示存储于存储器页124或其中的存储器单元122中的第三信息位，例如针对最高有效位或最低有效位。xp152可针对存储器单元122的tlc类型。
存储器系统102可使用处理电平154来存储或存取数据。处理电平154可包含电压或电流的阈值或操作电平。举例来说，处理电平154可包含阈值电压156、读取电平电压158、编程电平电压、编程步长或其组合。阈值电压156可为施加于控制栅极的电压，在所述电压下存储器单元122的电路系统变成导电的且可测量电流。阈值电压156可通过控制保持于存储器单元122的浮动栅极或电荷陷阱中的电荷量来影响及控制。存储器系统102可基于编程电平电压将某一电荷量存储到存储器单元122中来表示对应数据值。存储器系统102将编程电平电压施加于控制栅极或字线以对浮动栅极或电荷陷阱充电。浮动栅极或电荷陷阱可进行电隔离，此可使存储器单元能够存储及保持电荷。
存储器系统102可使用经存储电荷表示数据。举例来说，将电荷存储于浮动栅极或电荷陷阱上可用于存储slc类型单元的位值0。位值1可对应于无针对slc存储的电荷的浮动栅极或电荷陷阱。在其它类型单元中，例如针对mlc、tlc或qlc，存储器系统102可将特定电荷量存储于浮动栅极或电荷陷阱上以表示不同位值。mlc类型单元可具有四种不同电荷状态，tlc可具有八种不同电荷状态，且qlc可具有16中不同状态。电荷状态中的每一者可对应于上文所论述的唯一二进制值。一般来说，存储器页可为各自经配置以存储不同数目个位的任何数目个不同类型。存储器页可根据2n数目个状态进行配置，其中n对应于每单元的位数目。在一些实施例中，位数目(n)可对应于非整数数目。举例来说，存储器页可经配置以使用14种定义分配状态每单元存储3.8125个位。
存储器系统102可使用对应于数据值的读取电平电压158读取或确定存储于存储器单元122中的数据值。存储器系统102可将读取电平电压158施加于控制栅极及测量跨存储器单元的电流或电压以读取存储于单元中的数据。存储于浮动栅极或电荷陷阱中的电荷可隔开或使放置在控制栅极上用于读取或存取经存储数据的电荷量偏移。因而，在施加了读取电平电压158的情况下，跨存储器单元的经测量电流或电压将对应于存储于浮动栅极或电荷陷阱中的电荷量。
在存储器系统102的操作期间，装置的电特性(即，电荷保持能力)可由于重复数据写入、擦除及/或读取而改变。重复数据操作可导致电隔离浮动栅极或电荷陷阱(例如氧化物层)的结构击穿或磨损。在考虑存储器单元122的变化电特性时，存储器系统102可移位或校准读取电平电压158。
编程电平电压与读取电平电压158及阈值电压156相关联。编程电平电压、读取电平电压158、阈值电压156或其组合可对应于存储于存储器单元122中的位的数目。
举例来说，经配置以将电荷存储在两种可能状态中的一者中的存储器单元122(例如slc存储器单元)可具有不同于结合经配置以将电荷存储在四种可能状态中的一者中的存储器单元122(例如mlc存储器单元)或经配置以将电荷存储在八种可能状态中的一者中的存储器单元122(例如tlc存储器单元)一起使用的相关联编程电平、读取电平及阈值电压不同的相关联编程电平、读取电平及阈值电压。针对每一类型存储器单元(例如slc、mlc、tlc、qlc等)，编程电平电压、读取电平电压158、阈值电压156或其组合的特定值可与可能数据值中的每一者相关联。存储器系统102可迭代地将电荷存储于存储器单元122中以进行写入或编程操作，例如针对增量步长脉冲编程(ispp)。编程步长可包含用于在每一迭代中增加存储的电荷的递增或电压值。存储器系统102可通过递增地存储或增加对应于编程步长的电荷量来达到编程电平电压。
处理电平154可经存储于存储器系统102、主机装置108或其组合中。举例来说，存储器系统102可包含控制器106的一或多个电平寄存器164、存储器装置104、存储器系统102的另一存储器位置或其组合以用于存储处理电平154。电平寄存器164可存储阈值电压156、读取电平电压158、编程电平电压、编程步长或其组合。计算系统100、控制器106及/或主机108可存取电平寄存器164、写入或调整电平寄存器164中的值或其组合。类似地，处理电平154可经存储于控制器106的嵌入式存储器、存储器装置104、存储器系统102的另一存储器位置或其组合中。
计算系统100可基于反馈信息动态地计算或调整处理电平154。举例来说，计算系统100可使用处理电平校准机构176连续更新读取电平电压158。处理电平校准机构176可为用于实施上文提及的校准的唯一过程、方法、功能、电路系统、配置或其组合。
出于说明性目的，下文使用读取电平电压158描述处理电平校准机构176(例如crlc)。然而，应理解，处理电平校准机构176可针对图1的阈值电压156、编程电平电压、编程步长或其组合实施。
在一些实施例中，计算系统100可使用rso机构182实施处理电平校准机构176。rso机构182可包含用于基于单个命令执行多次读取的一组过程/序列/指令。举例来说，rso机构182可为由存储器装置104(例如nand)基于来自控制器106的命令(例如onfi读取命令)实施或实行的功能。响应于来自控制器106的单个命令，nand可对标定存储器单元122(例如特定页)执行一组多次(例如三次或五次)读取。在一些实施例中，nand可使用中心读取电平、低于中心读取电平的一或多个左/低读取电平及高于中心读取电平的一或多个右/高读取电平执行读取。
图2a、2b及2c展示根据本技术的实施例的使存储器页的错误计数(沿着y轴展示)与用于从单元读取数据的读取电压(沿着x轴展示)相关的图表。图2a、2b及2c展示图1的处理电平校准机构176的进展。处理电平校准机构176可调整读取电平电压158以如图2a到图2c中说明那样减小错误计数。处理电平校准机构176的取样部分，例如通过使用特定读取电平读取经存储值，可使用rso机构182实施且无需控制器发出个别/单独命令。虽然图式说明其中校准机构使用经测量错误计数来校准读取电平电压的实施例，但在其它实施例中可鉴于其它经测量特性(位错误率等)使用本技术类似地校准其它处理电平(例如编程电压、阈值电平等)。
图2a到2c说明随着处理电平校准机构176被实施读取电平电压158及对应样本及结果中的循序变化、调整或校准。图1的计算系统100可实施处理电平校准机构176，其包含读取电平电压158中的迭代变化、调整或校准。计算系统100可在一持续时间内进一步多次实施处理电平校准机构176以迭代地调整读取电平电压158。
图2a展示在实施处理电平校准机构176之前或在未实施处理电平校准机构176时的实例行为。在启动或实施处理电平校准机构176时，计算系统100可使用其中的组件中的一或多者取样数据及产生或更新测试测量集。测试测量集可包含中心结果204、第一偏移结果206、第二偏移结构208、其它结果或其组合。计算系统100可基于确定对应于使用读取电平电压158或使用从读取电平电压158偏移的电压的一组读取操作的结果产生或更新测试测量集。
举例来说，计算系统100可基于确定对应于使用图1的存储器页124的例子的特定页类型的读取电平电压158读取或存取的数据的错误计数确定中心结果204。在图2a中将对应于读取电平电压158的原始、未经调整或未经校正例子的中心结果204表示为“o”。
计算系统100可基于确定对应于使用第一偏移电平216读取或存取的数据的错误计数类似地确定第一偏移结果206。计算系统100可基于确定对应于使用第二偏移电平218读取或存取的错误计数类似地确定第二偏移结果208。第一偏移电平216由从x轴向上引出到曲线的垂直虚线指示。将图表的对应位置展示为定位到在图2a中的中心结果204右侧及上方的三角形。第二偏移电平218由从x轴引出到图表的垂直虚线指示，其中曲线上的对应位置定位在图2a中的中心结果204左侧及下方。
第一偏移电平216及第二偏移电平218可各自为用于读取或存取存储于图1的存储器单元122的对应例子中的数据的电压电平。第一偏移电平216及第二偏移电平218可为彼此不同且不同于读取电平电压158的值。举例来说，第一偏移电平216可大于读取电平电压158。而且，举例来说，第二偏移电平218可小于读取电平电压158。
而且，举例来说，第一偏移电平216、第二偏移电平218或其组合可从读取电平电压158偏移了偏移量度220。偏移量度220可表示从偏移电平中的一或多者的读取电平电压158分离或偏移的量。在一些实施例中，偏移量度220可为一或多次点击或移动单位。偏移量度220可进一步表示分离或偏移的方向或标志、程度或量值或其组合。
在实施处理电平校准机构176时，存储器系统102可选择对应于页的一个页类型或其组合的裸片、存储器块、存储器页、修整或读取电平电压158。可随机地或根据迭代过程/模式做出选择。在选择之后，计算系统100可取样测试测量集的至少中心结果204、第一偏移结果206及第二偏移结果208。在一些实施例中，存储器系统102可使用在相反方向上都从读取电平电压158偏移了偏移量度220的第一偏移电平216及第二偏移电平218。存储器系统102可使用中心结果204、第一偏移结果206及第二偏移结果208调整或校准读取电平电压158。
计算系统100可基于比较或平衡各种结果调整、更新或校准读取电平电压158。在一些实施例中，计算系统100可在迭代及/或实施方案之间调整或更新偏移量度220以用于校准读取电平电压158。在一些实施例中，计算系统100可另外在其预期部署或使用之前在存储器系统102图1的制造、配置或设置期间或作为其部分使用处理电平校准机构176校准读取电平电压158。
图2b说明根据本发明的实施例的已相较于图2a中说明的读取电平电压158经调整或校准的实例读取电平电压158。图2b可表示在读取电平电压158已沿着曲线图稳定或居中之前在处理电平校准机构176实施期间的时刻(例如，针对迭代中的一者)。读取电平电压158在图2b中被说明为比图2a中还要低或更靠左。然而，应理解，读取电平电压158可在任何方向上进行调整且按任何递增量或值进行调整。处理电平校准机构176可调整读取电平电压158以例如根据存储器单元122的电流条件或特性减少对应存储器单元122的错误率或计数。
读取电平电压158可以多种方式进行校准。举例来说，读取电平电压158可基于比较或平衡各个结果递增或移位预定量或递增量(例如点击)。而且，举例来说，可向读取电平电压158指派对应于取样过程的一或多个结果的预定值。而且，举例来说，读取电平电压158可基于结果中的一或多者由第一偏移电平216或第二偏移电平218替换。
在一些实施例中，存储器系统102可使用读取电平电压158的经更新/经调整例子计算新偏移电平。存储器系统102可使用读取电平电压158的经更新/经调整值读取数据用于处理电平校准机构176的稍后或后续迭代/实施。可处理对应读取的结果，且读取电平电压158可进一步相应地进行校准。举例来说，在迭代之间，控制器106可根据对应于中心结果204、第一偏移结果206、第二偏移结果208等之中的最低者的偏移/读取电平调整(例如增加或减小)读取电平电压158。因此，读取电平电压158、第一偏移电平216及第二偏移电平218可在迭代之间/跨所述迭代不同，如图2a到图2c中所说明。过程可周期性地重复以连续校准读取电平。
图2c说明根据本发明的实施例的处理电平校准机构176的实施结束时或之后的实例行为/条件。如说明，处理电平校准机构176的实施方案可校准将定位在错误读取电平相关曲线图的底部或最小值(例如中心)处或距底部或最小值阈值距离内的读取电平电压158。使用中心结果204及一或多个偏移结果的处理电平校准机构176提供减少由读取引入的错误的益处。处理电平校准机构176可找到基于迭代地测试读取电平电压158的不同可能值及比较对应错误计数减少读取错误的读取电平电压158。
处理电平校准机构176可迭代地校准读取电平电压158直到将经测试读取电平估计为产生最低错误计数/错误率的读取电平，例如沿着错误/读取电平曲线图居中，如图2a到2c中所说明。在一些实施例中，控制器106可基于来自中心结果204及周围读取电平的差具有相反正负号(例如正及负)估计读取电平被居中。此外，控制器106可基于进一步确定中心结果204与周围读取电平之间的差中的相等或类似(例如在阈值内)量值估计中心状态。在一些实施例中，控制器106可估计在校准模式跨迭代改变时读取电平被居中。举例来说，控制器106可存储读取电平设置在先前迭代中的一或多者期间是增加还是减小。控制器106可确定当调整方向改变(例如，从增加到减小或反之亦然)时的抖动状态。如图2a到2c中说明，控制器106可在对读取电平设置的调整从减小/减法运算(例如从调整读取电平设置以左移)转到增大/加法运算时确定抖动状态。
出于说明性目的，图2a到2c展示利用一组三个读取电平(例如中心读取电平、下读取电平及上读取电平)产生读取样本的处理电平校准机构176。然而，应理解，处理电平校准机构176可利用具有不同数目个(例如两个或更多个)读取电平的集。举例来说，处理电平校准机构176可产生对应于中心读取结果、第一较低电平、第二较低电平、第一较高电平及第二较高电平的五个读取结果。第一较低电平可比中心读取电平低偏移量度220，且第二较低电平可比第一较低电平低偏移量度220。而且，第一较高电平可比中心读取电平大偏移量度220，且第二较高电平可比第一较高电平大偏移量度220。
图3a、3b及3c说明根据本技术的实施例的不同控制设置及对应读取电平。图3a、3b及3c可各自展示修整分配轮廓302及对应于不同读取目标的经测试读取电平。
修整分配轮廓302展示例如针对页(例如tlc页)、逻辑或经存储值、字线群组、字线、裸片或其组合的根据存储器单元的分组的电流行为的编程验证(pv)电平的分配。针对tlc页，如图3a、3b及3c中说明，修整分配轮廓302可对应于全都在图1中展示的lp148、up150及xp152。所述分配可表示特定修整电平(例如读取电平)沿着垂直方向或轴的出现次数。实例说明展示沿着水平方向或轴的电压电平。所述分配可对应于格雷码(例如逻辑值‘111’、‘011’、‘110’等)、电平分组(例如，‘l0’、‘l1’、‘l7’等)、对应功能/操作(例如将所有位设置到‘1’且将阈值电压(vt)设置到低于阈值(例如最小阈值/读取电平)的擦除操作)或其组合。
修整分配轮廓302可包含或表示展示不同阈值电压的计数/数量的分配迹线。分配迹线可形成每一电平(例如l0到l7中的一者)或位值组合的凸形。修整分配轮廓302可进一步包含或表示对应于两个邻近分配目标之间的交叉点、分离、重叠或其组合的一或多个分配谷。分配谷可各自在分配迹线的两个邻近例子之间、所述两个邻近例子的边界处或其组合。分配谷可包含读取电平电压(例如读取电平电压158的不同电平)。
针对tlc页，例如图3a到3c中说明，可存在7个谷。分配谷各自用例如图3a中展示的v1到v7的谷标识来识别。每一谷可对应于lp148、up150及xp152的唯一划分或阈值，其可用于确定存储于对应单元中的内容。分配谷中的每一者可与用于确定lp148、up150、xp152、对应位置处的位值或其组合的不同读取电平电压相关联。针对tlc页，可存在例如图3a到3c中展示的rl1到rl7的7种不同读取电平电压。
为了实施图1的rso机构182，计算系统100(例如图1的存储器装置104)可针对每一分配谷或相关联读取电平设置执行多次读取。举例来说，计算系统100可根据各自包含中心读取电平310、左读取电平312、右读取电平314等的读取集306执行多次读取。读取集306中的每一者可对应于读取电平设置/修整中的一者(例如rl1到rl7中的一者)。中心读取电平310可为由控制器106指派及/或对应于标定存储器单元/页的读取电平电压158(例如修整电平)。左读取电平312可为比中心读取电平310低例如图2的偏移量度220的读取电平。右读取电平314可为比中心读取电平310高例如偏移量度220的读取电平。左读取电平312可用作图2的第二偏移电平218，且右读取电平314可用作图2的第一偏移电平216。在一些实施例中，读取集306可包含额外读取电平，例如比左读取电平312低(例如偏移量度220)的另一左电平，比右读取电平314高(例如偏移量度220)的另一右电平等。
而且，为了实施rso机构182，计算系统100可包含一或多个控制寄存器304(例如nand寄存器)。控制寄存器304中的每一者可对应于例如图1的字线群组144、存储器页124、图1的页类型146等的存储器单元122的特定组。控制寄存器304可经配置以标定用于校准过程的一或多个读取电平设置，且控制针对经标定电平/设置的多次读取的实施。掩码寄存器需求可指定将取样哪一谷或读取电平/设置。举例来说，寄存器的位1可对应于第一读取电平(例如，例如针对xp的对应于‘l0’与‘l1’之间的谷‘v1’的‘rl1’)，位2可对应于第二读取电平(例如，例如针对up的对应于‘l1’与‘l2’之间的谷‘v2’的‘rl2’)等。
图3a说明用于实现从tlc页的lp、up或xp的多次(例如，3选通)读取的一或多个寄存器304的设置。寄存器设置可包含谷中的每一者(例如谷‘v1’到‘v7’)的位值‘1’。因此，rso机构182可根据每一谷的读取集执行一组读取。
图3b说明用于实现从xp(例如谷‘v1’、‘v3’、‘v5’及‘v7’)的多次读取及tlc页读取的一或多个寄存器304的设置。因此，rso机构182可根据每一xp谷的读取集执行一组读取。对应于xp读取，位1、3、5及7可包含逻辑值(例如，图3b中所展示的逻辑‘1’或图3c中所展示的逻辑‘0’)。可停用对经标定读取(例如xp读取)来说不必要的其它位(例如位2、4及6)。举例来说，针对xp读取，可停用(例如用图3b中的‘x’表示)对应于lp读取(例如‘v4’)及up读取的上谷(例如‘v2’)及下谷(例如‘v4’)的控制寄存器304的位。在一些实施例中，来自xp的读取可基于四个读取阈值，up可为基于两个读取阈值，lp可为基于一个读取阈值等。
图3c说明用于实现从经标定读取设置(例如对应于谷‘v5’的‘rl5’)的多次读取的一或多个寄存器304的设置。为了标定读取电平/设置，一或多个寄存器304可包含强调测试目标330(例如经标定读取电平/设置)的控制掩码集322(例如一组一或多个位掩码)。计算系统100可基于设置控制掩码集322来强调测试目标330使用rso机构182来设置处理电平校准机构176(例如crlc)来提取用于经标定读取电平/设置的错误量度(例如位错误率、位错误计数等)差。举例来说，为了标定‘rl5’，控制寄存器304可包含屏蔽‘rl1’、‘rl3’及‘rl7’且强调‘rl5’的测试目标330的控制掩码集322(例如位值‘0’)。因此，响应于一个onfi读取命令，从xp读取的rsotlc页可用限于来自‘rl5’的比重的错误量度提供多次读取的结果(例如3选通结果)。
图3c中说明的控制寄存器304可包含对应于xp读取的值、类似于图3b中说明的值。然而，在一些实施例中，代替具有用于标定所有xp读取电平的‘1’，如图3b中说明，控制寄存器304可具有单个经标定谷(例如测试目标330，例如图3c的‘rl5’)的逻辑‘1’。可屏蔽(例如使用具有例如‘0’的预定逻辑值的逻辑and运算)或翻转其它剩余位。根据控制寄存器304的设置，nand可使用对应中心读取电平310执行单次读取。针对测试目标330，nand可根据读取集306执行多次选通读取(例如图3c中所说明的3选通读取)。
图4说明根据本技术的实施例的编程寄存器集402(例如图3的控制寄存器304中的一或多者)。在一些实施例中，编程寄存器集402可包含经配置以处理上文论述的掩码寄存器需求的两个标准8位nand寄存器(例如第一寄存器412及第二寄存器414)。举例来说，两个8位nand寄存器可用于将rso机构182实施于2/8编程tlcnand裸片中。第一寄存器412可用于控制tlc页的读取，且第二寄存器可用于控制slc/mlc页的读取。
举例来说，阴影框中展示的位(例如‘rl4_3’、‘rl2_2’、‘rlp’及‘r_slc’)在其是单次读取阈值事件时可能不需要掩码。在寄存器中的八个位中，六个位(例如第一寄存器412的位1到3及5到7)可经标示用于tlc(例如针对up及xp)，且两个位(例如第二寄存器414的位1及3)可用于mlc边缘页(例如up)。而且，tlclp及slc页类型可能不需要寄存器中的任何位。寄存器可能不具有专用于第二遍次编程前编程的仅tlclp第一遍次的任何位。寄存器可进一步包含经配置以启用或停用预虚设读取感测的位(例如第一寄存器412的位0)。预虚设读取感测可包含例如在一组样本收集读取之前的经配置以消除瞬态反应(例如瞬态vt)的初始读取。
在实施图1的处理电平校准机构176时，图1的控制器106可根据经标定用于校准的读取电平/设置来设置编程寄存器集402的寄存器值。与寄存器值一起，控制器106可发出命令(例如onfi读取命令)到nand。响应于所述命令，nand可针对由应用于编程寄存器集402的图3的控制掩码集322指定(例如未屏蔽)的图3的测试目标330执行多次读取/选通读取。
图5说明根据本技术的实施例的高速缓存缓冲器配置502。高速缓存缓冲器配置502可用于经配置以存储用于rso机构182的信息(例如读取结果及/或读取电平)的高速缓存存储器(例如在图1的存储器部件120内或指派到存储器部件120的高速缓存，例如nand快闪阵列504)。
在一些实施例中，高速缓存缓冲器配置502可包含主数据高速缓存510及辅助数据高速缓存520。主数据高速缓存510可包含数据寄存器530的一部分(例如一组经标示寄存器)，且辅助数据高速缓存520可包含高速缓存寄存器540的一部分(例如一组经标示寄存器)。辅助数据高速缓存520可对应于图3的中心读取电平310。主数据高速缓存510可包含一组单独片段/高速缓存，例如第一左高速缓存(pdc0)512、第一右高速缓存(pdc1)514、第二左高速缓存(pdc2)516、第二右高速缓存(pdc3)518等。针对3选通模式，第一左高速缓存512可对应于左读取电平312，且第一右高速缓存514可对应于右读取电平314。第二左高速缓存516及第二右高速缓存518可对应于5选通模式的额外读取电平。
图6说明根据本技术的实施例的通信序列602。通信序列602可包含图1的控制器106与图1的存储器装置104之间的数据交换，例如用于在实施图1的处理电平校准机构176时实施图1的rso机构182。图6中的通信序列602可说明与交换相关联的循环类型612、经传送数据614及时序图616。举例来说，循环类型612可说明经交换数据的分类描述。而且，经传送数据614可说明在组件之间传送的实际数据/命令的实例。而且，时序图616可说明与通信相关联的时序。
通信序列602可包含从控制器106到存储器装置104的一或多个命令、由存储器装置104报告给控制器106的反应或数据等。如图6中说明，控制器106可将用以启动rso机构182的单个onfi命令(例如说明为‘33h-30h’的rso读取命令622)发出到存储器装置104。响应于接收命令，存储器装置104可执行一组预定读取。举例来说，针对3选通模式，存储器装置104可使用中心电平、左电平及右电平执行读取。而且，针对5选通模式，存储器装置104可使用中心电平、第一左电平、第一右电平、第二左电平及第二右电平执行读取。5选通模式的读取在trsd时序期间可为完整的。读取结果可经存储于许多nand数据高速缓存保持寄存器中。如果虚设读取是根据图4的编程寄存器集402启用，那么存储器装置104可在一组预定读取之前执行虚设读取。存储器装置104可在说明为‘twb’、‘trsd’、‘trr’等的时间窗期间执行读取。
在读取之后，存储器装置104可报告第一读取结果，例如对应于中心读取电平的中心读取结果632。在一些实施例中，存储器装置104可响应于rso读取命令622自动将第一读取结果传送到控制器106，例如无需来自控制器106的任何额外命令或提示。在报告之前及/或之后，存储器装置104可将第一读取结果存储于图5的辅助数据高速缓存520(例如图5的高速缓存寄存器540)中。
rso机构182可进一步包含用于获得剩余读取结果的过程、协议、指令、配置等。举例来说，根据rso机构182，控制器106可发出用以接收剩余读取结果中的一或多者的一或多个后续命令(例如说明为‘36h’、‘05h’及接着‘e0h’的rso输出命令集624)。
在一些实施例中，rso输出命令集624从控制器106到存储器装置104的一次传送可调用所有剩余结果从存储器装置104到控制器106的传送。在一些实施例中，rso输出命令集624从控制器106到存储器装置104的每一传送可调用剩余读取结果中的一者的传送。在报告之前及/或之后，存储器装置104可将剩余读取结果存储于图5的主数据高速缓存510(例如图5的数据寄存器530)中。
响应于报告命令，存储器装置104可根据预定模式将剩余读取结果传送到控制器106。如图6中说明，存储器装置104可根据第一左结果634(例如对应于第一左电平的读取结果)、接着是第一右结果636(例如对应于第一右电平的读取电平)接着是第二左结果638(例如对应于第二左电平的读取电平)且以第二右结果640(例如对应于第二右电平的读取结果)结束的序列作出报告。针对3选通模式，存储器装置104可向上报告到第一右结果636。
在一些实施例中，存储器装置104可将读取结果存储及报告为原始数据。举例来说，存储器装置104可在不压缩数据及/或不编码数据的情况下存储及/或发送各种读取结果。
图7是说明根据本技术的实施例的用于校准读取电平的实例方法700的流程图。方法700可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，运行或执行于处理装置上的指令)或其组合。在一些实施例中，方法700由图1的rso机构182执行。尽管以特定顺序或次序展示，但除非另外指定，否则过程的次序是可修改的。因此，说明的实施方案应被理解为仅作为实例，且说明的过程可以不同次序执行，且一些过程可并行执行。另外，在各种实施例中，可省略一或多个过程。因此，并非在每个实施方案中都需要所有过程。其它过程流是可能的。
在框702，处理装置选择图1的存储器单元122的分组作为校准过程的目标。举例来说，处理装置可选择经完整编程的图1的存储器页124中的一者。所选择的页可对应于基于所选择单元的类型(例如针对slc、mlc及tlc)的一或多个页类型。所选择页可进一步对应于图1的字线群组144及字线143中的一者、两者。可随机地、迭代地或其组合作出页选择。在一些实施例中，处理装置可例如根据用于作出随机选择的一组指令/过程随机地选择页。在一些实施例中，处理装置可根据预定顺序选择页。处理装置还可基于迭代地选择通过可用/经完整编程的页来选择页。
在框704，处理装置可确定用于校准过程的图3的测试目标330。举例来说，处理装置可将测试目标330确定为分配谷中的一者或与所选择页相关联的对应读取电平。在一些实施例中，处理装置可例如根据用于作出随机选择的一组指令/过程随机地选择测试目标330。在一些实施例中，处理装置可根据预定顺序选择测试目标330。处理装置还可基于迭代地选择与所选择页相关联的读取电平选择测试目标330。
为了确定测试目标330，处理装置可设置图4的编程寄存器集402中的一或多个寄存器。处理装置可根据图3的控制掩码集322设置一或多个寄存器中的值。举例来说，处理装置可为掩码寄存器中的对应于非选择读取电平的位指派/设置逻辑‘0’。处理装置可为掩码寄存器中的对应于测试目标330的位指派/设置逻辑‘1’。
在框706，处理装置可传送用于执行多次读取的rso命令。举例来说，处理装置可将图6的rso读取命令622(例如onfi读取命令)发送到图1的存储器装置104。处理装置可发送rso读取命令622作为启动存储器装置104以在不同读取电平下执行多次读取的单个命令。rso读取命令622可与读取例如lp148、up150、xp152等的经标定页相关联。
在框708，存储器装置104可从处理装置接收rso命令。基于从处理装置接收单个rso命令，存储器装置104可执行多次读取。举例来说，存储器装置104可响应于单个命令执行两次或更多次读取。
在框710，存储器装置104可识别用于执行多次读取的经标定读取电平/谷。存储器装置104可基于存取编程寄存器集402或其中的图3的控制寄存器304识别测试目标330。举例来说，存储器装置104可将测试目标330确定为对应于寄存器中具有逻辑值‘1’的位的读取电平/分配谷。
在框712，存储器装置104可执行对应于接收到的命令的读取以产生读取结果。举例来说，在框714，存储器装置104可执行针对经标定页的非标定读取电平的单次读取。针对图3c中说明的实例，存储器装置104可针对xp读取的读取电平/修整‘rl1’、‘rl3’及‘rl7’执行单次读取。存储器装置104可使用例如中心电平的经指派读取电平电压执行单次读取。
而且，在框716，存储器装置104可针对测试目标330执行多次读取。举例来说，处理装置、存储器装置104或其组合可存取图1的电平寄存器164以获得对应于lp148、up150、xp152或其组合的图3的修整或读取集306。在一些实施例中，处理装置可识别经标定页及用命令传送对应标识符。存储器装置104可存取电平寄存器164以获得对应于测试目标330的修整。
存储器装置104可识别对应于测试目标330的读取集306。举例来说，存储器装置104可基于存取一组预定电平识别读取集306。而且，举例来说，存储器装置104可基于基于经存取修整计算第一及/或第二左电平及第一及/或第二右电平识别读取集306。存储器装置104可将经存取修整/读取电平设置为图3的中心读取电平310、将第一左电平(例如中心电平减去图2的偏移量度220)设置为图3的左读取电平312及将第一右电平(例如中心电平加上偏移量度220)设置为图3的右读取电平314。存储器装置104可类似地将第二左电平设置为中心电平减去两倍的偏移量度220且将第二右电平设置为中心电平加上两倍的偏移量度220。
存储器装置104可根据经识别读取集306执行多次读取。在一些实施例中，存储器装置104可执行对应于读取集306的数次读取。在一些实施例中，存储器装置104可执行预定数目次读取。举例来说，存储器装置104可针对图3c中说明的3选通模式使用中心读取电平310、左读取电平312及右读取电平314进行读取。而且，存储器装置104可另外针对图6中说明的5选通模式使用第二左电平(例如比左读取电平312小图2的偏移量度220的读取电压电平)及第二右电平(例如比右读取电平314大偏移量度220的读取电压电平)读取。
存储器装置104可通过使用中心读取电平310进行读取产生图2的中心结果204(例如图6的中心读取结果632)、使用右读取电平314产生图2的第一偏移结果206(例如图6的第一右结果636)及使用左读取电平312产生图2的第二偏移结果208(例如图6的第一左结果634)。类似地，存储器装置104可通过使用第二右电平读取存储器单元产生图6的第二右结果640及通过用第二左电平进行读取产生图6的第二左结果638。
在一些实施例中，存储器装置104可在实施多次读取以产生多个读取结果之前执行额外读取或虚设读取。存储器装置104可针对测试目标330、经标定页等执行虚设读取。虚设读取可为一组经标定存储器单元的初始读取。可执行虚设读取来消除来自一组经标定存储器单元的瞬态反应。
在框718，存储器装置104可将多个读取结果存储于经标示位置中。举例来说，存储器装置104可将中心结果/中心读取结果632存储于图5的辅助数据高速缓存520中，例如图5的高速缓存寄存器540或其中的一部分。而且，存储器装置104可将其它结果存储于图5的主数据高速缓存510中，例如图5的数据寄存器530或其中的一部分。在一些实施例中，存储器装置104可将第一左结果634存储于图5的第一左高速缓存512、将第一右结果636存储于图5的第一右高速缓存514、将第二左结果638存储于图5的第二左高速缓存516中、将第二右结果640存储于图5的第二右高速缓存518中等。
在框720，存储器装置104可报告读取结果中的第一者。举例来说，存储器装置104可将中心结果204/中心读取结果632发送到处理装置。存储器装置104可响应于rso机构182自动发送第一结果，而无需来自处理装置的任何额外命令/通信。在框722，处理装置可接收至少第一结果。在一些实施例中，存储器装置104可自动发送对应于读取集的全部读取结果。
在一些实施例中，在报告第一读取结果之后，存储器系统102可实施迭代报告及/或请求过程以存取读取结果中的剩余者。举例来说，处理装置可将一组一或多个报告命令(例如图6的rso输出命令集624)发送到存储器装置104，且存储器装置104作为响应可迭代地报告全部剩余读取结果。
而且，如在框724到732中说明，处理装置可迭代地发送一组一或多个报告命令及接收下一剩余读取结果。在框724，处理装置可将rso输出命令集624发送到存储器装置104以检索下一剩余读取结果。在框726，存储器装置104可接收rso输出命令集624。在框728，存储器装置104可将下一剩余读取结果报告/发送到处理装置。举例来说，如图6中说明，存储器装置104可响应于rso输出命令集624报告第一左结果634。在一些实施例中，存储器装置104可根据第一左结果634、第一右结果636、第二左结果638、第二右结果640等的序列报告。在一些实施例中，存储器装置104可基于使主数据高速缓存510内的指针迭代地递增进行报告。
在框730，处理装置可接收下一剩余读取结果。在框732，处理装置可确定接收到的结果是否是剩余结果的最后者，且如果不是，那么控制流程可返回到框724。因此，存储器系统102可迭代地发送/接收下一剩余读取结果直到所有读取结果都从存储器装置104传送到处理装置。
当处理装置根据框732接收剩余结果中的最后者时，处理装置可开始校准过程的结果的分析。在框734，处理装置可基于经报告读取结果校准经标定谷/读取设置的读取电平。处理装置可基于产生降低错误率的经更新处理电平校准。举例来说，校准分析可包含例如在框736计算错误量度。处理装置可计算对应于不同读取结果的错误量度(例如错误计数或ber)。在框738，处理装置可比较错误率且产生对应于错误量度的较低者的经更新处理电平。在一些实施例中，处理装置可基于将具有最低错误量度的经测试读取电平(例如中心电平、左电平、右电平等)存储于电平寄存器164中产生经更新处理电平。在一些实施例中，处理装置可按预定量(例如，n次点击)调整(例如递增或递减)电平寄存器164中的读取电平设置。处理装置可在对应于最低错误量度的方向上调整。
在框740，处理装置可确定读取电平设置是否居中。在一些实施例中，处理装置可存储调整的方向。处理装置可基于检测到抖动条件(例如当调整的方向改变时)确定读取电平居中。在一些实施例中，处理装置可计算中心错误结果与左/右错误结果之间的差。处理装置可进一步计算两个差(例如中心读取与左读取的错误量度的差及中心读取及右读取的错误量度的差)的量值之间的差。处理装置可在两个量值的差低于预定阈值时确定读取电平居中。
当读取电平设置未居中时，流程可返回到框706。因此，处理装置可重新启动rso机构182。存储器装置104可基于经更新处理电平而非先前读取电平设置重复读取。因此，处理装置及存储器装置104可迭代地更新读取电平设置直到读取电平设置被确定为居中。
当经测试页/存储器单元的读取电平设置居中时，处理装置可确定处理电平校准机构176已考虑所有经标定页。当处理电平校准机构176已考虑所有经标定页时，控制器可例如针对连续校准过程的下一组迭代复位整个迭代。当处理装置确定经标定页中的一或多者保持或尚未居中时，流程可转到框702。因此，处理装置可选择剩余页/存储器框中的一者及重复上文描述的过程。
基于利用由存储器装置104实施的多次读取功能(例如rso机构182)迭代地校准处理电平154(例如读取电平电压158)提供经改进系统效率。代替发出多个读取命令，处理装置可发出实施多次读取的一个命令(例如rso读取命令622)。因此，处理装置可经释放以执行其它功能而非发出多次读取。此外，可消除存储器装置104中的停机时间，这是因为存储器装置104可在无需等待命令中的每一者的情况下执行多次读取。因此，可改进用于运行处理电平校准机构176的开销。此外，无论ecc软数据校正引擎为何均可实施上文论述的方法700。
图8说明用于致使机器执行本文论述的方法论中的任一或多者的一组指令可在其内执行的计算机系统800的实例机器。在一些实施方案中，计算机系统800可对应于主机系统(例如，图1的主机108)，所述主机系统包含存储器系统(例如，图1的存储器系统102)或利用所述存储器系统或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的收敛机构130的操作)。在替代实施方案中，机器可连接(例如，联网)到lan、内部网、外部网及/或因特网中的其它机器。机器可在客户端-服务器网络环境中以服务器或客户端机器的身份操作，在对等(或分配式)网络环境中作为对等机器操作，或在云端计算基础设施或环境中作为服务器或客户端机器操作。
机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥或能够(循序或以其它方式)执行指定将由所述机器所采取的动作的一组指令的任何机器。此外，虽然说明了单个机器，但术语“机器”还应被视为包含个别或联合执行一(或多组)指令以执行本文中论述的方法论中的任一者或多者的机器的任何集合。
实例计算机系统800包含处理装置802、主存储器804(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)(例如同步dram(sdram)或rambusdram(rdram))、静态存储器806(例如，快闪存储器、静态随机存取存储器(sram))等)及数据存储系统818，其经由总线830彼此通信。
处理装置802表示一或多个通用处理装置，例如微处理器、中央处理单元或类似物。更特定来说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的一处理器或实施指令集组合的多个处理器。处理装置802也可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器或类似物。处理装置802经配置以执行用于执行本文中论述的操作及步骤的指令826。计算机系统800可进一步包含网络接口装置808以通过网络820通信。
数据存储系统818可包含其上存储体现本文中描述的方法论或功能中的任一者或多者的一或多组指令或软件826的机器可读存储媒体824(也称为计算机可读媒体)。指令826在由计算机系统800执行期间也可完全或至少部分驻存于主存储器804内及/或处理装置802内，主存储器804及处理装置802也构成机器可读存储媒体。机器可读存储媒体824、数据存储系统818及/或主存储器804可对应于图1的存储器系统102。
在一个实施方案中，指令826包含实施对应于收敛机构(例如图1的收敛机构130)的功能性的指令。虽然在实例实施例方案中将机器可读存储媒体824展示为单个媒体，但术语“机器可读存储媒体”应理解为包含单个媒体或存储一或多个指令集的多个媒体。术语“机器可读存储媒体”也应理解为包含能够存储或编码由机器执行的一组指令且致使机器执行本发明的方法论中的任一者或多者的任何媒体。术语“机器可读存储媒体”应相应地理解为包含(但不限于)固态存储器、光学媒体及磁性媒体。
已依据对计算机存储器内的数据位的操作的算法及符号表示呈现前述详细描述的一些部分。这些算法描述及表示是由数据处理领域中的技术人员用于最有效地将其工作实质传达给所属领域的其它技术人员的方式。算法在此处被设想为且通常被设想为导致所期望结果的自洽操作序列。操作是需要物理操纵物理量的操作。通常，尽管不是必须的，这些量采取能够被存储、组合、比较及以其它方式操纵的电信号或磁性信号的形式。已证明，有时主要由于习惯用法将这些信号称为位、值、元素、符号、字符、项、数字或类似物是方便的。
然而，应记住，所有这些及类似术语都应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本发明可涉及计算机系统或类似电子计算装置的动作及过程，所述计算机系统或类似电子计算装置操纵表示为计算机系统的寄存器及存储器内的物理(电子)量的数据并将所述数据转换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
本发明还涉及用于执行本文中的操作的设备。此设备可出于预期目的经专门构造，或其可包含由存储于计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可经存储于计算机可读存储媒体中，例如(但不限于)任何类型的磁盘(包含软盘、光盘、cd-rom及磁光盘)、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡或适于存储电子指令的各自耦合到计算机系统总线的任何类型的媒体。
本文中呈现的算法及显示器并不固有地涉及任何特定计算机或其它设备。各种通用系统可结合根据本文中的教示的程序使用，或可证明构造更专门的设备来执行方法是方便的。用于各种这些系统的结构将如下文描述中陈述那样出现。另外，本发明并非是参考任何特定编程语言进行描述。应了解，多种编程语言可用于实施本文所描述的本发明的教示。
本发明可经提供作为计算机程序产品或软件，其可包含具有其上存储有指令的机器可读媒体，所述指令可用于对计算机系统(或其它电子装置)进行编程以执行根据本发明的过程。机器可读媒体包含用于存储呈可由机器(例如计算机)读取的形式的信息的任何机构。在一些实施方案中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前述说明书中，已参考本发明的特定实例实施方案描述了其实施方案。将明显的是，在不背离所附权利要求书中所陈述的本发明的实施方案的更宽精神及范围的情况下，可对所述实施方案做出各种修改。因此，说明书及图式应以说明性意义而非限制性意义来看待。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
