存储装置及编程存储装置中存储单元的方法与流程

本发明是有关于一种存储装置，且特别是有关于一种存储装置及编程存储装置中存储单元的方法。

背景技术：

存储单元可以在感测周期通过施加一组电压而被感测。为了感测来自高密度存储装置(例如，高密度nand快闪存储装置)的数据，可以在适当时段的不同时序处将不同的电压施加到高密度存储装置。

技术实现要素：

本申请描述涉及从存储装置中的存储单元感测数据的技术和系统。在一些实施方案中，其中存储装置的存储单元阵列具有寄生电容(例如，对应于金属位线(metalbitline,mbl))，从存储装置的感测放大器所提供的感测电流可被提供给寄生电容(亦称为电容单元)、一个或多个存储单元、或两者。感测电流作为通道电流提供给电容单元，并作为单元电流提供给存储单元。在一些情况下，在从预充电操作到感测操作的转变期间，感测放大器的输出节点处的电压差可以引起通道电流，使得感测电流的量不足以用于精确的感测操作。在这种情况下，存储控制器使用预充电电流对金属位线寄生电容进行预充电，使得当执行感测操作以从存储单元读取数据时，通道电流被降低或消除，同时大部分感测电流被提供作为用于从存储单元感测数据的单元电流。以此方式，通过将更多的感测电流分配为单元电流而非通道电流，可以执行精确的感测操作，从而减轻感测放大器的输出节点处的电压差的负面影响。

所公开的技术和系统可以减少或实质上消除感测放大器的输出节点处的电压差。在一些实施方案中，存储控制器在预充电和感测操作期间的适当时段，于适当时序处施加不同的电压，以减小或消除感测放大器的输出节点处的电压差，从而减少或消除通道电流。如此，此技术可以通过允许提供给存储单元阵列的感测电流用于单元电流而非通道电流，以提高感测操作的效率。

所公开的技术通过执行对存储单元阵列的金属位线预充电和感测放大器闩锁操作的并行操作，以提高感测放大器的感测精确度。通过在感测时序期间减小金属位线充电电流来减小感测杂讯，使得感测电流主要用于单元电流，从而提高存储单元的感测精确度。这对于实现更快的密集存储装置是有用的，例如具有三电平单元(triple-levelcell,tlc)和四电平单元(quad-levelcell,qlc)的存储装置，且特别是用于较低的参考感测电流。

通常，本发明中描述的目标的一个创新方面可实现于存储装置，存储装置包括：存储单元阵列，包括多个存储单元，存储单元被排列为一单元串列而耦接到金属位线；感测放大器，用于向存储单元阵列提供感测电流；以及存储控制器，用于控制感测放大器以向多个存储单元中的一个或多个存储单元提供感测电流，以在存储器存取周期从一个或多个存储单元存取数据。存储控制器执行包括以下的操作：在存储器存取周期的预充电阶段，向感测放大器提供预充电电压以驱动感测放大器，使得特定电压被提供给存储单元阵列；在存储器存取周期的第一感测阶段，向感测放大器提供预充电电压；在存储器存取周期的第二感测阶段，向感测放大器提供感测电压以驱动感测放大器，使得提供给存储单元阵列的特定电压被维持，其中预充电电压高于或低于感测电压。

前述和其他实施方案中各可单独地或组合地选择性地包括一个或多个以下的特征。特别地，一种实现方案包括所有以下特征的组合。多个存储单元中的一个或多个存储单元可以从感测放大器接收第一电流。存储单元阵列还可以包括对应于金属位线的电容电路，电容电路接收来自感测放大器的第二电流。感测电流是第一电流及第二电流之和。

存储控制器可以用以为在存储器存取周期的预充电阶段控制感测放大器，以将第一电流提供给多个存储单元中的一个或多个存储单元，且将第二电流提供给电容电路。在存储器存取周期的预充电阶段，可以通过第一电流对多个存储单元中的一个或多个存储单元进行预充电，且通过第二电流对电容电路进行预充电。

电容电路可以包括金属位线寄生电容。

存储控制器可以用以置为在存储器存取周期的第二感测阶段控制感测放大器，以将第一电流提供给多个存储单元中的一个或多个存储单元，且停止提供第二电流至电容电路。在存储器存取周期的第二感测阶段，第一电流可相同于感测电流。

感测放大器可以包括预充电单元，预充电单元用以根据从存储控制器接收的第一控制信号和第二控制信号来产生第二电流。感测放大器还可以包括感测单元，感测单元用以根据从存储控制器接收的第三控制信号来产生第一电流。预充电单元可以包括：第一晶体管，用以根据施加到第一晶体管的栅极的第一控制信号来驱动第一电压；及第二晶体管，用以根据施加到第二晶体管的栅极的第二控制信号来驱动第二电压，其中第二电流根据第一电压和第二电压而被产生。感测单元可以包括第三晶体管，其用以根据施加到第三晶体管的栅极的第三控制信号来驱动第三电压，其中第一电流根据第三电压而被产生。

存储器存取周期的预充电阶段、存储器存取周期的第一感测阶段、及存储器存取周期的第二感测阶段中的至少一者，可以持续预选时段。预选时段可以是几微秒的等级，例如1-10微秒。

预充电电压可以在0.5伏特和1.5伏特之间，而感测电压可以在1伏特和2伏特之间。感测电流可以对应于从感测放大器提供给存储单元阵列的特定电压。

本发明中描述的目标的另一创新方面可实施于一种方法，以在存储器存取周期编程存储装置的一个或多个存储单元，此方法包括：在存储器存取周期的预充电阶段，由存储控制器向存储装置的感测放大器提供预充电电压，其中感测放大器被驱动以向存储装置的存储单元阵列提供特定电压；在存储器存取周期的第一感测阶段，由存储控制器向感测放大器提供预充电电压；在存储器存取周期的第二感测阶段，由存储控制器向感测放大器提供感测电压，其中感测放大器被驱动以维持提供给存储单元阵列的特定电压，其中预充电电压高于或低于感测电压。

前述和其他实施方案中各可单独地或组合地选择性地包括一个或多个以下的特征。特别地，一种实现方案包括所有以下特征的组合。驱动感测放大器以向存储装置的存储单元阵列提供特定电压可进一步包括：将来自感测放大器的第一电流提供到存储单元阵列的单元串列中的一个或多个存储单元；及从感测放大器提供第二电流到单元串列所耦接的存储单元阵列的金属位线所对应的寄生电容电路，其中第一电流和第二电流之和等于感测放大器的感测电流。

在存储器存取周期的第二感测阶段，可控制感测放大器以停止向寄生电容电路提供第二电流，且将第一电流提供到一个或多个存储单元，其中第一电流相同于存储器存取周期的第二感测阶段的感测电流。

提供第一电流和第二电流可以包括：根据从存储控制器接收的第一控制信号和第二控制信号，使用感测放大器的预充电单元产生第二电流；及根据从存储控制器接收的第三控制信号，使用感测放大器的感测单元产生第一电流。

感测电流可以对应于从感测放大器提供给存储单元阵列的特定电压。存储器存取周期的预充电阶段、存储器存取周期的第一感测阶段、及存储器存取周期的第二感测阶段中的至少一者，可以持续预选时段。预选时段可以是几微秒的等级，例如1-10微秒。

在所附附图和以下描述中将阐述本发明所描述的目标的一个或多个示例的细节。根据说明书、所附附图、及权利要求，本目标的其他潜在特征、方面和优点将变得显而易见。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示存储装置的实施例的示意图。

图2绘示存储装置的感测放大器及存储单元阵列的实施例电路图。

图3绘示对存储单元阵列执行预充电及感测操作的第一实施例时序图。

图4绘示对存储单元阵列执行预充电及感测操作的第二实施例时序图。

图5绘示对存储单元阵列执行预充电及感测操作的第三实施例时序图。

图6绘示对存储单元阵列执行预充电及感测操作的方法的实施例流程图。

各附图中相同的附图标记和名称表示相同的元件。还应理解，图中所示的各种示例性实施方式仅是说明性表示，并不一定按比例绘制。

【符号说明】

100：存储装置

102：存储控制器

104、204：存储单元阵列

106、202、206：感测放大器

108：存储器

210：金属位线

212：存储单元串列

300、400、500：时序图

600：过程

610～630：步骤

blc1、blc2、blc3：位线箝位信号

bls：位线信号

c1：电容器

cmbl：电容

csl：共同源极线

gsl：全局源极线

icell：单元电流

ich：充电电流

isen：感测电流

m1、m2、m3、mb、mc、ms、t1、t2、t3、t4：晶体管

n1、n2、n3、n4、n5、n6、n9、n10、n11、ns、nsen、ncom、nbli：节点

pclk：时钟信号

set：设定信号

ssl：串选择线

ta、tb、tc、td、tda、te、tf：时间

v1、v2、v3、v4、v5、v6、v6’、v7、v7’、v7”、v8、v8’、v8”、vpw1、vpw2：电压

wl1、wl2：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

存储装置中的存储单元可通过在对应操作期间，于适当时段的不同时序处将不同的电压施加到存储单元，以对存储单元进行存取(例如可被写入、读取、或擦除)。

图1绘示存储装置100的实施例的示意图。存储装置100包括存储控制器102和存储单元阵列104。存储控制器102包括用于执行各种操作的逻辑，其包括存取存储单元阵列104，例如写入、读取、或擦除存储单元阵列104。在一些实施方案中，存储控制器102包括一个或多个处理器以存取存储单元阵列104中的存储单元，其中处理器执行操作以存取存储单元阵列104。在一些实施方案中，对应于此些操作的逻辑是存储在存储装置所耦接的存储器中，例如存储器108。

在一些实施方案中，存储单元阵列104包含一个或多个存储块。每个存储块包括存储单元的一个或多个列(称为串)的存储单元。一串可以包括多个存储单元。存储单元可以是单电平单元或多电平单元。在一些实施方案中，存储单元阵列104包括非易失性存储单元，例如，快闪存储单元。存储单元阵列104可包括不同类型的存储单元，包括但不限于2dnand快闪存储单元、包括u形串的3dnand快闪存储单元、及包括非u形串的3dnand快闪存储单元。在一些实施方案中，每个存储块包括单个串。

在一些实施方案中，存储装置100包括感测放大器106。感测放大器106将感测电流提供到存储单元阵列104中的一个或多个存储单元，且对存储单元阵列104执行操作，例如预充电或感测操作。感测放大器106以特定电流提供感测电流至存储单元阵列104。例如，感测放大器106可以执行存储单元的漏极侧偏压，并提供从感测放大器经由存储单元流至共同源极线(commonsourceline,csl)或地(gnd)的单元电流。在一些实施方案中，存储器108存储的数据指示多少感测电流被提供、或者感测电流被提供多久、或两者。在一些实施方案中，存储控制器102控制由感测放大器106所执行的存储单元存取操作。举例来说，存储控制器102可控制感测放大器106以使用控制信号在特定时序提供特定电流的感测电流。由感测放大器106所执行的这些存取操作将参考以下图2至图5作更详细的描述。

在一些实施方案中，存储器108存储用于存取存储单元阵列104中的存储单元的信息。所述信息可包含例如不同电压、或指定不同电压被施加至存储单元阵列的时间的时序数据、或两者。对于施加到存储单元阵列的不同电压的时序数据，各种格式是可能的，例如，特定电压的开始时间和结束时间、或特定电压的开始时间和持续时间。存储器108可以是任何类型的合适存储器。例如，存储器108可以是临时存储器、静态随机存取存储器(staticrandomaccessmemory,sram)、nand闪存、或一组缓存器。在一些实施方案中，存储器108被实施为存储单元阵列104的一部分，此部分可不同于待编程的存储单元。

图2绘示存储单元阵列204和感测放大器206的电路图的一例的示意图。在一些实施方案中，存储单元阵列204和感测放大器206对应于图1所绘示的存储单元阵列104和感测放大器106。存储单元阵列204包括多个存储单元串列，其中一个存储单元串列212绘示于在图2中。存储单元阵列204还包括多个金属位线，其中一个金属位线(mbl)210绘示在图2中。感测放大器206在节点ns处耦接到存储单元串列212和金属位线210。

电容cmbl与金属位线210相关联。在一些实施方案中，电容cmbl表示在对应于金属位线210的存储单元阵列204中所形成的寄生电容。感测放大器206通过设定节点ns的偏压以提供感测电流至存储单元阵列204。感测电流被提供给存储单元串列212、或金属位线210、或两者。在图2的说明性实施例中，单元电流icell表示提供给存储单元串列212的电流，而充电电流ich表示提供给金属位线210的电容cmbl的电流。也就是说，感测电流isen可以表示为单元电流icell和充电电流ich的总和：

isen＝icell ich

对于传统的存储装置，电容cmbl可以具有高数值。在这种情况下，由于向电容cmbl充电所花费的时间，在存储器存取操作期间(例如，将存储单元的电压设定为用于读取操作的阈值电压)对金属位线预充电所花费的时间很长。这对于存储器存取操作引入了不必要的延迟。如参考图3至图5所述的具体细节，相较传统存储装置，本发明所描述的技术使得感测放大器206能以更快加载电容cmbl的方式，使用感测电流isen对存储单元阵列204执行预充电和感测操作，使得存储器存取操作被准确地执行并花费较少的时间。

存储单元串列212包括多个存储单元，其使用多个晶体管(例如，晶体管t1、t2、t3和t4)来实现。晶体管可以是各种类型，包括但不限于双极性接面(bipolarjunction)晶体管、p通道金属氧化物半导体(p-channelmetaloxidesemiconductor,pmos)晶体管、n通道金属氧化物半导体(n-channelmetaloxidesemiconductor,nmos)晶体管、互补金属氧化物半导体(complementarymetaloxidesemiconductor,cmos)晶体管、或其他合适类型的晶体管。

如图2所示，存储单元串列212中的晶体管t1、t2、t3和t4耦接在节点ns和共同源极线csl之间。晶体管t1的漏极耦接到节点ns，晶体管t1的栅极耦接到串选择线ssl，而晶体管t1的源极耦接到晶体管t2。晶体管t1根据通过串选择线ssl所提供的电压而被导通或截止。例如，当晶体管t1的阈值电压以上的电压是通过串选择线ssl而被提供给晶体管t1的栅极时，晶体管t1导通，使得电流从节点ns流到晶体管t2。

晶体管t2的漏极耦接到晶体管t1的源极，晶体管t2的栅极耦接到字线wl1，晶体管t2的源极耦接到晶体管t3。晶体管t2根据通过字线wl1所提供的电压而被导通或截止。例如，当晶体管t2的阈值电压以上的电压是通过字线wl1而被提供给晶体管t2的栅极时，晶体管t2导通，使得电流通过晶体管从晶体管t1经由晶体管t2流到晶体管t3。

晶体管t3的漏极耦接到晶体管t2的源极，晶体管t3的栅极耦接到字线wl2，晶体管t3的源极耦接到晶体管t4。晶体管t3根据通过字线wl2所提供的电压而被导通或截止。例如，当晶体管t3的阈值电压以上的电压通过字线wl2而被提供给晶体管t3的栅极时，晶体管t3导通，使得电流通过晶体管从晶体管t2经晶体管t3流到晶体管t4。

晶体管t4的漏极耦接到晶体管t3的源极，晶体管t4的栅极耦接到全局源极线gsl，而晶体管t4的源极耦接到共同源极线csl。晶体管t4根据通过全局源极线gsl所提供的电压而被导通或截止。例如，当晶体管t4的阈值电压以上的电压通过全局源极线gsl而被提供给晶体管t4的栅极时，晶体管t4导通，使得电流从晶体管t3经由晶体管t4流到共同源极线csl。

在一些实施方案中，一个或多个额外晶体管可耦接在晶体管t2的源极与晶体管t3的漏极之间。在这些实施方案中，每一晶体管的栅极可分别耦接到一个或多个存储单元的字线。

感测放大器206根据由存储控制器(例如，在一些实施方案中为图1的存储控制器102)所提供的一个或多个控制信号向存储单元阵列204提供感测电流。在一些实施方案中，感测放大器206包含多个晶体管，其可为各种类型，例如双极性接面晶体管、pmos晶体管、nmos晶体管、cmos晶体管、或其他合适类型的晶体管。例如，如图2所示，感测放大器206包括晶体管m1、m2、m3、mb和ms。节点n4耦接到晶体管m2的漏极，节点n2耦接到晶体管m2的栅极，节点ncom耦接到晶体管m2的源极。在此实施例中，电压vpw1被提供给节点n4，而位线箝位信号blc2被提供给节点n2。当位线箝位信号blc2满足晶体管m2的阈值电压时，晶体管m2导通，使得电压vpw1被提供给节点ncom。在一些实施方案中，电压vpw1可用于对存储单元阵列204预充电。具体地，电压vpw1可用于对存储单元阵列204的金属位线寄生电容cmbl进行预充电。

节点n5耦接到晶体管ms的漏极，节点n6耦接到晶体管ms的栅极，节点nsen耦接到晶体管ms的源极。在此实施例中，电压vpw2被提供给节点n5，而设定信号set被提供给节点n6。在设定信号set满足晶体管ms的阈值电压的情况下，晶体管ms导通，使得电压vpw2被提供给节点nsen。在一些实施方案中，电压vpw2可用于对存储单元阵列204执行感测操作。具体地，电压vpw2可被提供到存储单元阵列204的金属位线210。

节点nsen耦接到晶体管m3的漏极，节点n3耦接到晶体管m3的栅极，节点ncom耦接到晶体管m3的源极。在此实施例中，位线箝位信号blc3被提供给节点n3。在位线箝位信号blc3满足晶体管m3的阈值电压的情况下，晶体管m3导通，使得节点nsen处的电压通过晶体管m3被提供给节点ncom。

节点ncom耦接到晶体管m1的漏极，节点n1耦接到晶体管m1的栅极，节点nbli耦接到晶体管m1的源极。在此实施例中，位线箝位信号blc1被提供给节点n1。在位线箝位信号blc1满足晶体管m1的阈值电压的情况下，晶体管m1导通，使得节点ncom处的电压被提供给节点nbli。

节点nbli耦接到晶体管mb的漏极，节点n9耦接到晶体管mb的栅极，而节点ns耦接到晶体管mb的源极。在此实施例中，位线信号bls被提供给节点n9。在位线信号bls满足晶体管mb的阈值电压的情况下，晶体管mb导通，使得节点nbli处的电压被提供给节点ns。

在一些实施方案中，感测放大器206进一步包括晶体管mc。节点n10耦接到晶体管mc的漏极，节点nsen耦接到晶体管mc的栅极，节点n11耦接到晶体管mc的源极。节点n10可以耦接到存储装置的闩锁单元，例如图1的存储装置100。在节点nsen处的电压满足晶体管mc的阈值电压的情况下，晶体管mc导通，使得节点n10处的电压可以通过晶体管mc被提供给节点n11。在一些实施方案中，在节点n11处提供时钟信号pclk。在一些实施方案中，感测放大器206进一步包括电容器c1，其耦接在节点nsen与节点n11之间。

图3绘示于存储单元阵列中执行预充电及感测操作的第一实施例时序图300。在一些实施方案中，使用感测放大器206对存储单元阵列204执行由时序图300指示的预充电和感测操作，且这些操作由存储控制器(例如存储控制器102)执行。因此，时序图300说明于以下关于存储控制器102的段落中，存储控制器102使用感测放大器206在存储单元阵列204中执行预充电和感测操作。时序图300表示对存储单元阵列204进行预充电和感测操作的一个存取周期。存取周期可包括多个阶段以执行预充电和感测操作。这些阶段可以按照所述顺序依序执行。

在时序图300中(以及在本发明中描述的所有其他时序图中)，x轴表示时间，y轴表示电压。如时序图300所示，在时间ta之前，所有节点n1、n2、n3、n6、n11、nsen、ncom、及nbli(在图2中描述)保持各自的默认电压。在一些实施方案中，节点n1、n2、n3、n6、n11、nsen、ncom、及nbli的默认电压被设定为相同的电压，例如0伏特(v)。在一些其他实施方案中，这些节点的默认电压被设定为不同的电压。

存储控制器在时间ta和时间td之间执行预充电操作。在时间ta和时间tb之间，存储控制器增加位线箝位信号blc2的电压，使得节点n2处的电压增加。在时间tb，节点n2被充电到电压v2。当电压v2高于晶体管m2的阈值电压时，晶体管m2导通，使得电压vpw1从节点n4被提供给节点ncom。因此，节点ncom处的电压在时间ta和时间tb之间增加。在此实施例中，节点ncom在时间tb被充电到电压v7。

在时间ta和时间tb之间，存储控制器增加位线箝位信号blc1的电压，使得节点n1处的电压增加。在时间tb，节点n1被充电到电压v1。当电压v1高于晶体管m1的阈值电压时，晶体管m1导通，使得节点ncom处的电压被提供给节点nbli。因此，节点nbli处的电压在时间ta和时间tb之间增加。在此实施例中，节点nbli在时间tb被充电到电压v8。

在时间ta和时间tb之间，存储控制器增加设定信号set的电压，使得节点n6处的电压增加。在时间tb，节点n6被充电到电压v4。在电压v4完全导通晶体管ms的情况下，电压vpw2从节点n5被提供给节点nsen。因此，节点nsen处的电压在时间ta和时间tb之间增加，其中节点nsen在时间ta和时间tb之间的期间通过晶体管ms而被预充电。在此实施例中，节点nsen在时间tb被充电到电压v6。

在时间ta和时间tb之间，存储控制器在节点n3和节点n11处维持各自的默认电压。当节点n3处的默认电压低于晶体管m3的阈值电压时，晶体管m3截止，使得节点nsen处的电压不被提供于节点ncom处。

在时间tb和时间tc之间，存储控制器将节点n6处的电压从电压v4降低到默认电压，使得电容器c1完全充电但不过充电。在一些实施方案中，电容器c1在时间tc处完全充电。

在时间tc，存储控制器将时钟信号pclk提供给节点n11，而电容器c1是在时间tc由时钟信号pclk提升。在时钟信号pclk的峰值处于电压v5的情况下，节点nsen处的电压从电压v6通过电压v5增加到电压v6'。也就是说，节点nsen和节点n11之间的电压差由电容器c1保持，当节点n11的电压通过时钟信号pclk而被增加时，节点nsen的电压也增加。

存储控制器在时间td和时间te之间执行感测操作。存储控制器在时间td开始感测且在时间te停止感测，且在时间tf下降(boostdown)节点nsen。在时间td，节点nsen被充电到电压v6'。然而，在时间td，电压v6'尚未提供给存储单元阵列204，因为存储控制器已不再通过使用位线箝位信号blc3维持节点n3处的默认电压以导通晶体管m3。

如上所述，当在时间ta和时间td之间执行预充电操作时，节点nbli被充电到电压v8。当存储控制器使用位线信号bls接通晶体管mb时，电压v8被提供给存储单元阵列204。具体地，对应于电压v8的感测电流isen从感测放大器206提供给存储单元阵列204。感测电流isen将单元电流i-cell提供给单元串列，将充电电流ich提供给金属位线寄生电容cmbl。单元电流icell通过一个或多个字线对单元串列所耦接的一个或多个单元作预充电，使得一个或多个单元可以被充电到目标预充电电压。充电电流ich对电容cmbl进行预充电，使得电容cmbl可以具有目标预充电电压。

在时间td和时间te之间，存储控制器将节点n2处的电压维持在电压v2。晶体管m2截止，使得电压v2-vgs(m2)通过晶体管m2提供给节点ncom，其中vgs(x)指晶体管x的栅极至源极电压。此外，在时间td和时间te，存储控制器使用位线箝位信号blc3将节点n3处的电压增加到电压v3。在节点n3处的电压变得高于晶体管m3的阈值电压的情况下，晶体管m3导通，使得电压v3-vgs(m3)通过晶体管m3提供给节点ncom。因此，相较于与时间ta和时间td之间的时段，额外电压(亦即，通过晶体管m3从节点n3所提供的电压)是在时间td和时间te之间被提供至节点ncom。此额外电压使节点ncom处的电压从电压v7增加到电压v7'。由于节点ncom耦接到晶体管m1的漏极，当节点ncom处的电压从电压v7增加到电压等级v7'，节点nbli处的电压也从电压v8增加到电压v8'。节点nbli处的电压变化和节点nsen处的相应电压变化引起感测电流的变化。在预充电设定后，充电电流ich接近于零。然而，由于节点nsen电压的增加，充电电流ich增加以对电容cmbl充电。

图4绘示对存储单元阵列执行预充电及感测操作的第二实施例时序图400。在一些实施方案中，使用感测放大器206对存储单元阵列204执行由时序图400指示的预充电和感测操作，且这些操作由存储控制器(例如存储控制器102)执行。因此，时序图400说明在以下关于存储控制器102的段落中，存储控制器102使用感测放大器206在存储单元阵列204中执行预充电和感测操作。时序图400表示对存储单元阵列204进行预充电和感测操作的一个存取周期。存取周期可以包括多个阶段以执行预充电和感测操作。这些阶段可以按照所述顺序依序执行。在一些实施方案中，时序图400类似于时序图300，除了以下差异。在一些实施方案中，相较于时序图300，时序图400指示通过减小金属位线设定(预充电)阶段与感测阶段之间的节点ncom处的电压变化来改进存储器存取操作。

存储控制器在时间ta和时间tb之间执行预充电操作。在此时段中，存储控制器控制位线箝位信号blc2，例如，增加位线箝位信号blc2的电压，使得节点n2处的电压增加。在时间tb，节点n2被充电到电压v3，在一些实施方案中，电压v3高于参考时序图300所述的电压v2。当电压v3高于晶体管m2的阈值电压时，晶体管m2导通以将节点ncom箝位到电压v3-vgs(m2)。因此，节点ncom处的电压在时间ta和时间tb之间增加到时间tb处的电压v3-vgs(m2)＝v7＂。在一些实施方式中，因为电压v3高于电压v2，电压v7＂高于参考时序图300所述的电压v7。

在时间ta和时间tb之间，存储控制器还控制位线箝位信号blc1，例如增加位线箝位信号blc1的电压，使得节点n1处的电压增加。在时间tb，节点n1被充电到电压v1。当电压v1高于晶体管m1的阈值电压时，晶体管m1导通并将节点nbli箝位到电压v1-vgs(m1)。因此，节点nbli处的电压在时间ta和时间tb之间增加到时间tb处的电压v1-vgs(m1)＝v8＂，其中v8＂高于参考时序图300所述的电压v8。

存储控制器在时间td和时间tf之间执行感测操作。在时间td和时间tda之间，存储控制器将节点n3处的电压保持为电压v3。

在一些实施方案中，在时间td与时间tda之间，存储控制器将节点n2处的电压从电压v3降低至电压v2，以截断晶体管m2。因此，响应于位线箝位信号blc3(其也被设定为电压v3)，当晶体管m3导通时，偏压是在时间td和时间tda之间从节点nsen被提供至节点ncom，从而使节点ncom保持电压v7＂。

由于节点ncom耦接到晶体管m1的漏极，节点nbli处的电压也在时间td和时间te之间保持电压v8＂。如此，在时间td和时间te之间从感测放大器206提供给存储单元阵列204的感测电流被保持。相较于参考图3所述的示例，根据时序图400而执行的预充电和感测操作可以减少或实质上消除时间td和时间te之间的节点nbli处的电压变化。因此，可以显著减小充电金属位线寄生电容电流。

图5绘示对存储单元阵列执行预充电及感测操作的第三实施例时序图500。在一些实施方案中，使用感测放大器206对存储单元阵列204执行由时序图500指示的预充电和感测操作，且这些操作由存储控制器(例如存储控制器102)执行。因此，时序图500说明在以下关于存储控制器(例如，存储控制器102)的段落中，存储控制器102使用感测放大器206在存储单元阵列204中执行预充电和感测操作。时序图500表示对存储单元阵列进行预充电和感测操作的一个存取周期。例如，存储器存取周期可以包括多个阶段以执行预充电和感测操作。这些阶段可以按照所述顺序依序执行。时序图500类似于时序图400，除了以下差异。在一些实施方案中，相较于时序图300，时序图500通过减小金属位线设定(预充电)阶段与感测阶段之间的节点ncom处的电压变化来改进存储器存取操作。

存储控制器在时间ta和时间tb之间执行预充电操作。在此时段中，存储控制器控制位线箝位信号blc2，例如，增加位线箝位信号blc2的电压，使得节点n2处的电压增加。在一些实施方案中，在时间tb，节点n2被充电到电压v2 δv，此电压v2 δv以量值δv高于时序图300中所示的电压v2。在一些实施方案中，δv是时序图400中所示的电压v3与时序图300的电压v2之间的差，例如，v2 v＝v3。然而，在其他实施方案中，δv具有不同的值，例如，递增地大于v2。在一些实施方案中，δv的值被设定为使得节点ncom处的电压的变化是位在预设阈值内。

当v2 δv高于晶体管m2的阈值电压时，晶体管m2导通以将节点ncom箝位到电压v2 δv-vgs(m2)。因此，节点ncom处的电压在时间ta和时间tb之间增加到时间tb处的电压v7＂。在此些实施方式中，由于电压v2 δv大于电压v2，电压v7＂大于电压v7。

在时间ta和时间tb之间，存储控制器还控制位线箝位信号blc1，例如，增加位线箝位信号blc1的电压，使得节点n1处的电压增加。在时间tb，节点n1被充电到电压v1。当电压v1高于晶体管m1的阈值电压时，晶体管m1导通并将节点nbli箝位到电压v1-vgs(m1)。因此，节点nbli处的电压在时间ta和时间tb之间增加到时间tb处的电压v8＂，其高于时序图300的电压v8。

存储控制器在时间td和时间tf之间执行感测操作。在时间td和时间tda之间，存储控制器控制位线箝位信号blc3以将节点n3处的电压箝位到电压v3。

在时间tda和时间te之间，存储控制器将节点n2处的电压从电压v2 δv降低到电压v2，以截止晶体管m2。如此，当晶体管m3响应于位线箝位信号blc3而导通时，偏压是在时间td和时间tda之间从节点nsen被提供至节点ncom，从而使节点ncom能够保持电压v7＂。

由于节点ncom耦接到晶体管m1的漏极，节点nbli处的电压在时间td和时间te之间保持在电压v8＂。如此，在时间td和时间te之间从感测放大器206提供给存储单元阵列204的感测电流被保持。相较于时序图300，根据时序图500执行预充电和感测操作的存储控制器，可以减少或实质上消除时间td和时间te之间的节点nbli处的电压变化。因此，可以显著减小充电金属位线寄生电容cmbl。

图6绘示对存储单元阵列执行预充电及感测操作的实施例过程600。在一些实施方案中，此过程600由存储控制器(例如，存储控制器102)执行，以使用感测放大器202对存储单元阵列204执行预充电和感测操作。如此，以下段落描述的过程600关于存储控制器102使用感测放大器202存取存储单元阵列204。在其他实施方案中，过程600可以由其他存储控制器执行以使用不同的感测放大器来存取其他存储单元阵列。

在过程600中，在存储器存取周期的预充电阶段，将预充电电压提供给存储装置的感测放大器以驱动感测放大器(步骤610)。响应于预充电电压，将特定电压提供给存储装置的存储单元阵列。例如，如时序图400所示，存储控制器102在时间ta和时间td之间向感测放大器206提供预充电电压v3。响应于预充电电压v3，节点nbli被偏压在电压v8＂。节点nbli的电压被提供给节点ns，因此存储单元阵列204在时间tc和时间td之间被提供电压v8＂。

在存储器存取周期的第一感测阶段，将预充电电压提供给感测放大器(步骤620)。例如，存储控制器102将预充电电压v3提供给感测放大器。在一些实施方案中，第一感测阶段持续数个微秒。

在存储器存取周期的第二感测阶段，将感测电压提供给感测放大器以驱动感测放大器(步骤630)。如此做法，提供给存储单元阵列的特定电压被保持。在一些实施方案中，预充电电压高于感测电压。例如，存储控制器102向感测放大器206提供感测电压v2以驱动感测放大器206。响应于感测电压v2，电压v8＂被维持并在时间tda和时间tda之间提供给存储单元阵列。在一些实施方案中，第二感测阶段持续数个微秒。

在一些实施方案中，预充电电压低于感测电压。在这样的实施方案中，提供给感测放大器的感测电压v2高于预充电电压v3。

在一些实施方案中，存储单元阵列包括电容电路(例如，金属位线寄生电容cmbl)，以及存储单元阵列的存储单元串列(例如，存储单元串列212)中的一个或多个存储单元。在存储器存取周期的第二感测阶段，存储控制器102控制感测放大器206停止向金属位线寄生电容(例如，金属位线寄生电容cmbl)提供电流，同时向相应单元串列的一个或多个存储单元提供电流。例如，存储单元阵列的单元串列212。

所公开的和其他示例可以实现为一个或多个计算机程序产品，例如，在计算机可读取媒介上编码的一个或多个计算机程序操作的模块，用于由数据处理设备执行或控制数据处理设备的操作。计算机可读取媒介可以是机器可读取存储装置、机器可读取存储基板、存储装置、或它们之中的一个或多个的组合。术语“数据处理设备”包括用于处理数据的所有设备、装置、和机器，包括例如可编程处理器、计算机、或多个处理器或计算机。除了硬件之外，此设备还可以包括为所讨论的计算机程序创建执行环境的代码，例如，构成处理器韧体、操作系统、或它们之中的一个或多个的组合的代码。

本文文件中描述的过程和逻辑流程可以由执行一个或多个计算机程序的一个或多个可编程处理器所执行，以执行本文描述的功能。过程和逻辑流程也可以由专用逻辑电路执行，而装置也可以实现为专用逻辑电路，例如现场可编程门阵列(fieldprogrammablegatearray,fpga)或专用集成电路(applicationspecificintegratedcircuit,asic)。

虽然本文件描述了许多细节，但这些细节不应被解释为对权利要求的限制，而是作为对特定实施例特有的特征的描述。本发明在不同的实施例的上下文中所描述的某些特征也可以在单个实施例中组合实现。相反，在单个实施例的上下文中所描述的各种特征也可以单独地或以任何合适的子组合而实现在多个实施例中。再者，尽管上面的特征可以描述为以某些组合作用并且甚至最初依此作为请求保护，但是在某些情况下可以从组合中分离来自所要请求保护的组合的一个或多个特征，而所要请求保护的组合可以针对子组合、或子组合的变化。类似地，虽然在附图中以特定顺序描绘了操作，但是这不应该被理解为要求以所示的特定顺序或按顺序执行这些操作，或者执行所有示出的操作，以实现期望的结果。

仅公开了几个示例和实现。可以根据所公开的内容对所描述的示例和实现以及其他实现进行变化、修改和增强。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。