一种功率模块绑定线布局优化设计方法与流程

1.本发明属于电力电子器件领域，具体涉及一种功率模块绑定线热效应快速评估与布局优化设计方法。


背景技术：

2.功率模块是高功率应用场合的主流器件，包括电动汽车电机驱动器、可再生能源逆变器和固态变压器等。功率模块中的功率半导体芯片表面的发射极焊盘通过楔焊键合连接到衬板。然而，绑定线所需传输的电流与芯片电流相同，导致绑定线受到严重的热
‑
机械应力，特别是在键合位置。当最薄弱的键合处被剥离，其余绑定线传导更高的电流，最终导致功率模块发生连续性故障。因此，如何抑制绑定线的热
‑
机械应力，提高绑定落点的可靠性水平成为功率模块设计的迫切问题。
3.目前，抑制绑定落点热
‑
机械应力的手段分为三个方面：绑定线材料、绑定线结构和绑定线布局。绑定线材料相关的方法是用接近硅的热膨胀系数(cte)值的材料代替铝(al)线，以铜(cu)、铝包铜和新型铝合金为代表。绑定线结构相关的方法侧重于重塑连接部件或插入外部组件，以直接引线键合(dlb)、柔性电路板烧结、钼基应变缓冲焊接和倒装芯片键合为代表。然而，上述方法需要昂贵的制备和复杂的电镀工艺，在应用中并不实用。
4.为了有效缓解绑定落点的热应力，多样化的绑定线布局方式被用于降低芯片温度。并排式、交错式及叠层式等布局类型广泛应用于大面积芯片中，这些方案通过调节芯片电流分布，降低芯片金属层中落点周围的电流密度，从而实现芯片热应力的抑制。
5.然而，随着芯片额定电流的不断增加，绑定线输运电流随之增加，由此引起的欧姆自热效应不容忽视。同时，芯片大尺寸化引起的绑定线落点数量增加，导致绑定线上的电流密度呈现非均匀分布，为芯片带来非均匀自热。这种非均匀自热效应会导致芯片局部过热，从而加速绑定落点的退化。因此，多落点绑定线电热耦合机理的解析建模有利于揭示芯片温度形成机制，功率模块绑定线热效应的快速评估有利于绑定布局的更新迭代和优化设计，为提升多落点绑定线的热应力抑制潜能发挥关键作用。


技术实现要素：

6.为了克服现有技术的不足，本发明提出了一种新型功率模块绑定线布局方案，可以在不增加任何元件和材料消耗的情况下进一步实现热应力抑制，从而提高功率模块的可靠性。本发明通过建立能反映绑定布局的三维多元胞电网络，结合能描述芯片二维温度分布的傅里叶级数热模型，实现了多落点绑定线的电热耦合建模与计算，可用于功率模块绑定线热效应的快速评估，有望发展成为功率模块绑定线布局设计的指导方针和设计准则。
7.本发明的具体方案如下：
8.本发明提出一种功率模块绑定线热效应快速评估与布局优化设计方法，具体包括以下步骤：
9.s1、基于功率模块绑定线所采用的并排式、交错式或叠层式布局类型与绑定落点
以及绑定线根数，将功率半导体芯片划分为多元胞结构，将功率绑定线划分为多线弧结构；
10.s2、由绑定线弧高、起弧角度、线径与芯片宽度确认线弧电阻，由芯片金属层宽度、厚度与芯片长度确认芯片水平金属层电阻；
11.s3、由功率半导体芯片的掺杂浓度、几何尺寸和温度敏感参数，建立与绑定线解耦的元胞电压
‑
电流
‑
温度物理模型，利用正温度特性区元胞电压对电流的导数的温度线性化特征，提取元胞的温度依赖性等效电阻；
12.s4、基于s2
‑
s3建立具有绑定线弧和芯片金属层电阻的三维多元胞电网络，依据所包含电流支路的数量对各元胞分类，编写和求解任意数量的绑定落点和绑定线根数的电路方程组，获得各元胞电流、线弧电流与各节点电压；
13.s5、由s2所得绑定线弧电阻与s4所得线弧电流计算各线弧发热功率，由s3所得元胞的温度依赖性等效电阻与s4所得元胞电流计算各元胞发热功率；
14.s6、基于功率模块几何尺寸、材料参数与边界条件，分别计算各元胞和各线弧为芯片引入的二维温升分布场，并全部线性叠加得到计及绑定线热效应的芯片各元胞温度；
15.s7、判断芯片各元胞温度偏差小于预设值则认定收敛，否则重复执行步骤s3
‑
s6直至收敛，即更新各元胞的温度依赖性等效电阻，并执行步骤s4
‑
s6获得更新的芯片各元胞温度，所得温度为计及绑定线热效应的芯片各元胞的电热耦合迭代结果；
16.s8、从芯片二维温度场提取最高温度和平均温度为优化目标，在绑定线工艺约束下遍历布局类型与绑定落点数以及绑定线根数，寻求绑定线布局最优设计参数，从而最终确立绑定线布局优选方案。
17.根据本发明的优选实施方案，所述步骤s1中的功率半导体芯片多元胞结构与功率绑定线多线弧结构划分过程，具体为：对于功率模块而言，功率半导体芯片剔除栅极焊盘和边缘终端后为有源区，有源区由门极走线分隔开，在金属层覆盖后变为可键合区域，该区域上对于所采用的任意并排式、交错式或叠层式布局类型，具有m根绑定线，每根线有n个落点；据此芯片可以划分为n
×
m个多元胞结构，绑定线可以划分为n
×
m个多线弧结构，这些分立结构编号规则基于电流流动方向。
18.根据本发明的优选实施方案，所述步骤s2中的绑定线弧电阻与芯片水平金属层电阻提取过程，具体为：将绑定线弧规则化为等腰三角形结构，则线弧电阻由绑定线弧高、起弧角度、线径与芯片宽度确定；(m
‑
1)个水平金属层电阻由芯片金属层宽度、厚度与芯片长度确定；由于金属层的横截面积相对较小，与绑定线并联的纵向金属层电阻比绑定线线弧电阻大十倍左右，纵向金属层电阻可忽略不计；线弧电阻r
wiren
与水平金属层电阻r
metalm
求解表达式如下：
[0019][0020]
其中，h为线弧高，d为线径，ρ
al
为铝绑定线电导率，l
chip
、w
chip
分别为芯片长度、宽度，m、n分别为绑定线根数与落点数，t
m
为金属层厚度，w
m
为金属层宽度，ρ
metal
为芯片金属层电导率。
[0021]
根据本发明的优选实施方案，所述步骤s3中的元胞的温度依赖性等效电阻提取过程，具体为：首先，芯片导通特性通过物理建模实现，根据功率半导体芯片的掺杂浓度、几何
尺寸和温度敏感参数，建立与绑定线解耦的元胞电压
‑
电流
‑
温度物理模型，表达式如下：
[0022][0023]
其中，n
‑
漂移区和p发射区之间的pn结，n
‑
漂移区和p基区之间的pn结分别标记为j1和j2；v
j1
、v
j2
、v
nd
、v
ch
分别为j1结、j2结、n
‑
漂移区和沟道的压降，j
cell
为元胞电流密度，w
nd
为n
‑
漂移区的宽度，p1、p2分别是w＝0和w＝w
nd
附近的载流子浓度，k是玻尔兹曼常数，q是电荷系数，n
fs
和n
nd
分别是场截止层和n
‑
漂移区的掺杂浓度,n
i
是本征载流子浓度，l
ch
是沟道长度，w
cell
是元胞间距，t
ox
是氧化物厚度，μ
ni
是沟道的电子迁移率，ε
ox
是栅极氧化层的介电常数，v
ge
是栅极电压，v
geth
为栅极阈值电压，s0为n
‑
漂移区载流子浓度分布的近似斜率绝对值，s0≈(p1‑
p2)/w
nd
、μ
n
和μ
p
是电子的迁移率和空穴分别，d
n
是电子的扩散系数。
[0024]
然后，利用正温度特性区元胞电压对电流的导数的温度线性化特征，建立含待定系数的元胞电压
‑
电流
‑
温度线性化模型，通过元胞电压
‑
电流
‑
温度物理模型结果拟合待定系数，过程表达式如下：
[0025][0026]
其中，v
ce
为元胞电压，j
cell
为元胞电流密度，t
j
为元胞温度，k、b和b分别是拟合系数。
[0027]
最后，由确定待定系数的元胞电压
‑
电流
‑
温度线性化模型可得元胞等效电阻
‑
电流
‑
温度线性化模型，元胞等效电阻r
celln_m
由下式确定：
[0028][0029]
其中，i
cell
为元胞电流。
[0030]
根据本发明的优选实施方案，所述步骤s4中的电路方程组列写与各电参数的求解过程，具体为：首先，绘制具有绑定线弧和芯片金属层电阻的三维多元胞电网络，其中绑定线落点电位与元胞发射极电位一致，用v
n_m
标记，下标依次由绑定落点和绑定线的序号定义，芯片元胞的所有集电极都共用在焊料表面，用v
c
统一表示，连接到dbc(direct bonding copper，双面覆铜陶瓷衬板)上铜层的节点电位设置为零，作为汇流点。
[0031]
然后，依据所包含电流支路的数量对各元胞分类，其中包含三条电流支路的1类元胞的节点电路方程为：
[0032]
(v
c
‑
v
1_1
)/r
cell1_1
＝(v
1_1
‑
v
2_1
)/r
wire1
(v
1_1
‑
v
1_2
)/r
metal1
[0033]
包含四条电流支路的2类元胞的节点电路方程为：
[0034]
(v
c
‑
v
1_m
)/r
cell1_m
(v
1_m
‑1‑
v
1_m
)/r
metalm
‑1＝(v
1_m
‑
v
2_m
)/r
wire1
(v
1_m
‑
v
1_m 1
)/r
metalm
[0035]
包含五条电流支路的3类元胞的节点电路方程为：
[0036]
[0037]
最后，通过数值计算软件自动编写和求解任意数量的绑定落点和绑定线根数的电路方程组，获得各元胞电流i
cell
、线弧电流i
wire
与各节点电压v
n_m
，该通用求解表达式如下：
[0038][0039]
根据本发明的优选实施方案，所述步骤s5中的线弧发热功率与元胞发热功率求解过程，具体为：由步骤s2所得绑定线弧电阻与步骤s4所得线弧电流计算各线弧发热功率，由步骤s3所得元胞等效电阻与步骤s4所得元胞电流计算各元胞发热功率，求解表达式如下：
[0040][0041]
其中，p
wiren_m
为第n行第m列绑定线发热功率，p
wire1_m
为第1行第m列绑定线发热功率，p
celln_m
为第n行第m列元胞发热功率。
[0042]
根据本发明的优选实施方案，所述步骤s6中的计及绑定线发热的芯片二维温度场求解过程，具体为：首先，基于功率模块几何尺寸、材料参数与边界条件，获得长l
hs
、宽w
hs
、中心坐标(x
hs
,y
hs
)的1w均匀矩形热源引入的dbc上铜层表面形成的二维温升分布场
△
t
cu_perwatt
(x,y)@(x
hs
,y
hs
,l
hs
,w
hs
)的通解表达式为：
[0043][0044]
其中，λ
u
＝uπ/l
d
,δv＝vπ/w
d
和u,v＝1,2,....；l
d
、w
d
分别为dbc的长度、宽度，a0、a1、a2、a3是关于特征值λ
u
、δ
v
的傅里叶系数；
[0045]
然后，利用dbc上铜层表面二维温升分布场的通解表达式，分别计算各元胞和各线弧为dbc上铜层表面引入的二维温升分布场；其中元胞描述为长度为l
chip
/m，宽度为w
chip
/n，厚度为t1的体热源，线弧描述为具有绑定线横截面尺寸，中心点位于所在元胞坐标(x
m
，y
n
)的面热源；因此各元胞和各线弧为dbc上铜层表面引入的二维温升分布场
△
t
cu
(x,y)求解表达式为：
[0046][0047]
其中，m、n分别表示绑定线和落点的序号，各元胞加热功率和各线弧加热功率由步骤s5计算所得；
[0048]
其次计算各元胞和各线弧为芯片所在层引入的温升，其中芯片内元胞的内部发热用具有体热源的一维热传导模型描述，元胞引起的芯片焊料温升、线弧引起的芯片温升和芯片焊料温升由具有表面热源的一维热传导模型描述；求解表达式如下：
[0049][0050]
最后，将dbc上铜层温升分布场
△
t
cu
(x,y)、芯片焊料温升
△
t
cs
和芯片温升
△
t
chip
进行线性叠加，最终得到计及绑定线热效应的芯片二维分布场
△
t
j
(x,y)，求解表达式如下：
[0051]
t
j
(x,y)＝δt
cu
(x,y) δt
chip
δt
cs
t
f
[0052]
根据本发明的优选实施方案，所述步骤s7中的功率模块绑定线热效应的快速迭代建模过程，具体为：首先，基于步骤s6所得的芯片二维分布场结果更新位置(x
m
,y
n
)处元胞温度，求解表达式如下：
[0053]
t
celln_m
＝t
j
(x
m
,y
n
)
[0054]
然后，判断芯片各元胞温度偏差小于预设值则认定收敛，否则重复执行步骤s3
‑
s6直至收敛，收敛判断表达式如下：
[0055][0056]
其中，t
celln_m(k
‑
1)
、t
celln_m(k)
分别表示第(k
‑
1)次、第k次迭代的各元胞温度值；
[0057]
根据本发明的优选实施方案，所述步骤s8中的绑定线布局设计参数寻优过程，具体为：首先，为了评估芯片局部过热和温度均衡性，从芯片二维温度场提取最高温度和平均温度作为评价指标，具体表达式为：
[0058][0059]
其中，t
jmax
、t
jave
分别代表芯片最高温度和芯片平均温度；
[0060]
然后，根据绑定线工艺约束确定根数、落点数、弧高、起弧角、线径等设计参数的范围；由芯片金属层厚度限制确定绑定线最大线径，由楔焊头宽度限制确定最大根数，由避免绑定线早期故障的要求确定起弧角范围，由楔焊头深度和键合机最小拉线高度确定最大落点数；
[0061]
最终，在上述设计参数范围内，利用步骤s7中的功率模块绑定线热效应的快速迭代建模，遍历并排式、交错式与叠层式三类布局类型，以达到芯片最高温度与芯片平均温度联合最优为目标，寻求绑定线最优布局类型及相应设计参数组合，从而确定为绑定线布局优选方案。
[0062]
基于上述技术方案，本发明具有以下有益技术效果：
[0063]
(1)本发明通过将计及绑定线布局的精细化多元胞电学模型与计及绑定线发热的分布式热学模型进行结合，实现了多落点绑定线的电热特性表征，有效提高了绑定线热效应评估的准确性和高效性；
[0064]
(2)本发明可根据布局方式和键合参数直接解析求解，有别于有限元法绘制几何图形和重复微元化，有效提高了绑定线设计迭代速度，非常适合功率模块封装的前期设计验证；
[0065]
(3)本发明提出的优化布局方案以削弱绑定线电流密度峰值为指导思想，被实验验证是综合缓解温度非均衡和局部过热的有效方法，而该方法无需增加任何额外部件和材料消耗，因此有望成为大芯片面积和高额定电流的功率模块绑定的优选方案。
附图说明
[0066]
图1为功率半导体芯片键合区域示意图；
[0067]
图2为功率半导体芯片并排式、叠层式绑定线布局示意图；
[0068]
图3为igbt的电压
‑
电流密度曲线和提取的元胞等效电阻(v
ge
＝15v)；
[0069]
图4为并排式、叠层式绑定线布局的三维多元胞电路模型；
[0070]
图5为igbt功率模块的封装参数和边界条件示意图；
[0071]
图6为具有分布式元胞和绑定线加热功率的多元胞芯片示意图；
[0072]
图7为igbt模块的多元胞电热耦合模型迭代计算流程；
[0073]
图8为基准igbt功率模块示意图；
[0074]
图9为芯片电流为250a时：(a)元胞温度的建模结果；(b)元胞发射极电位；(c)线弧电流；(d)元胞电流；(e)元胞等效电阻；(f)金属层电流；(g)线弧发热功率；(h)元胞发热功率；
[0075]
图10为芯片电流为250a时：(a)根数和落点数对芯片最高温度和平均温度的影响。(b)根数和落点数对多元胞和绑定线功率的影响；
[0076]
图11为芯片电流为250a时：(a)本专利提出的叠层式布局下的元胞温度分布；(b)叠层式布局与并排式布局下的元胞温度降低的百分比；
[0077]
图12为：(a)样品a：具有四个落点数的并排式布局；(b)样品b：具有三个落点数的交错式布局；(c)样本c：本发明提出的具有四个落点数的叠层式布局；
[0078]
图13为：(a)实验电气示意图；(b)用于验证元胞电位和元胞温度的实验测试台的俯视图；
[0079]
图14为所提出的绑定线热效应快速评估结果与实验结果对比：
[0080]
图15为芯片电流为250a时的ir热成像图：(a)样品a：具有四个落点数的并排式布局；(b)样品b：具有三个落点数的交错式布局；(c)样本c：本发明提出的具有四个落点数的叠层式布局。
具体实施方式
[0081]
为了更详细地解释本发明，下面将结合附图，以igbt功率模块为例对本发明做进一步详细说明。
[0082]
本发明提出一种功率模块绑定线热效应快速评估与布局优化设计方法，具体包括以下步骤：
[0083]
s1、基于功率模块绑定线所采用的并排式、交错式或叠层式布局类型与绑定落点以及绑定线根数，将功率半导体芯片划分为多元胞结构，将功率绑定线划分为多线弧结构；
[0084]
s2、由绑定线弧高、起弧角度、线径与芯片宽度确认线弧电阻，由芯片金属层宽度、厚度与芯片长度确认芯片水平金属层电阻；
[0085]
s3、由功率半导体芯片的掺杂浓度、几何尺寸和温度敏感参数，建立与绑定线解耦
的元胞电压
‑
电流
‑
温度物理模型，利用正温度特性区元胞电压对电流的导数的温度线性化特征，提取元胞的温度依赖性等效电阻；
[0086]
s4、基于s2
‑
s3建立具有绑定线弧和芯片金属层电阻的三维多元胞电网络，依据所包含电流支路的数量对各元胞分类，通过数值计算软件自动编写和求解任意数量的绑定落点和绑定线根数的电路方程组，获得各元胞电流、线弧电流与各节点电压；
[0087]
s5、由s2所得绑定线弧电阻与s4所得线弧电流计算各线弧发热功率，由s3所得元胞等效电阻与s4所得元胞电流计算各元胞发热功率；
[0088]
s6、基于功率模块几何尺寸、材料参数与边界条件，分别计算各元胞和各线弧为芯片引入的二维温升分布场，并全部线性叠加得到计及绑定线热效应的芯片各元胞温度；
[0089]
s7、判断芯片各元胞温度偏差小于预设值则认定收敛，否则重复执行步骤s3
‑
s6直至收敛，即更新各元胞的温度依赖性等效电阻，并执行步骤s4
‑
s6获得更新的芯片各元胞温度，所得温度为计及绑定线热效应的芯片各元胞的电热耦合迭代结果；
[0090]
s8、从芯片二维温度场提取最高温度和平均温度为评价指标，以同步降低元胞功率和绑定线弧功率为指导思想，以芯片最高温度与平均温度为优化目标，在绑定线工艺约束下快速遍历布局类型与绑定落点数以及绑定线根数，寻求绑定线布局最优设计参数，从而最终确立绑定线布局优选方案。
[0091]
步骤s1中，对于功率模块而言，功率半导体芯片剔除栅极焊盘和边缘终端后为有源区，有源区由门极走线分隔开，在金属层覆盖后变为可键合区域，如图1所示。该区域上对于所采用的任意并排式、交错式或叠层式布局类型，如图2所示，具有m根绑定线，每根线有n个落点；据此芯片可以划分为n
×
m个多元胞结构，绑定线可以划分为n
×
m个多线弧结构，这些分立结构编号规则基于电流流动方向。
[0092]
步骤s2中，将绑定线弧规则化为等腰三角形结构，则线弧电阻由绑定线弧高、起弧角度、线径与芯片宽度确定；(m
‑
1)个水平金属层电阻由芯片金属层宽度、厚度与芯片长度确定；由于金属层的横截面积相对较小，与绑定线并联的纵向金属层电阻比绑定线线弧电阻大十倍左右，纵向金属层电阻可忽略不计；线弧电阻r
wiren
与水平金属层电阻r
metalm
求解表达式如下：
[0093][0094]
其中，h为线弧高，d为线径，ρ
al
为铝绑定线电导率，l
chip
、w
chip
分别为芯片长度、宽度，m、n分别为绑定线根数与落点数，t
m
为金属层厚度，w
m
为金属层宽度，ρ
metal
为芯片金属层电导率。
[0095]
步骤s3中，首先，芯片导通特性通过物理建模实现，根据功率半导体芯片的掺杂浓度、几何尺寸和温度敏感参数，建立与绑定线解耦的元胞电压
‑
电流
‑
温度物理模型，表达式如下：
[0096]
[0097]
其中，n
‑
漂移区和p发射区之间的pn结，n
‑
漂移区和p基区之间的pn结分别标记为j1和j2；v
j1
、v
j2
、v
nd
、v
ch
分别为j1结、j2结、n
‑
漂移区和沟道的压降，j
cell
为元胞电流密度，w
nd
为n
‑
漂移区的宽度，p1、p2分别是w＝0和w＝w
nd
附近的载流子浓度，k是玻尔兹曼常数，q是电荷系数，n
fs
和n
nd
分别是场截止层和n
‑
漂移区的掺杂浓度,n
i
是本征载流子浓度，l
ch
是沟道长度，w
cell
是元胞间距，t
ox
是氧化物厚度，μ
ni
是沟道的电子迁移率，ε
ox
是栅极氧化层的介电常数，v
ge
是栅极电压，v
geth
为栅极阈值电压，s0为n
‑
漂移区载流子浓度分布的近似斜率绝对值，s0≈(p1‑
p2)/w
nd
、μ
n
和μ
p
是电子的迁移率和空穴分别，d
n
是电子的扩散系数。
[0098]
在本发明的一个具体实施例中，掺杂浓度、几何参数和温度敏感参数如表一所示。
[0099]
表一掺杂浓度、几何参数和温度敏感参数
[0100][0101]
在v
ge
＝15v时，对igbt建模的电压
‑
电流密度(v
‑
j)曲线如图3所示。由图可以看出，在不同温度和电流密度下等效电阻都不同，表明元胞等效电阻不是纯电阻，而是同时依赖于电流和温度。
[0102]
然后，利用正温度特性区元胞电压对电流的导数的温度线性化特征，建立含待定系数的元胞电压
‑
电流
‑
温度线性化模型，通过元胞电压
‑
电流
‑
温度物理模型结果拟合待定系数，过程为：d
vce
/d
jcell
和温度t
j
在正温度特性区域满足强线性关系，即：
[0103][0104]
其中，v
ce
为元胞电压，j
cell
为元胞电流密度，t
j
为元胞温度，k、b和b分别是拟合系数。
[0105]
最后，由确定待定系数的元胞电压
‑
电流
‑
温度线性化模型可得元胞等效电阻
‑
电流
‑
温度线性化模型，元胞等效电阻r
celln_m
由下式确定：
[0106][0107]
其中，i
cell
为元胞电流。
[0108]
步骤s4中，首先，绘制具有绑定线弧和芯片金属层电阻的三维多元胞电网络，如图4所示，其中绑定线落点电位与元胞发射极电位一致，用v
n_m
标记，下标依次由绑定落点和绑定线的序号定义，芯片元胞的所有集电极都共用在焊料表面，用v
c
统一表示，连接到dbc(direct bonding copper，双面覆铜陶瓷衬板)上铜层的节点电位设置为零，作为汇流点。
[0109]
然后，依据所包含电流支路的数量对各元胞分类，其中包含三条电流支路的1类元胞的节点电路方程为：
[0110]
(v
c
‑
v
1_1
)/r
cell1_1
＝(v
1_1
‑
v
2_1
)/r
wire1
(v
1_1
‑
v
1_2
)/r
metal1
[0111]
包含四条电流支路的2类元胞的节点电路方程为：
[0112]
(v
c
‑
v
1_m
)/r
cell1_m
(v
1_m
‑1‑
v
1_m
)/r
metalm
‑1＝(v
1_m
‑
v
2_m
)/r
wire1
(v
1_m
‑
v
1_m 1
)/r
metalm
[0113]
包含五条电流支路的3类元胞的节点电路方程为：
[0114][0115]
最后，通过数值计算软件matlab自动编写和求解任意数量的绑定落点和绑定线根数的电路方程组，获得各元胞电流i
cell
、线弧电流i
wire
与各节点电压v
n_m
，该通用求解表达式如下：
[0116][0117]
步骤s5中，由步骤s2所得绑定线弧电阻与步骤s4所得线弧电流计算各线弧发热功率，由步骤s3所得元胞等效电阻与步骤s4所得元胞电流计算各元胞发热功率，求解表达式如下：
[0118][0119]
其中，p
wiren_m
为第n行第m列绑定线发热功率，p
wire1_m
为第1行第m列绑定线发热功率，p
celln_m
为第n行第m列元胞发热功率。
[0120]
根据该方程组求解，可以得到元胞电流i
cell
、线电流i
wire
、节点电压v
n_m
和集电极电压v
c
。因此，可以由初始元胞初始电阻r
celln_m(0)
、绑定线电阻r
wiren
、金属层电阻r
metalm
和元胞电阻r
celln_m(0)
，求出集电极电压v
c(1)
、发射极电压v
n_m(1)
、绑定线电流i
wiren_m(1)
、元胞电流i
celln_m(1)
和元胞功率p
celln_m(1)
、绑定线功率p
wiren_m(1)
。其中上标的数字表示迭代次数。
[0121]
步骤s6中，首先根据传热理论，具有各向同性材料的3
‑
d固体中的温度t(x,y,z)由拉普拉斯方程描述，即：
[0122][0123]
图5展示了多落点igbt模块的封装参数与边界条件。包含绑定线的芯片焊接在dbc上铜层表面。芯片位置由其中心坐标o
c
(x
c
,y
c
)给出。功率模块结构依次为芯片、焊料层、上铜层、陶瓷、下铜层、dbc焊料与基板，第j层的厚度和热导率分别为t
j
和k
j
。芯片功率p
chip
和绑定线功率p
wire
产生的功率通过多层封装结构穿通到基板底部。基板背面通过对流换热系数为h的均匀温度t
f
的冷却流体(液体或强制空气)对流冷却。在侧壁面上假定绝热边界条件。芯片表面t
chip
(x,y)和铜表面t
cu
(x,y)上的温度分布是由上述边界条件引起的，其数学表达式为：
[0124]
[0125]
对拉普拉斯方程使用变量分离法分解，特征值λ
u
、δ
v
和相应的傅里叶系数可以利用上述边界条件求解。长l
hs
、宽w
hs
、中心坐标(x
hs
,y
hs
)的1w均匀矩形热源引入的dbc上铜层表面形成的二维温升分布场
△
t
cu_perwatt
(x,y)@(x
hs
,y
hs
,l
hs
,w
hs
)的通解表达式为：
[0126][0127]
其中，λ
u
＝uπ/l
d
,δv＝vπ/w
d
和u,v＝1,2,....；l
d
、w
d
分别为dbc的长度、宽度，a0、a1、a2、a3是关于特征值λ
u
、δ
v
的傅里叶系数；假设初始芯片温度与环境或流体温度相同，则有上述求解出的温度场与元胞位置可以得到元胞温度初始值t
celln_m(0)
。
[0128]
然后，利用dbc上铜层表面二维温升分布场的通解表达式，分别计算各元胞和各线弧为dbc上铜层表面引入的二维温升分布场，如图6所示；其中元胞描述为长度为l
chip
/m，宽度为w
chip
/n，厚度为t1的体热源，线弧描述为具有绑定线横截面尺寸，中心点位于所在元胞坐标(x
m
，y
n
)的面热源；因此各元胞和各线弧为dbc上铜层表面引入的二维温升分布场
△
t
cu
(x,y)求解表达式为：
[0129][0130]
其中，m、n分别表示绑定线和落点的序号，各元胞加热功率和各线弧加热功率由步骤s5计算所得；
[0131]
其次计算各元胞和各线弧为芯片所在层引入的温升，其中芯片内元胞的内部发热用具有体热源的一维热传导模型描述，元胞引起的芯片焊料温升、线弧引起的芯片温升和芯片焊料温升由具有表面热源的一维热传导模型描述；求解表达式如下：
[0132][0133]
最后，将dbc上铜层温升分布场
△
t
cu
(x,y)、芯片焊料温升
△
t
cs
和芯片温升
△
t
chip
进行线性叠加，最终得到计及绑定线热效应的芯片二维分布场
△
t
j
(x,y)，求解表达式如下：
[0134]
t
j
(x,y)＝δt
cu
(x,y) δt
chip
δt
cs
t
f
[0135]
步骤s7中，首先，基于步骤s6所得的芯片二维分布场结果更新位置(x
m
,y
n
)处元胞温度，求解表达式如下：
[0136]
t
celln_m
＝t
j
(x
m
,y
n
)
[0137]
然后，判断芯片各元胞温度偏差小于预设值则认定收敛，否则重复执行步骤s3
‑
s6直至收敛，收敛判断表达式如下：
[0138][0139]
其中，t
celln_m(k
‑
1)
、t
celln_m(k)
分别表示第(k
‑
1)次、第k次迭代的各元胞温度值；
[0140]
通过上述计算过程，可以得到考虑绑定线热效应的精确芯片温度场，具体流程如
图7所示。
[0141]
步骤s8中，首先，为了评估芯片局部过热和温度均衡性，从芯片二维温度场提取最高温度和平均温度作为评价指标，具体表达式为：
[0142][0143]
其中，t
jmax
、t
jave
分别代表芯片最高温度和芯片平均温度；
[0144]
对图8所示的基准功率模块进行仿真以验证所提出的模型。所选igbt芯片的有源区被多落点绑定线分成4
×
8个元胞结构，每个元胞的编号规则如图1所示。芯片中心坐标为(x
c
,y
c
)。材料特性、几何参数和位置坐标列于表二中。
[0145]
表二功率模块的材料和几何参数
[0146][0147]
本发明提出的绑定线热效应评估方法所得的元胞温度t
celln_m
、元胞发射极电位v
n_m
、线弧电流i
wiren_m
、元胞电流i
celln_m
、元胞等效电阻r
celln_m
、金属层电流i
metaln_m
、线弧功率p
wiren_m
和元胞功率p
celln_m
的结果如图9所示。由于绑定线和元胞的自热不均匀，不同行之间的元胞温度呈现不均，其中t
cell4_5
(158.52℃)>t
cell3_5
(151.29℃)>t
cell2_5
(129.92℃)>t
cell1_5
(105.09℃)。最大的建模误差出现在第一行，为3.43％(t
cell1_5
)。由于dbc的横向热传导作用，一排元胞温度呈现从中心到周围降低的趋势，其中第4排t
cell4_5
的最高元胞温度(158.52℃)比最低的第4行元胞的温度t
cell4_1
(128.98℃)高22.9％。
[0148]
如图9(b)所示，相邻行元胞间的电位差表现出不均匀特性，其中
△
v
12
＝34.35mv，
△
v
23
＝69.11mv，
△
v
34
＝104.98mv，
△
v
4g
＝171.53mv。最大发射极电位建模误差出现在第4行，为4.86％(v
4_1
)。最大发射极电位为379.98mv，对v
c
(2.24v)的贡献为16.96％。如图9(c)所示，第2排、第3排、第4排的绑定线电流比前一排依次增加了7.62a、7.86a、8.29a，验证了多落点绑定线电流之间的不平衡。
[0149]
在图9(d)中，由于不均匀的元胞发射极电位，相邻行之间的元胞电流表现出随着行数增加而增加的趋势，其中i
cell2_m
<i
cell3_m
<i
cell4_m
，除了i
cell1_m
超过i
cell2_m
。这可以通过正温度特性诱发的元胞等效电阻分布来解释，如图9(e)所示。有：
[0150][0151]
建模得到的绑定线功率和元胞功率如图9(g
‑
h)所示。绑定线弧的体积为1.2mm3，元胞面积为1mm2。因此，与采用有限元软件的仿真结果相比，最大功率建模误差为5.36％(p
wire1_8
)和3.19％(p
cell1_1
)，表明本发明提出的模型可以准确反映绑定线自热不均匀和元胞发热不均匀的影响。
[0152]
然后，根据绑定线工艺约束确定根数、落点数、弧高、起弧角、线径等设计参数的范围；由于芯片金属层的厚度限制，商用绑定线的最大直径d小于500μm。由于楔焊头宽度的限制，允许相邻焊线的最小间距设置为1.5mm，从而导致最大线数m。为了避免绑定线的早期故障(例如落点裂纹，绑定线起翘)，弧角α通常设置在30
°
和60
°
之间。基于此，恒定起弧角模式下可键合落点的最大数量n取决于最小弧高h，该弧高受楔焊头深度和键合机的最小拉线高度的影响。因此，设计约束可以总结如下：
[0153][0154]
图10(a)总结了根数m和落点数n对t
jmax
和t
jave
的影响。可见随着根数m的增加，在一定落点数n下的平均温度t
jave
和最高温度t
jmax
都较低。具体来说，随着根数从4条增加到6条，从6条增加到8条，最高温度分别下降8.1％和9.9％(n＝2)，平均温度下降7.1％和6.4％(n＝2)。因此，最大可键合数量的绑定线有利于芯片散热。对于落点数，可见在一定根数下，最高温度和平均温度均存在一个最佳值。例如，当m设为8时，最优落点数(n＝4)下的最低t
jmax
比n＝8下的最高t
jmax
低10.0％；而最佳落点数(n＝5)下的最低t
jave
比n＝2下的最高t
jave
低4.9％。因此，对于m＝8，当单独评估t
jmax
时，n＝3或4是首选；而当单独评估t
jave
时，n＝4或5是首选。综上所述，可以选择m＝8、n＝4的多落点绑定线布局作为最佳方案。
[0155]
图10(b)总结了根数m和落点数n对线弧发热功率和元胞发热功率的影响，可见最佳落点数的形成机制可归因于增加的n对p
cell
缓解的贡献非常有限，而当n≥3后绑定线p
wire
变得更加严重。以m＝8为例，从n＝3到n＝8，p
wire
增加了84.5％，而p
cell
只变化了0.03％。这是因为随着落点数的增加，线弧的总长度不断增长，而多落点键合对芯片电流密度降低的影响已经达到其极限。
[0156]
因此结果表明，随着落点数从1增加到8，总元胞功率呈现最初的快速下降(1～2)，随后缓慢下降(3～5)，最后几乎没有变化(6～8)，而总绑定线功率总体上呈现近似线性上升。在热评价指标方面，t
jave
体现的热平衡性能主要由p
cell
决定，呈现轻微的最优值(n＝4)。而t
jmax
反映的局部过热性能随着n的增加经历了从p
cell
主导到p
wire
主导的转变。当落点数很少时(1～2)，显著减少的p
cell
在t
jmax
缓解中起主导作用。当落点数为中等(3～5)时，适度减少的p
cell
和持续增加的p
wire
势均力敌，存在最优落点数(n＝4)。当落点数比较大(6～8)时，不断扩大的p
wire
压倒了几乎不变的p
cell
，导致t
jmax
逐渐上升。
[0157]
最终，在上述设计参数范围内，利用步骤s7中的功率模块绑定线热效应的快速迭代建模，遍历并排式、交错式与叠层式三类布局类型，以达到芯片最高温度与芯片平均温度联合最优为目标，寻求绑定线最优布局类型及相应设计参数组合，从而确定为绑定线布局优选方案。
[0158]
基于此，本发明提出了一种叠层式绑定的新型布局方法，以抑制最后一排绑定线电流，如图2(b)所示。第一层绑定线在与倒数第二排金属层键合后直接与dbc相连。同时，还有一排额外的绑定线连接最后一排金属层和dbc，与上述绑定线形成叠层绑定结构。
[0159]
与并排式布局相比，叠层式布局的最后一排绑定线电流和加热功率都降低了。此外，叠层式布局下的元胞温度t
celln_m
和相对于并排式布局下的元胞温度的降低百分比显示
在图11中。可以看到，cell3_m和cell4_m温度显著减小，其中最大减少百分比值为17.52％(cell4_1)。而且，计算得到的芯片平均温升降低了5.27％。因此，这些结果验证了本发明提出的新型叠层式布局对于热应力抑制的有效性。
[0160]
针对并排式、交错式、叠层式布局制造了三个具有八根绑定线的igbt模块，如图12所示。具有四个落点数的并排式布局被选为基准方案(样本a)，用于验证所提出的多元胞电热模型。具有三个落点数(样本b)的交错式布局与样本a进行比较，以验证落点数的影响。具有四个落点数的叠层式布局(样本c)与样本a进行比较，以验证新型布局方式对芯片热的抑制效果。igbt模块不含硅凝胶以便于探测电位和温度。
[0161]
通过将元胞发射极电位和元胞温度与实验进行比较来验证所提出的模型。基准样品a安装在水冷板上。水冷板内液态油的温度由julabo presto a80控制，控制在20℃。冷却功率高达1.2kw。电气原理图如图13(a)所示。通过连接电源端子dc 和ac，选择上桥臂用直流电源加热。驱动电压v
ge
选择15v。
[0162]
实验测试台的俯视图如图13(b)所示。电位由自行研制的电压探头与18位电压表相连。探针放置在金属层表面。每个节点v
n_m
的电位是相对于dbc上铜层的参考电压点测量的。由于ir(红外辐射)热成像所需的黑色涂层会使电压探头绝缘，因此在相应的元胞上采用opsens接触式光纤探头otg
‑
f
‑
10来监测局部温度，其中最大温度测量误差为
±
0.8℃，分辨率为0.05℃。
[0163]
由于结构对称，选取芯片左半边的celln_1和celln_4作为测试对象，测得的电位和温度结果如表三所示。如图14所示，建模的元胞温度误差小于3.0％，验证了所提出的温度建模的有效性和准确性。模拟元胞电位的最大误差接近8.0％，这表明在过电流条件下，以多落点绑定方式离散化的多元胞可能比较粗糙。然而，在i
chip
＝200a、250a下，芯片集电极到地形成的压降分别为1.78v、2.24v，与提出的建模结果的误差仅为2.1％(1.82v)、3.5％(2.32v))。
[0164]
结果表明，所提出的电压建模仍然可以满足绑定线设计的要求。
[0165]
表三不同芯片电流下测得的元胞电位和温度
[0166][0167]
为了直观比较三个样品，选择了红外热成像方法。使用fluke ti450热像仪，测温
误差在
±
2℃以内。比较时，拧紧螺钉扭矩保持不变以控制tim热阻。测量集电极端子电压v
c
以控制总功耗。光纤探头用于监测外壳温度，作为温升计算的参考。
[0168]
如图15所示，通过去除不需要的绑定线，从红外热成像图中提取芯片温度。因此，样品a的最高和平均芯片温度为162.17℃和155.96℃，而样品b的最高和平均芯片温度为165.04℃(2.05％
↑
)和158.75℃(2.08％
↑
)，这验证了落点数量会影响芯片温度。此外，样品c的最高和平均芯片温度为154.28℃(8.13％
↓
)和147.54℃(8.93％
↓
)。结果表明，本发明所提出的新型叠层式绑定布局方案对芯片温度降低具有显著影响。
[0169]
上述对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明。熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。