使用光掩模制造半导体器件的方法与流程

使用光掩模制造半导体器件的方法
1.本技术是申请日为2017年2月13日且发明名称为“光掩模和使用该光掩模制造半导体器件的方法”的中国发明专利申请201710075800.3的分案申请。
技术领域
2.实施例涉及光掩模和使用该光掩模制造半导体器件的方法。


背景技术：

3.半导体器件由于其小尺寸、多功能特性和低制造成本而广泛地用于电子工业中。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及执行各种功能的混合半导体器件中的任何一个。
4.随着电子工业的发展，越来越多地需要高集成和高速的半导体器件。然而，由于这样高的集成度和高速度，出现了各种问题(例如，定义精细图案的曝光工艺的裕度减小)。


技术实现要素：

5.一个或更多个实施例可以提供一种光掩模，该光掩模可以包括：中间掩模衬底(reticle substrate)；设置在中间掩模衬底上的主图案，主图案限定在半导体衬底上实现的光致抗蚀剂图案；以及与主图案相邻的抗反射图案。彼此相邻的一对抗反射图案之间的距离可以是第一长度，并且该对抗反射图案中的至少一个的宽度可以是第二长度。第一长度和第二长度之和可以等于或小于曝光工艺的分辨率。主图案与最靠近主图案的抗反射图案之间的距离可以等于或小于第一长度。
6.一个或更多个实施例可以提供一种用于制造半导体器件的方法，该方法可以包括：在半导体衬底上形成光致抗蚀剂层，该半导体衬底包括第一区域、第二区域以及设置在第一区域和第二区域之间的第三区域；使用曝光装置曝光光致抗蚀剂层；以及使曝光的光致抗蚀剂层显影以在第一区域上形成光致抗蚀剂图案。光致抗蚀剂图案可以暴露第二和第三区域。曝光装置可以包括光源、投影透镜、以及设置在光源和投影透镜之间的光掩模。光掩模可以包括限定光致抗蚀剂图案的主图案和限定第二区域的抗反射图案。曝光光致抗蚀剂层可以包括向第一和第三区域中的一个区域以及向第二区域提供光，其中提供给所述一个区域的光具有比提供给第二区域的光高的强度。
7.一个或更多个实施例可以提供一种用于制造半导体器件的方法，该方法可以包括：在半导体衬底的有源图案上形成栅电极，该半导体衬底包括第一区域和第二区域，该有源图案包括设置在栅电极的一侧的第一部分和设置在栅电极的另一侧的第二部分，第一区域包括第一部分，第二区域包括第二部分的至少一部分；在半导体衬底上形成直接覆盖有源图案和栅电极的光致抗蚀剂图案；使用包括主图案和抗反射图案的光掩模曝光光致抗蚀剂层；使曝光的光致抗蚀剂层显影以形成覆盖第一区域的光致抗蚀剂图案；以及使用光致抗蚀剂图案和栅电极作为掩模，向第二区域提供第一掺杂剂。主图案可以限定光致抗蚀剂图案，并且抗反射图案可以限定第二区域。
8.一个或更多个实施例可以提供一种用于制造半导体器件的方法，该方法可以包括：在半导体衬底上形成光致抗蚀剂层，以及使用包括主图案和与主图案相邻的抗反射图案的光掩模曝光光致抗蚀剂层。彼此相邻的一对抗反射图案之间的距离可以是第一长度，该对抗反射图案中的至少一个的宽度可以是第二长度，第一长度和第二长度之和可以等于或小于曝光的分辨率，并且主图案和最靠近主图案的抗反射图案之间的距离可以等于或小于第一长度。
附图说明
9.通过参考附图详细描述示例性实施例，对于本领域技术人员而言，特征将变得显而易见，其中：
10.图1、图2a、图3a和图4a示出根据一些实施例的在曝光工艺中使用的曝光装置的截面图。
11.图2b示出了图2a的区域
‘
m’的放大截面图。
12.图3b示出了图3a的区域
‘
m’的放大截面图。
13.图4b示出了图4a的区域
‘
m’的放大截面图。
14.图5a、6a和7a示出根据一些实施例的用于形成光致抗蚀剂图案的方法中的多个阶段的平面图。
15.图5b、6b和7b分别示出沿图5a、6a和7a的线i
‑
i'截取的截面图。
16.图5c、6c和7c分别示出沿图5a、6a和7b的线ii
‑
ii'截取的截面图。
17.图6d示出了限定光致抗蚀剂图案的光掩模的平面图。
18.图8a和9a示出根据一些实施例的用于形成光致抗蚀剂图案的方法中的多个阶段的平面图。
19.图8b和9b分别示出沿图8a和9a的线i
‑
i'截取的截面图。
20.图8c和9c分别示出沿图8a和9a的线ii
‑
ii'截取的截面图。
21.图10a和11a示出根据一些实施例的形成光致抗蚀剂图案的方法中的多个阶段的平面图。
22.图10b和11b分别示出沿图10a和11a的线i
‑
i'截取的截面图。
23.图10c和11c分别示出沿图10a和11a的线ii
‑
ii'截取的截面图。
24.图10d示出了限定光致抗蚀剂图案的光掩模的平面图。
25.图12a、12b和12c示出根据一些实施例的光掩模的平面图。
26.图13a示出根据一些实施例的光致抗蚀剂图案。
27.图13b和13c分别示出沿图13a的线i
‑
i'和ii
‑
ii'截取的截面图。
28.图13d示出限定光致抗蚀剂图案的光掩模的平面图。
29.图14示出根据一些实施例的半导体器件的平面图。
30.图15a示出根据一些实施例的半导体器件的单元阵列区域的平面图。
31.图15b示出沿线15a的线i
‑
i'截取的截面图。
32.图16a示出了根据一些实施例的半导体器件的地址解码器区或外围电路区的平面图。
33.16b和16c分别示出沿图16a的线i
‑
i'和ii
‑
ii'截取的截面图。
34.图17a、18a、19a、20a和21a示出根据一些实施例的用于制造包括地址解码器区或外围电路区的半导体器件的方法中的多个阶段的平面图。
35.图17b、18b、19b、20b和21b分别示出沿着图17a、18a、19a、20a和21a的线i
‑
i'截取的截面图。
36.图17c、18c、19c、20c和21c分别示出沿图17a、18a、19a、20a和21a的线ii
‑
ii'截取的截面图。
37.图19d示出限定光致抗蚀剂图案的光掩模的平面图。
具体实施方式
38.图1、2a、3a和4a是示出根据一些实施例的在曝光工艺中使用的曝光装置的截面图。图2b是示出图2a的区域
‘
m’的放大截面图，图3b是示出图3a的区域
‘
m’的放大截面图，图4b是示出图4a的区域
‘
m’的放大截面图。
39.如图1所示，曝光装置可以包括光源10、透镜系统30以及设置在光源10和透镜系统30之间的光掩模20。例如，光源10可以是g线光源、i线光源、arf光源、krf光源、f2光源或hg
‑
xe光源。光源10可以输出准直光。从光源10发出的第一光12可以被照射或提供给光掩模20。
40.光掩模20可以包括中间掩模基板(reticle substrate)22、在中间掩模基板22上的光屏蔽图案24以及在中间掩模基板22上的相移层26。中间掩模基板22可以是透明基板，例如石英基板。光屏蔽图案24可以定义随后将被描述的光致抗蚀剂层110的第一部分112。例如，光屏蔽图案24可以包括铬(cr)。相移层26可以覆盖光屏蔽图案24。例如，相移层26可以包括铬氧化物(cro)、铬氮氧化物(cron)、钼硅氧化物(mosio)和钼硅氮氧化物(mosion)中至少一个。在某些实施方式中，相移层26可以被省略。
41.照射到光掩模20的第一光12的一部分可以被光屏蔽图案24阻挡。透射通过光掩模的第一光12可以被定义为第二光14。第二光14可以被照射或提供给透镜系统30。
42.透镜系统30可以包括至少一个投影透镜32。第二光14可以集中在透镜系统30中，然后可以被透镜系统30透射。被透镜系统30透射的光可以被定义为第三光16。第三光16可以被照射或提供到装载在曝光装置的下部区域中的半导体衬底100。换言之，可以通过第三光16对半导体衬底100执行曝光工艺。
43.同时，光致抗蚀剂层110可以设置在半导体衬底100上。光致抗蚀剂层110可以是正性光致抗蚀剂层。光致抗蚀剂层110可以包括未照射第三光16的第一部分112和照射第三光16的第二部分114。当光致抗蚀剂层110暴露于第三光16时，光致抗蚀剂层110中的感光剂可以通过第三光16而分解以形成酸。因此，该酸可以形成在暴露于第三光16的第二部分114中。
44.当光致抗蚀剂层是正性光致抗蚀剂层时，通过光屏蔽图案形成在光掩模上的图案被转印到光致抗蚀剂层，即，曝光部分被去除，而未曝光部分保留。相反，当光致抗蚀剂层是负性光致抗蚀剂层时，曝光部分保留而未曝光部分被去除。因此，通过光屏蔽图案形成在光掩模上的图案的反转被转印到光致抗蚀剂层。在以下实施例中，为了便于说明，假设光致抗蚀剂层是正性光致抗蚀剂层。
45.形成在光致抗蚀剂层110中的第一部分112的尺寸(例如长度、宽度和/或直径)可以等于或不同于光掩模20的光屏蔽图案24的尺寸。换言之，可以根据透镜系统30的放大率
来确定第一部分112的尺寸与光屏蔽图案24的尺寸的比率。例如，当透镜系统30具有1的放大率时，第一部分112的尺寸可以基本上等于光屏蔽图案24的尺寸。当透镜系统30是具有1/4放大率的缩小投影光学系统时，光屏蔽图案24的尺寸可以是第一部分112的尺寸的大约四倍大。因此，第一部分112的尺寸与光屏蔽图案24的尺寸的比率可以根据在曝光工艺中使用的曝光装置的特性而改变。
46.在执行曝光工艺之后，可以对半导体衬底100上执行曝光后烘烤(peb)工艺。半导体衬底100可以使用显影溶液被显影以形成光致抗蚀剂图案。例如，在第二部分114中形成的酸可以通过显影溶液被去除，因此第二部分114也可以被去除。结果，保留在半导体衬底100上的第一部分112可以分别对应于光致抗蚀剂图案。
47.图2a和2b示出了其中光屏蔽图案24以曝光工艺的最小间距布置的实施例。参考图2a和2b，光屏蔽图案24可以设置在中间掩模基板22上。光屏蔽图案24可以以对应于第一长度l1的第一节距布置。详细地，每个光屏蔽图案24的宽度可以是第二长度l2，并且彼此相邻的光屏蔽图案24之间的距离可以是第三长度l3。这里，第一长度l1可以等于第二长度l2和第三长度l3之和。在本实施例中，第二长度l2与第三长度l3的比率可以在从2:8至8:2的范围内。换言之，第二长度l2与第一长度l1的比(l2/l1)可以在从0.2至0.8的范围。
48.第一节距l1可以等于由曝光工艺的分辨率限定的最小节距。备选地，第一节距l1可以小于该最小节距。分辨率(或分辨率极限或临界尺寸)可以对应于能够通过曝光工艺将光屏蔽图案24投影到半导体衬底100上的最小限度。换言之，分辨率可以限定通过曝光工艺投影到半导体衬底100上的图案的最小节距或特征。这里，图案的最小节距或特征可以对应于形成在半导体衬底100上的光致抗蚀剂图案的最小节距或特征，或者可对应于光掩模20的光屏蔽图案24的最小节距或特征。
49.分辨率res可以由以下公式1表示。
50.[公式1]
[0051][0052]
在公式1中，“k
1”表示曝光装置的工艺因子，“λ”表示光源10的波长，“na”表示透镜系统30的数值孔径。例如，当曝光装置包括具有短波长的光源10和具有高数值孔径的透镜系统30(例如，具有大孔径的投影透镜32)时，分辨率res的值或使用该曝光装置的曝光工艺的临近尺寸可以较小。结果，可以在半导体衬底100上实现具有精细节距的图案。
[0053]
光掩模20可以产生0阶光、 1阶光、
‑
1阶光和高阶光作为第二光14。也可以产生比
±
1阶光的阶数高的阶数的光，但是这些光可以比
±
1阶光衍射得多。因此，在图2a中，将0阶光、 1阶光和
‑
1阶光示为代表性衍射光，并且省略了高阶光。
[0054]
由于光屏蔽图案24的第一节距l1等于或小于最小节距，所以
±
1阶光和高阶光可以不被提供到投影透镜32。因此，只有第二光14的0阶光可以被投影透镜32集中。
[0055]
然而，对应于光屏蔽图案24的图像可以不通过仅仅集中的0阶光而形成在半导体衬底100上。因此，与图1中不同，照射到设置在半导体衬底100上的光致抗蚀剂层110的第三光16可以不形成与光屏蔽图案24对应的第一部分112。换言之，光致抗蚀剂层110的整个部分可以是暴露于第三光16并被分解的第二部分114。
[0056]
图2a的第三光16的强度可以小于以上参考图1描述的第三光16的强度。换言之，由
于从光源10照射的第一光12的一部分被光屏蔽图案24阻挡，并且仅第二光14中的0阶光被集中，所以照射到半导体衬底100上的第三光16的强度可以减小。
[0057]
图3a和3b示出了其中光屏蔽图案24根据曝光工艺的最小节距布置的实施例。参考图3a和3b，光屏蔽图案24可以设置在中间掩模衬底22上。光屏蔽图案24可以以对应于第一长度l1的第一节距布置。图3a和3b的第一节距l1可以基本上等于参考图2a和2b描述的第一节距l1。然而，被限定为图3a和3b的光屏蔽图案24之间的距离的第三长度l3可以小于参考图2a和2b描述的第三长度l3。被限定为图3a和3b的每个光屏蔽图案24的宽度的第二长度l2可以大于参考图2a和2b描述的第二长度l2。在本实施例中，第二长度l2与第三长度l3的比率可以在从8:2至9.9:0.1的范围。换言之，第二长度l2与第一长度l1的比(l2/l1)可以大于0.8。
[0058]
第一节距l1可以等于或小于由曝光工艺的分辨率所限定的最小节距。因此，如参照图2a和2b所描述的，透射通过光掩模20的第二光14中的0阶光可以通过投影透镜32被集中。结果，照射到设置在半导体衬底110上的光致抗蚀剂层110上的第三光16可以不在光致抗蚀剂层110上形成与光屏蔽图案24对应的图像。
[0059]
同时，图3a的第三光16的强度可以小于参考图2a和2b描述的第三光16的强度。这可能是因为透射通过光掩模20的第二光14的强度会减小，因为图3a和3b的光屏蔽图案24的宽度可以大于图2a和2b的光屏蔽图案24的宽度。由于第三光16的强度非常小，所以包括在光致抗蚀剂层110中的感光剂可以不被第三光16分解。因此，与参照图2a和2b描述的实施例不同，光致抗蚀剂层110的整个部分可以变为未充分暴露于第三光16以分解的第一部分112。当第二长度l2与第一长度l1的比率大于0.8时，第一光12可以基本上完全被光屏蔽图案24阻挡。
[0060]
图4a和4b示出了其中根据曝光工艺的最小节距布置光屏蔽图案24的实施例。参考图4a和4b，光屏蔽图案24可以设置在中间掩模衬底22上。光屏蔽图案24可以以对应于第一长度l1的第一节距布置。图4a和图4b的第一节距l1可以基本上等于参考图2a和2b描述的第一节距l1。然而，被限定为图4a和4b的光屏蔽图案24之间的距离的第三长度l3可以大于参考图2a和2b描述的第三长度l3。被限定为图4a和4b的每个光屏蔽图案24的宽度的第二长度l2可以小于参考图2a和2b描述的第二长度l2。在本实施例中，第二长度l2与第三长度l3的比率可以在处2:8至0.1:9.9的范围。换言之，第二长度l2与第一长度l1的比(l2/l1)可以小于0.2。
[0061]
第一节距l1可以等于或小于由曝光工艺的分辨率限定的最小节距。因此，透射通过光掩模20的第四光14中的仅0阶光可以通过参照图2a和2b描述的投影透镜32集中。结果，照射到设置在半导体衬底110上的光致抗蚀剂层110上的第三光16可以不在光致抗蚀剂层110上形成与光屏蔽图案24对应的图像。
[0062]
同时，图4a的第三光16的强度可以大于参考图2a和2b描述的第三光16的强度。这可能是因为透射通过光掩模20的第二光14的强度可以增加，因为图4a和4b的光屏蔽图案24的宽度小于图2a和2b的光屏蔽图案24的宽度。结果，与图2a和2b的实施例类似，光致抗蚀剂层110的整个部分可以形成为暴露于第三光16并分解的第二部分114。
[0063]
当第二长度l2与第一长度l1的比率小于0.2时，第一光12可行进经过光掩模20的整个部分，使得光屏蔽图案24不明显。换言之，可以通过调节第二长度l2与第一长度l1的比
(l2/l1)来调节第三光16的强度。
[0064]
图5a、6a和7a是示出根据一些实施例的用于形成光致抗蚀剂图案的方法的平面图。图5b、6b和7b分别是沿图5a、6a和7a的线i
‑
i'截取的截面图，图5c、6c和7c分别是沿图5a、6a和7a的线ii
‑
ii'截取的截面图。图6d是示出限定光致抗蚀剂图案的光掩模的平面图。
[0065]
参考图5a、5b和5c，可以在半导体衬底100上形成光致抗蚀剂层110。半导体衬底100可以包括具有硅表面的基于半导体的结构。基于半导体的结构可以包括硅、设置在绝缘层上的硅层(soi)、或者由半导体结构支撑的硅外延层。光致抗蚀剂层110可以是正性光致抗蚀剂层。
[0066]
参考图6a、6b、6c和6d，可以对光致抗蚀剂层110执行曝光工艺。可以通过曝光工艺在光致抗蚀剂层110中形成第一部分112和第二部分114。第一部分112可以是不照射第三光16的部分，第二部分114可以是照射第三光16的部分。
[0067]
可以使用参考图1、2a、3a或4a描述的曝光装置来执行曝光工艺。另外，图6d中示出的光掩模20可以安装在曝光装置中。光掩模20的光屏蔽图案24可以限定第一部分112。
[0068]
经过光掩模20投影到光致抗蚀剂层110上的第一部分112可以具有第一宽度w1。第一部分112可以包括正常区域nr和反射区域dr。在曝光工艺期间，第三光16的一部分可以穿透光致抗蚀剂层110，然后可以入射在半导体衬底100上。入射的第三光16可以从半导体衬底100的表面反射，因此可以形成反射光rl。反射光rl可以照射到第一部分112。反射区域dr可以通过反射光rl形成，并且反射光rl可以分解反射区域dr的感光剂。换言之，可以在反射区域dr中显示出与通过第三光16获得的结果类似的结果。
[0069]
参考图7a、7b和7c，可以对曝光的光致抗蚀剂层110执行曝光后烘烤(peb)工艺，然后可以对烘烤的光致抗蚀剂层110进行显影工艺以形成光致抗蚀剂图案pp。在一些实施例中，光致抗蚀剂图案pp可以对应于第一部分112的保留在半导体衬底100上的正常区域nr。同时，可以在显影工艺期间去除第二部分114和反射区域dr。具体地，由于反射区域dr，光致抗蚀剂图案pp的形状和尺寸可以不同于由光掩模20限定的第一部分112的形状和尺寸。例如，光致抗蚀剂图案pp可以具有小于第一宽度w1的第二宽度w2。此外，可以在光致抗蚀剂图案pp的上部分中形成朝向半导体衬底100凹入的凹陷区rc。
[0070]
结果，设置在光致抗蚀剂层110下面的下层(例如，从半导体衬底100反射的光rl)可以改变光致抗蚀剂图案pp的形状，从而在随后的工艺中可能导致工艺缺陷。
[0071]
图8a和9a是示出根据一些实施例的用于形成光致抗蚀剂图案的方法的平面图。图8b和图9b分别是沿图8a和9a的线i
‑
i'截取的截面图，图8c和9c分别是沿图8a和9a的线ii
‑
ii'截取的截面图。在本实施方式中，为了解释的容易和方便，对于与图5a至7a、5b至7b、5c至7c和6d的实施方式中相同的技术特征的描述将被省略或简要地提及。换言之，在下文，将主要描述本实施例与图5a至7a、5b至7b、5c至7c和6d的实施例之间的区别。
[0072]
参考图8a、8b和8c，可以对设置在半导体衬底100上的光致抗蚀剂层110执行曝光工艺。与图5a至7a、5b至7b、5c至7c和6d的实施例不同，抗反射层120可以形成在半导体衬底100和光致抗蚀剂层110之间。第一部分112和第二部分114可以通过曝光工艺形成在光致抗蚀剂层110中。第一部分112可以是未被照射第三光16的部分，第二部分114可以是被照射第三光16的部分。在本实施例的曝光工艺中使用的光掩模20可以与参照图6d描述的相同。
[0073]
第一部分112可以不包括反射区域dr，不同于参考图6a、6b、6c和6d描述的第一部
分112。详细地，抗反射层120可以吸收透射通过光致抗蚀剂层110的第三光16，以防止反射光的出现。
[0074]
参考图9a、9b和9c，可以对曝光的光致抗蚀剂层110执行曝光后烘烤(peb)工艺，然后可以对烘烤的光致抗蚀剂层110进行显影工艺以形成光致抗蚀剂图案pp。在一些实施例中，光致抗蚀剂图案pp可以对应于保留在半导体衬底100上的第一部分112。与图7a至7c的光致抗蚀剂图案pp不同，根据本实施例的光致抗蚀剂图案pp的形状和尺寸可以分别与由光掩模20限定的第一部分112的形状和尺寸基本相同。
[0075]
结果，当抗反射层120形成在光致抗蚀剂层110下面时，能够防止光致抗蚀剂图案pp的形状由于反射光而变化。然而，抗反射层120会大大增加半导体器件的工艺成本。
[0076]
图10a和11a是示出根据一些实施例的用于形成光致抗蚀剂图案的方法的平面图。图10b和图11b分别是沿图10a和11a的线i
‑
i'截取的截面图，图10c和11c分别是沿图10a和11a的线ii
‑
ii'截取的截面图。图10d是示出限定光致抗蚀剂图案的光掩模的平面图。在本实施方式中，为了解释的容易和方便，对于与图5a至7a、5b至7b、5c至7c和6d的实施例中相同的技术特征的描述将被省略或简要地提及。换言之，在下文，将主要描述本实施例与图5a至7a、5b至7b、5c至7c和6d的实施例之间的区别。
[0077]
参考图10a、10b、10c和10d，可以对设置在半导体衬底100上的光致抗蚀剂层110执行曝光工艺。可以通过曝光工艺在光致抗蚀剂层110中形成第一部分112和第二部分114。第一部分112可以是未被照射第三光16的部分，第二部分114可以是被照射第三光16的部分。
[0078]
半导体衬底100可以包括第一区域rg1、设置在第一区域rg1的两侧的第二区域rg2、以及第三区域rg3。第二区域rg2可以与第一区域rg1相邻，并且可以设置在第一区域rg1和第三区域rg3之间。光致抗蚀剂层110的第一部分112可以形成在第一区域rg1上，并且光致抗蚀剂层110的第二部分114可以形成在第二区域rg2和第三区域rg3上。换言之，第三光16可以不入射在第一区域rg1上，而是可以入射在第二区域rg2和第三区域rg3上。
[0079]
第二区域rg2可以对应于可以通过反射光影响设置在第一区域rg1上的第一部分112的区域。换言之，当在第二区域rg2中出现反射光时，可以通过反射光在第一部分112中形成图6a至6d的反射区域dr。
[0080]
图10d所示的光掩模20可以安装在曝光工艺中使用的曝光装置中。如图10d所示，光掩模20的光屏蔽图案24可以包括主图案mp和抗反射图案ap。主图案mp可以限定设置在第一区域rg1上的第一部分112。抗反射图案ap可以邻近主图案mp设置，并且可以限定第二区域rg2。主图案mp和抗反射图案ap可以在彼此平行的第一方向d1上延伸。抗反射图案ap可以布置在与第一方向d1相交的第二方向d2上。
[0081]
主图案mp可以具有在第一方向d1上延伸的第一侧s1和第二侧s2。第二侧s2可以与第一侧s1相对。一些抗反射图案ap可以邻近第一侧s1设置，而其他抗反射图案ap可以邻近第二侧s2设置。
[0082]
抗反射图案ap可以类似于参考图2a和2b描述的光屏蔽图案24。例如，抗反射图案ap可以以对应于第一长度l1的第一节距布置。第一节距l1可以等于或小于由曝光工艺的分辨率限定的最小间距。每个抗反射图案ap的宽度可以是第二长度l2，并且彼此相邻的抗反射图案ap之间的距离可以是第三长度l3。这里，第一长度l1可以等于第二长度l2和第三长度l3之和。主图案mp和最靠近主图案mp的抗反射图案ap之间的距离可以是第四长度l4。第
四长度l4可以等于或小于第三长度l3。
[0083]
这里，第二长度l2与第三长度l3的比率可以在从2:8至8:2的范围。换言之，第二长度l2与第一长度l1的比(l2/l1)可以在从0.2至0.8的范围。如果第二长度l2与第一长度l1的比(l2/l1)大于0.8，则可以在第二区域rg2上形成额外的第一部分112(参见图3a和3b)。如果第二长度l2与第一长度l1的比(l2/l1)小于0.2，则可以通过从第二区域rg2出现的反射光在第一部分112中形成反射区域(参见图4a、4b和6a至6d)。
[0084]
照射到第二区域rg2上的第三光16可以仅包括0阶光，即，不包括
±
1阶光和高阶光。因此，抗反射图案ap可以没有投影到第二区域rg2上。同时，照射到第二区域rg2上的第三光16的强度可以通过抗反射图案ap减小。因此，从半导体衬底100的表面反射的光的强度可以非常小。结果，从第二区域rg2出现的反射光可以基本上不影响第一部分112。换言之，反射区域可以不形成在第一部分112中。
[0085]
反射光的强度可以通过调节照射到第二区域rg2上的第三光16的强度来控制，并且照射到第二区域rg2上的第三光16的强度可以通过调节第二长度l2与第一长度l1的比(l2/l1)来控制。换言之，由于抗反射图案ap，照射到第二区域rg2上的第三光16的强度可以小于照射到第三区域rg3上的第三光16的强度。因此，因为抗反射图案ap降低入射在第二区域rg2上的光的强度，所以反射光的量可以减小，以使其对第一部分112的影响最小化。
[0086]
同时，由于第三区域rg3更远离在其上形成有第一部分112的第一区域rg1，所以从第三区域rg3出现的反射光可以基本上不影响第一部分112。
[0087]
参考图11a、11b和11c，可以对曝光的光致抗蚀剂层110执行曝光后烘烤(peb)工艺，然后可以对烘烤的光致抗蚀剂层110进行显影工艺以形成光致抗蚀剂图案pp。在一些实施例中，光致抗蚀剂图案pp可对应于在显影工艺之后保留在半导体衬底100上的第一部分112。与图7a至图7c的光致抗蚀剂图案pp不同，根据本实施例的光致抗蚀剂图案pp的形状和尺寸可以分别与由光掩模20限定的第一部分112的形状和尺寸基本相同。
[0088]
在根据本实施例的形成光致抗蚀剂图案pp的方法中，可以在光掩模20中额外提供抗反射图案ap。因此，即使在半导体衬底100和光致抗蚀剂图案pp之间不设置抗反射层120，光致抗蚀剂图案pp的形状的变化也可以被最小化或者防止。结果，可以在不增加工艺成本的情况下形成能够减小在后续工艺中的工艺缺陷的光致抗蚀剂图案pp。
[0089]
图12a、12b和12c是示出根据一些实施例的光掩模的平面图。图12a、12b和12c中示出的光掩模可以是参考图10d描述的光掩模的其他示例。
[0090]
如图12a所示，抗反射图案ap可以具有点形状。抗反射图案ap可以沿第一方向d1布置以构成一列。该列可以被设置为多个，并且所述多个列可以在第二方向d2上彼此间隔开。
[0091]
抗反射图案ap可以以对应于第一方向d1和/或第二方向d2上的第一长度l1的第一节距布置。每个抗反射图案ap的宽度可以是第二长度l2，并且彼此相邻的抗反射图案ap之间的距离可以是第三长度l3。主图案mp和最靠近主图案mp的抗反射图案ap之间的距离可以是第四长度l4。第一至第四长度l1至l4的特征和/或相对特征可以与参考图10d描述的相同。
[0092]
参考图12b，抗反射图案ap可以具有在第三方向d3上彼此平行地延伸的线形状。第三方向d3可以与第一方向d1和第二方向d2交叉。
[0093]
抗反射图案ap可以在垂直于第三方向d3的方向上以对应于第一长度l1的第一节
距布置。每个抗反射图案ap的宽度可以是第二长度l2。在与第三方向d3垂直的方向上彼此相邻的抗反射图案ap之间的距离可以是第三长度l3。主图案mp和最接近主图案mp的抗反射图案ap之间在第二方向d2上的距离可以是第四长度l4。第一长度l1至第四长度l4的特征和/或相对特征可以与参考图10d描述的相同。
[0094]
参考图12c，抗反射图案ap可以具有彼此平行地在第二方向d2上延伸的线形状。
[0095]
抗反射图案ap可以在第一方向d1上以对应于第一长度l1的第一节距布置。每个抗反射图案ap的宽度可以是第二长度l2。在第一方向d1上彼此相邻的抗反射图案ap之间的距离可以是第三长度l3。主图案mp和最接近主图案mp的抗反射图案ap之间在第二方向d2上的距离可以是第四长度l4。第一长度l1至第四长度l4的特征和/或相对特征可以与参考图10d描述的相同。
[0096]
根据一些实施例，用于形成光致抗蚀剂图案pp的光掩模20可以如图10d、12a、12b和12c所示地不同地改变或修改。由于光掩模20的抗反射图案ap的形状被改变或修改，所以可以改变或调整照射到半导体衬底100的第二区域rg2上的第三光16的强度。
[0097]
图13a是根据一些实施例的光致抗蚀剂图案的平面图。图13b和13c分别是沿图13a的线i
‑
i'和ii
‑
ii'截取的截面图。图13d是示出限定光致抗蚀剂图案的光掩模的平面图。在本实施方式中，为了解释的方便和容易，对于与图10a至10d和11a至11c的实施例中相同的技术特征的描述将被省略或简要提及。换言之，在下文，将主要描述本实施例与图10a至10d和11a至11c的实施例之间的区别。
[0098]
参考图13a、13b、13c和13d，可以对设置在半导体衬底100上的光致抗蚀剂层110执行曝光工艺。可以通过曝光工艺在光致抗蚀剂层110中形成第一部分112和第二部分114。第一部分112可以是第三光16未入射到其上的部分，第二部分114可以是第三光16入射到其上的部分。
[0099]
第一部分112可以包括在第一方向d1上延伸的第一延伸部分p1和在第二方向d2上从第一延伸部分p1延伸的第二延伸部分p2。半导体衬底100可以包括第一区域rg1、第二区域rg2和第三区域rg3。光致抗蚀剂层110的第一部分112可以形成在第一区域rg1上。第二区域rg2中的两个可以设置在第一延伸部分p1的两侧，例如，沿着第二方向d2间隔开并且第一延伸部分p1在其间，并且分别沿着第一方向d1延伸。所述两个第二区域rg2可以根据第二延伸部分p2的位置而沿着第一方向d1延伸至不同的长度。第二区域rg2中的另一个可以邻近第二延伸部分p2设置，例如，沿着第二方向d2延伸，平行于第二延伸部分p2的与第一延伸部分p1相反的一侧。所述另一个第二区域rg2可以沿着第一方向d1与所述两个第二区域rg2中的其中一个部分地重叠。这里，照射到第二区域rg2上的第三光16的强度可以小于照射到第三区域rg3上的第三光16的强度。
[0100]
图13d中示出的光掩模20可以被安装在曝光工艺中使用的曝光装置中。如图13d所示，光掩模20的光屏蔽图案24可以包括主图案mp和抗反射图案ap。主图案mp可以限定设置在第一区域rg1上的第一部分112。因此，主图案mp可以包括在第一方向d1上延伸的第一延伸部分p1和在第二方向d2上延伸的第二延伸部分p2。
[0101]
主图案mp的第一延伸部分p1可以具有在第一方向d1上延伸的第一侧s1和第二侧s2。第二侧s2可以与第一侧s1相对。主图案mp的第二延伸部分p2可以具有在第二方向d2上延伸的第三侧s3。第一抗反射图案ap可以邻近第一侧s1设置，第二抗反射图案ap可以邻近
第二侧s2设置，并且第三抗反射图案ap可以邻近第三侧s3设置。与第三侧s3相邻的抗反射图案ap可以在第三侧s3的延伸方向(例如，第二方向d2)上延伸。第一和第二抗反射层图案ap可以沿着第一方向d1延伸至不同的长度。当第二延伸部分p2从第一延伸部分p1的第一侧s1延伸出时，如图13d所示，第一抗反射图案ap可以短于第二抗反射图案ap。
[0102]
抗反射图案ap可以以对应于第一长度l1的第一节距在第一方向d1和/或第二方向d2上布置。每个抗反射图案ap的宽度可以是第二长度l2，并且彼此相邻的抗反射图案ap之间的距离可以是第三长度l3。主图案mp和最靠近主图案mp的抗反射图案ap之间的距离可以是第四长度l4。第一至第四长度l1至l4的特征和/或相对特征可以与参考图10d描述的相同。
[0103]
通过抗反射图案ap，照射到第二区域rg2上的第三光16的强度可以相对较小。因此，反射区域可以不形成在第一部分112中。
[0104]
随后，可以对曝光的光致抗蚀剂层110执行曝光后烘烤(peb)工艺，然后可以对烘烤的光致抗蚀剂层110执行显影工艺以形成光致抗蚀剂图案pp。
[0105]
图14是示出根据一些实施例的半导体器件的平面图。为了解释的容易和方便，在图14中示出了具有八个芯片的半导体衬底100，其中每个芯片具有两个单元阵列。
[0106]
第一芯片chip1和第二芯片chip2可以关于在第二方向上在其间延伸的划线道(scribe lane)1401是对称的，例如镜像。划线道1401可以是可以被切割以将芯片彼此分离的区域。
[0107]
第一芯片chip1的芯区域1410可以与第二芯片chip2的芯区域1420相对。芯区域1410和1420的每个可以包括单元阵列1411和1412以及地址解码器xdec。单元阵列1411和1412的每个可以包括多个存储块。地址解码器xdec可以设置在每个单元阵列1411和1412的两侧，例如，通过各个单元阵列沿着第二方向分开。
[0108]
第一芯片chip1的外围区域1415可以与第二芯片chip2的外围区域1425相对，例如，外围区域1415和1425两者都可以邻近划线道1401。每个外围区域1415和1425可以包括用于在单元阵列1411和1412中存储数据/从单元阵列1411和1412读取数据的页缓冲器，和其他外围电路peri，例如，可以在外围区域1415和1425与单元阵列1411和1412之间。
[0109]
此外，芯片可以被设置为相对于在第一方向上延伸的划线道对称，例如重复。
[0110]
在一些实施例中，第一和第二芯片chip1和chip2中的每个可以具有包括两个单元阵列1411和1412的两个矩阵(two mats)。然而，实施例不限于此。例如，每个芯片可以包括一个单元阵列或者可以包括三个或更多个单元阵列。
[0111]
图15a是示出根据一些实施例的半导体器件的单元阵列区域的平面图。图15b是沿着图15a的线i
‑
i'截取的截面图。图15a和15b示出参考图14描述的单元阵列1411的一实施例。
[0112]
参考图15a和15b，器件隔离层102可以设置在半导体衬底100中以限定有源图案act。例如，器件隔离层102可以包括sio层，sin层和sion层中的至少之一。每个有源图案act可以具有当从平面图看时具有在第三方向d3上的长轴的条形。第三方向d3可以与第一方向d1和第二方向d2交叉。第一至第三方向d1、d2和d3可以平行于半导体衬底100的顶表面，并且第二方向d2可以与第一方向d1相交。
[0113]
栅线gl可以在半导体衬底100中提供为与有源图案act相交。栅线gl可以在第二方
向d2上延伸并且可以沿着第一方向d1布置。栅线gl可以被掩埋在半导体衬底100中。栅线gl可以包括导电材料。例如，导电材料可以包括掺杂的半导体材料(例如掺杂的硅或掺杂的锗)、导电的金属氮化物(例如钛氮化物或钽氮化物)、金属(例如钨、钛或钽)和金属
‑
半导体化合物(例如钨硅化物、钴硅化物或钛硅化物)中的至少一种。
[0114]
栅绝缘图案104可以设置在每条栅线gl和有源图案act之间以及每条栅线gl和器件隔离层102之间。栅绝缘图案104可以包括sio、sin和sion中的至少一种。
[0115]
第一覆盖图案108可以分别设置在栅线gl的顶表面上。第一覆盖图案108的顶表面可以与半导体衬底100的顶表面基本上共面。第一覆盖图案108可以包括sio、sin和sion中的至少一种。
[0116]
可以在每个有源图案act中提供第一掺杂区sd1和第二掺杂区sd2。在每个有源图案act中，第二掺杂区sd2可以彼此隔开，并且第一掺杂区sd1插置在其间。第一掺杂区sd1可以设置在彼此相邻的一对栅线gl之间的有源图案act中。第二掺杂区sd2可以分别设置于在该对栅线gl的两侧的有源图案act中。换言之，第二掺杂区sd2可以彼此间隔开，其中该对栅线gl插置在其间。在半导体衬底100中，第一掺杂区sd1的底表面可以低于第二掺杂区sd2的底表面，例如，沿着第四方向进一步延伸到有源图案act中。第一和第二掺杂区sd1和sd2可以掺杂有相同导电类型的掺杂剂。
[0117]
第一层间绝缘层126可以设置在半导体衬底100上以覆盖有源图案act。第一层间绝缘层126可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少之一。
[0118]
位线bl可以设置在第一层间绝缘层126中。位线bl可以在第一方向d1上延伸，并且可以沿着第二方向d2布置。每条位线bl可以电连接到沿第一方向d1布置的第一掺杂区域sd1。例如，位线bl可以包括掺杂的半导体材料(例如掺杂的硅或掺杂的锗)、导电的金属氮化物(例如钛氮化物或钽氮化物)、金属(例如钨、钛或钽)和金属
‑
半导体化合物(例如钨硅化物、钴硅化物或钛硅化物)中的至少一种。
[0119]
第二覆盖图案132可以分别设置在位线bl的顶表面上。第二覆盖图案132可以包括sio、sin和sion中的至少一种。位线隔离物134可以分别设置在每条位线bl的两个侧壁上。位线间隔物134可以包括sio、sin和sion中的至少一种。
[0120]
接触124可以穿透第一层间绝缘层126，以便分别连接到第二掺杂区sd2。接触124可以包括诸如掺杂的硅和/或金属的导电材料。
[0121]
落着垫(landing pad)lp可以设置在第一层间绝缘层126上，并且可以分别连接到接触124。落着垫lp可以二维地布置在第一层间绝缘层126上。当从平面图看时，落着垫lp的尺寸可以大于接触124的尺寸。当从平面图看时，落着垫lp可以分别与接触124部分地重叠。然而，落着垫lp的二维布置可以不与接触124的二维布置一致。落着垫lp可以包括导电材料。例如，落着垫lp可以包括掺杂的半导体材料、金属和金属
‑
半导体化合物中的至少一种。
[0122]
第二层间绝缘层146可以设置在第一层间绝缘层126上以填充落着垫lp之间的空间。第二层间绝缘层146可以包括sio、sin和sion中的至少一种。
[0123]
数据存储元件ds可以设置在第二层间绝缘层146上，并且可以分别连接到落着垫lp。数据存储元件ds可以是能够存储逻辑数据的存储元件。这里，包括栅线gl和掺杂区sd1及sd2的场效应晶体管可以分别用作开关元件。例如，每个数据存储元件ds可以是使用电容器的存储元件、使用磁隧道结(mtj)图案的存储元件或使用包括相变材料的可变电阻器的
存储元件。
[0124]
图16a是示出根据一些实施例的半导体器件的地址解码器区域或外围电路区域的平面图。图16b和16c分别是沿图16a的线i
‑
i'和ii
‑
ii'截取的截面图。图16a、16b和16c示出了参考图14描述的地址解码器xdec或外围电路peri的一实施例。在本实施例中，为了解释的容易和方便，对于与图15a和15b的实施例中相同的技术特征的描述将被省略或被简要地提及。换言之，在下文，将主要描述本实施例与图15a和15b的实施例之间的区别。
[0125]
参考图16a、16b和16c，器件隔离层102可以设置在半导体衬底100中以限定有源图案act。在一些实施例中，半导体衬底100可以掺杂有第一类型掺杂剂。有源图案act可以在第二方向d2上延伸。第一掺杂区sd1和设置在第一掺杂区sd1之间的第二掺杂区sd2可以被提供在有源图案act中。第一和第二掺杂区sd1和sd2可以用第二类型掺杂剂重掺杂。延伸区106可以分别从第一掺杂区sd1朝向第二掺杂区sd2延伸。延伸区106可以用第二类型掺杂剂轻掺杂。
[0126]
例如，用于形成延伸区106的剂量可以是用于形成第一和第二掺杂区sd1和sd2的剂量的5％至30％。另外，延伸区域106的第二类型掺杂剂的种类可以不同于第一掺杂区域sd1和第二掺杂区域sd2的第二类型掺杂剂的类型。例如，延伸区106的第二类型掺杂剂可以是砷，第一和第二掺杂区域sd1和sd2的第二类型掺杂剂可以是磷。
[0127]
可以在有源图案act上提供电介质图案141。电介质图案141可以包括介电常数高于硅氧化物层的介电常数的高k介电层。例如，电介质图案141可以包括金属氧化物层(例如铪氧化物层或铝氧化物层)和金属
‑
半导体
‑
氧化合物层(例如铪
‑
硅氮氧化物(hfsion)层)中的至少一种。在一些实施例中，每个电介质图案141可以包括多个层。例如，每个电介质图案141可以包括堆叠的铪氧化物层和铝氧化物层。当电介质图案141包括高k电介质层时，在供应有相对高的电压的高电压晶体管中，漏电流可以减小。
[0128]
栅电极ge可以分别提供在电介质图案141上。栅电极ge可以在第一方向d1上延伸以与有源图案act相交。例如，栅电极ge可以包括掺杂的半导体材料(例如掺杂的硅或掺杂的锗)、导电的金属氮化物(例如钛氮化物或钽氮化物)、金属(例如钨、钛或钽)和金属
‑
半导体化合物(例如钨硅化物、钴硅化物或钛硅化物)中的至少一种。在一些实施例中，栅电极ge可以包括与参考图15a和15b描述的位线bl相同的材料。
[0129]
栅覆盖图案162可以分别设置在栅电极ge的顶表面上。栅间隔物164可以设置在每个栅电极ge的两个侧壁上。在一些实施例中，栅覆盖图案162可以包括与参考图15a和15b描述的第二覆盖图案132相同的材料，并且栅间隔物164可以包括与参考图15a和15b描述的位线间隔物134相同的材料。
[0130]
第一层间绝缘层126可以设置在半导体衬底100上以覆盖栅电极ge。蚀刻停止层167可以设置在第一层间绝缘层126和半导体衬底100之间。例如，蚀刻停止层167可以包括sin层。
[0131]
接触124可以穿透第一层间绝缘层126，以便分别连接到第一和第二掺杂区sd1和sd2。导线191可以分别设置在接触124上。导线191可以分别通过接触124电连接到第一和第二掺杂区sd1和sd2。导线191可以包括与参考图15a和15b描述的落着垫lp相同的材料。第二层间绝缘层146可以填充导线191之间的空间。
[0132]
同时，硅化物层171可以设置在第一和第二掺杂区sd1和sd2的每个上。硅化物层
171可以在每个接触124与每个第一和第二掺杂区sd1和sd2之间提供欧姆接触。
[0133]
图17a、18a、19a、20a和21a是示出根据一些实施例的用于制造包括地址解码器区或外围电路区的半导体器件的方法中的多个阶段的平面图。图17b、18b、19b、20b和21b分别是沿图17a、18a、19a、20a和21a的线i
‑
i'截取的截面图，图17c、18c、19c、20c和21c分别是沿图17a、18a、19a、20a和21a的线ii
‑
ii'截取的截面图。图19d是示出限定光致抗蚀剂图案的光掩模的平面图。
[0134]
参考图17a、17b和17c，器件隔离层102可以形成在半导体衬底100中以限定有源图案act。在一些实施例中，半导体衬底100可以掺杂有第一类型掺杂剂。半导体衬底100可以包括第一区域rg1、设置在第一区域rg1的两侧的第二区域rg2、和第三区域rg3。第二区域rg2可以与第一区域rg1相邻，并且可以设置在第一区域rg1和第三区域rg3之间。
[0135]
栅电极ge可以形成为与有源图案act相交。栅电极ge可以在第一方向d1上延伸。在一些实施例中，电介质层、栅极层和覆盖层可以顺序地形成在半导体衬底100上。电介质层、栅极层和覆盖层可以被图案化以形成栅电极ge。此时，电介质图案141可以分别形成在有源图案act和栅电极ge之间，并且栅覆盖图案162可以分别形成在栅电极ge的顶表面上。
[0136]
有源图案act可以包括第一源/漏部分sdr1和第二源/漏部分sdr2。第一源/漏部分sdr1可以在平面图中分别设置在栅电极ge的两侧，第二源/漏部分sdr2可以在平面图中设置在栅电极ge之间。
[0137]
当从平面图看时，半导体衬底100的第一区域rg1可以交叠栅电极ge的部分和第二源/漏部分sdr2的整个部分。换言之，第一区域rg1可以包括第二源/漏部分sdr2。当从平面图看时，半导体衬底100的每个第二区域rg2可以交叠栅电极ge的一部分和第一源/漏部分sdr1的一部分。当从平面图看时，半导体衬底100的第三区域rg3可以交叠第一源/漏部分sdr1的部分。
[0138]
参考图18a、18b和18c，可以在半导体衬底100上形成光致抗蚀剂层110。光致抗蚀剂层110可以覆盖有源图案act和栅电极ge。半导体衬底100和光致抗蚀剂层110之间的抗反射层可以省略。换言之，光致抗蚀剂层110可以直接形成在有源图案act、器件隔离层102、栅电极ge和栅覆盖图案162上。光致抗蚀剂层110可以是正性光致抗蚀剂层。
[0139]
参考图19a、19b和19c，可以对形成在半导体衬底100上的光致抗蚀剂层110执行曝光工艺。第一部分112和第二部分114可以通过该曝光工艺形成在光致抗蚀剂层110中。第一部分112可以是光未入射到其上的部分，第二部分114可以是光入射到其上的部分。第一部分112可以形成在第一区域rg1上，第二部分114可以形成在第二区域rg2和第三区域rg3上。
[0140]
例如，在曝光工艺期间，光可以选择性地入射在第二和第三区域rg2和rg3上，但可以不入射在第一区域rg1上。因此，光致抗蚀剂层110的第一部分112可以垂直地(例如沿着第四方向)交叠第一区域rg1，并且光致抗蚀剂层110的第二部分114可以垂直地交叠第二和第三区域rg2和rg3。同时，照射到第二区域rg2上的光的强度可以小于照射到第三区域rg3上的光的强度。
[0141]
图19中示出的光掩模20可以安装在曝光工艺中使用的曝光装置中。如图19d所示，光掩模20的光屏蔽图案24可以包括主图案mp和抗反射图案ap。主图案mp可以限定设置在第一区域rg1上的第一部分112。抗反射图案ap可以邻近主图案mp设置，并且可以限定第二区域rg2。
[0142]
入射在第二和第三区域rg2和rg3上的光可以从有源图案act和栅电极ge反射，因此可以发生反射光。然而，由于光掩模20的抗反射图案ap，从第二区域rg2出现的反射光的强度可能非常小。因此，从第二区域rg2出现的反射光可以不影响第一部分112。换言之，即使省略了抗反射层，也可以不在第一部分112中形成图6a至图6c的反射区域dr。
[0143]
曝光工艺和光掩模20的其它特征可以类似于参考图10a、10b、10c和10d描述的对应特征。
[0144]
参考图20a、20b和20c，可以对曝光的光致抗蚀剂层110执行曝光后烘烤(peb)工艺，然后可以对烘烤的光致抗蚀剂层110进行显影工艺以形成光致抗蚀剂图案pp。在一些实施例中，光致抗蚀剂图案pp可以对应于在显影工艺之后保留在半导体衬底100上的第一部分112。因此，光致抗蚀剂图案pp可以在第一区域rg1上，但是可以暴露第二和第三区域rg2和rg3。换言之，光致抗蚀剂图案pp可以完全覆盖有源图案act的第二源/漏部分sdr2，但是可以暴露有源图案act的第一源/漏部分sdr1。
[0145]
暴露的第二和第三区域rg2和rg3可以通过掺杂工艺dp掺杂有第一掺杂剂dpt，从而形成掺杂区域105。掺杂区域105可以分别形成在第一源/漏部分sdr1的通过光致抗蚀剂图案pp暴露的上部分中。同时，被光致抗蚀剂图案pp覆盖的第二源/漏部分sdr2可以不用第一掺杂剂dpt掺杂。第一掺杂剂dpt可以是第二类型的掺杂剂，例如砷。
[0146]
如果光掩模20不包括抗反射图案ap，则光致抗蚀剂图案pp可以具有与参照图7a、7b和7c描述的光致抗蚀剂图案pp类似的形状。换言之，光致抗蚀剂图案pp的形状可以由于从第二区域rg2反射的光而变化，因此，第二源/漏部分sdr2的一部分可以暴露。另外，凹陷区rc可以形成在光致抗蚀剂图案pp的上部分中。因此，在掺杂工艺dp期间，第二源/漏部分sdr2的暴露部分可以掺杂有第一掺杂剂dpt。或者，第一掺杂剂dpt可以穿透由凹陷区rc减薄的光致抗蚀剂图案pp，因此第二源/漏部分sdr2的在光致抗蚀剂图案pp下面的部分可以掺杂有第一掺杂剂dpt。这些现象可能使将在随后的工艺中形成的晶体管的性能和/或特性劣化。
[0147]
然而，根据一些实施例的光掩模20可以包括抗反射图案ap，使得光致抗蚀剂图案pp可以形成为具有期望的形状和期望的厚度，即使抗反射层没有形成在光致抗蚀剂层110下面。结果，第一源/漏部分sdr1可以选择性地掺杂有第一掺杂剂dpt。换言之，通过根据一些实施例的制造方法，可以有效地形成晶体管而没有工艺缺陷。
[0148]
参考图21a、21b和21c，可以去除光致抗蚀剂图案pp。栅间隔物164可以形成在每个栅电极ge的两个侧壁上。接下来，可以将第二掺杂剂提供到有源图案act中，以分别在第一源/漏部分sdr1和第二源/漏部分sdr2中形成第一掺杂区sd1和第二掺杂区sd2。第二掺杂剂可以是第二类型的掺杂剂，并且第二掺杂剂的种类可以不同于第一掺杂剂dpt的种类。例如，第二掺杂剂可以是磷。同时，掺杂区105的第一掺杂剂dpt可以被扩散以形成从第一源/漏区sd1横向地(例如沿着第二方向)延伸的延伸区106。
[0149]
再次参考图16a、16b和16c，硅化物层171可以分别形成在第一和第二掺杂区sd1和sd2上。蚀刻停止层167可以形成在半导体衬底100的整个表面上。第一层间绝缘层126可以形成在蚀刻停止层167上。接触124可以形成为穿透第一层间绝缘层126和蚀刻停止层167。接触124可以分别电连接到第一和第二掺杂区sd1和sd2。第二层间绝缘层146可以形成在第一层间绝缘层126上，导线191可以形成在第二层间绝缘层146中。导线191可以分别连接到
接触124。
[0150]
根据一些实施例的光掩模可以包括抗反射图案，因此，即使不使用抗反射层，也可以减小或最小化曝光工艺的反射光的影响。结果，可以形成能够减少后续工艺中的工艺缺陷的光致抗蚀剂图案，而不增加工艺成本。此外，可以借助于使用光掩模形成的光致抗蚀剂图案而在特定区域上选择性地执行晶体管的掺杂工艺。此外，抗反射图案可以不通过例如使其节距或特征尺寸小于由曝光工艺的分辨率限定的临界尺寸而被转印到光致抗蚀剂图案。
[0151]
已经公开了示例性实施例，并且尽管采用了特定术语，但是它们仅以一般和描述性意义使用和解释，而不是为了限制的目的。在一些情况下，如在提交本技术时对于本领域普通技术人员显而易见的，结合特定实施例描述的特征、特性和/或元件可以单独使用，或与结合其他实施例描述的特征、特性和/或元件结合地使用，除非另有明确说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
[0152]
在2016年2月17日向韩国知识产权局提交的发明名称为“photomask and method for manufacturing semiconductor device using the same(光掩模和使用该光掩模制造半导体器件的方法)”的韩国专利申请第10
‑
2016
‑
0018622号通过引用被整体合并于此。