一种提高耐压的IGBT版图结构的制作方法

一种提高耐压的igbt版图结构
技术领域
1.本技术涉及半导体制造领域，特别是一种通过在浮空区间隔开孔的提高耐压的igbt版图结构。


背景技术：

2.现有的传统igbt结构为了提高载流子增强效果，往往会增加器件的浮空区域（无电子沟道区域）宽度。其条形沟槽的版图布局如图1所示，此布局沿aa’线的截面图如图3所示，其原胞结构在横向上周期排布。沟槽之间没有n型重掺杂区的部分即为浮空区域，过宽的浮空区域的引入虽然会提高载流子的增强效果降低导通压降但会导致器件的阻断电压出现大幅度的下降。


技术实现要素：

3.为了既保留现有技术中宽的浮空区设计同时解决器件阻断电压下降的问题，本技术优化浮空区的电势分布，提出了一种在保留宽的浮空区间前提下提高耐压的igbt版图结构。
4.为实现上述技术效果，本技术的技术方案如下：
5.一种提高耐压的igbt版图结构，包括芯片底版，所述芯片底版的上表面开设有横向周期排布的多组第一沟槽，每组第一沟槽为两个，两个第一沟槽并排呈叉指形状；同一组第一沟槽之间开设有的n型重掺杂区，n型重掺杂区中间设有连接发射极接触孔，通过接触孔注入硼等杂质形成p型重掺杂区，其特征在于：相邻的两组第一沟槽之间的未设有n型重掺杂区的区域为浮空区，浮空区呈闭合形状，其闭合形状是由两端的横向沟槽与位于横向沟槽两侧的第一沟槽连接所形成，浮空区内设有横向周期排布的第二沟槽，每组第二沟槽为两个，两个第二沟槽的两端均与横向沟槽相连。
6.进一步地，相邻两组第一沟槽之间距离为a，同一组内的两个第一沟槽之间距离为b，同一组第二沟槽之间距离为c，a的取值范围为5um
‑
20um，b的取值范围为0.5um
‑
10um，c的取值范围为1um
‑
6um,且a:b大于1。
7.进一步地，各沟槽之间均设有p型基区，芯片底版、n型重掺杂区和p型基区组绝缘栅极双极型晶体管，所述绝缘栅极双极型晶体管的背面为非穿通型结构、穿通型结构或场截止型结构。芯片底版的背面有p型集电区，p型集电区直接连接igbt的集电极电极c，所述的栅电极电极g与第一沟槽相连，并集中汇聚于栅极pad处。所述发射极电极e与发射极接触孔相连。
8.再进一步地，所述的第一沟槽，第二沟槽及横向沟槽结构均由厚度为0.05um
‑
0.20um的栅氧化层和填充的多晶硅栅电极一起组成，沟槽深度为3um
‑
6um，宽度为1um
‑
4um。
9.再进一步地，相邻组的第一沟槽和横向沟槽围成的p型基区为浮空区；浮空区内设置的两个第二沟槽两端分别与横向沟槽相连，将浮空区内再次围成闭合形状。
10.再进一步地，同一组的两个第二沟槽内设置有发射极接触孔。同样可以起到提高
igbt器件的耐压。
11.再进一步地，所述的第一沟槽经过栅极的连线汇聚到栅极pad处，所述的栅极的连线和栅极pad均为多晶硅等半导体、铝或铜等金属导电材质。
12.n型重掺杂区和发射极接触孔均设在同一组第一沟槽之间的区域。
13.本技术的优点为：
14.本实用新型在不增加工艺成本的前提下，可以有效提高具有浮空区的igbt的阻断电压，其原理在于通过浮空区沟槽的引入，将阻断状态下，浮空p型基区的电场进行了分担减弱，进而在同等最大电场峰值情况下，本发明结构可以承受更高的电压，同时不影响浮空区对载流子增强的效果。
附图说明
15.图1为传统条形沟槽版图结构。
16.图2为本实用新型实施例3结构示意图。
17.图3为本实用新型实施例4结构示意图。
18.图4为传统条形沟槽版图结构的a
‑
a’截面示意图。
19.图5为本实用新型实施例3的b
‑
b’截面示意图。
20.图6为本实用新型实施例4 的c
‑
c’截面示意图。
21.附图中：00
‑
芯片底版，01
‑
第一沟槽，02
‑
第二沟槽，03
‑
发射极接触孔，04
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n型重掺杂区，05
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p型重掺杂区，06
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p型基区，07
‑
p型集电区，08
‑
横向沟槽，09
‑
栅极pad，a
‑
相邻组第一沟槽之间距离，b
‑
同一组第一沟槽之间距离，c
‑
同一组第二沟槽之间距离。
具体实施方式
22.实施例1
23.如图2、图5所示，一种提高耐压的igbt版图结构，包括芯片底版00，所述芯片底版00的上表面开设有横向周期排布的多组第一沟槽01，每组第一沟槽01为两个，两个第一沟槽01并排呈叉指形状；同一组第一沟槽01之间开设有的n型重掺杂区04，n型重掺杂区04中间设有连接发射极接触孔03，通过接触孔注入硼等杂质形成p型重掺杂区05，相邻的两组第一沟槽01之间的未设有n型重掺杂区04的区域为浮空区，浮空区呈闭合形状，其闭合形状是由两端的横向沟槽08与位于横向沟槽08两侧的第一沟槽01连接所形成，浮空区内设有横向周期排布的第二沟槽02，每组第二沟槽02为两个，两个第二沟槽02的两端均与横向沟槽08相连。
24.本实用新型在不增加工艺成本的前提下，可以有效提高具有浮空区的igbt的阻断电压，其原理在于通过浮空区沟槽的引入，将阻断状态下，浮空p型基区06的电场进行了分担减弱，进而在同等最大电场峰值情况下，本发明结构可以承受更高的电压，同时不影响浮空区对载流子增强的效果。
25.实施例2
26.如图2、图5所示，一种提高耐压的igbt版图结构，包括芯片底版00，所述芯片底版00的上表面开设有横向周期排布的多组第一沟槽01，每组第一沟槽01为两个，两个第一沟槽01并排呈叉指形状；同一组第一沟槽01之间开设有的n型重掺杂区04，n型重掺杂区04中
间设有连接发射极接触孔03，通过接触孔注入硼等杂质形成p型重掺杂区05，相邻的两组第一沟槽01之间的未设有n型重掺杂区04的区域为浮空区，浮空区呈闭合形状，其闭合形状是由两端的横向沟槽08与位于横向沟槽08两侧的第一沟槽01连接所形成，浮空区内设有横向周期排布的第二沟槽02，每组第二沟槽02为两个，两个第二沟槽02的两端均与横向沟槽08相连。
27.相邻两组第一沟槽01之间距离为a，同一组内的两个第一沟槽01之间距离为b，同一组第二沟槽02之间距离为c，a的取值范围为5um
‑
20um，b的取值范围为0.5um
‑
10um，c的取值范围为1um
‑
6um,且a:b大于1。
28.各沟槽之间均设有p型基区06，芯片底版00、n型重掺杂区04和p型基区06组绝缘栅极双极型晶体管，所述绝缘栅极双极型晶体管的背面为非穿通型结构、穿通型结构或场截止型结构。
29.所述的第一沟槽01，第二沟槽02及横向沟槽08结构均由厚度为0.05um
‑
0.20um的栅氧化层和填充的多晶硅栅电极一起组成，沟槽深度为3um
‑
6um，宽度为1um
‑
4um。
30.如图3、图6所示，相邻组的第一沟槽01和横向沟槽08围成的p型基区06为浮空区；浮空区内设置的两个第二沟槽02两端分别与横向沟槽08相连，将浮空区内再次围成闭合形状。同一组的两个第二沟槽02内设置有发射极接触孔03。同样可以起到提高igbt器件的耐压。
31.第一沟槽01经过栅极的连线汇聚到栅极pad09处，所述的栅极的连线和栅极pad09均为多晶硅等半导体、铝或铜等金属导电材质。n型重掺杂区04和发射极接触孔03均设在同一组第一沟槽01之间的区域。
32.实施例3
33.一种提高耐压的igbt版图结构，所述第一沟槽01与第二沟槽02版图，均为沟槽版，通过一次光刻完成，所述n型重掺杂区04，通过光刻胶阻挡，在第一沟槽01内打开窗口，注入n型掺杂，所述n型掺杂可为磷、砷、硒或硫，所述p 接触孔版，通过光刻胶阻挡，光刻刻蚀介质层形成，所述介质层可为sio2，teos，bpsg等。
34.所述横向周期排布第一沟槽01，相邻两组第一沟槽01之间的区域为浮空区，浮空区呈闭合形状，其闭合形状是由两端的横向沟槽08与第一沟槽01连接所形成。
35.所述横向周期排布第二沟槽02，每两个沟槽为一组，第二沟槽02也与横向沟槽08相连呈闭合形状，其位于浮空区内，其之间距离c，通过调节c的大小，可调节提高igbt的阻断电压的大小。
36.所述同一组第一沟槽01的设有发射极接触孔03，在横向周期排布的n型重掺杂区04工艺后制作完成。
37.以上所述沟槽内部填充材质为多晶硅或金属。
38.以上所述第一沟槽01最终会汇总到栅极pad09位置。
39.以上所述发射极接触孔03通过刻蚀绝缘层多为氧化层形成。
40.以上所述第二沟槽02若c的距离依然很大，可增加第三沟槽，其形状及添加方式类似第二沟槽02。其结构对应附图2和图5所示。
41.实施例4
42.在实施方式1的基础上，所述的发射极接触孔03，可分布在同一组第一沟槽01中
间，也可以分布在同一组第二沟槽02中间，其制作均在横向周期排布的n型重掺杂区04工艺后制作完成。其结构对应附图3和图6所示。