具有宽带性能的紧凑型薄膜可表面安装的耦合器的制作方法

具有宽带性能的紧凑型薄膜可表面安装的耦合器
1.相关申请的交叉引用
2.本技术要求申请日为2019年3月13日的美国临时专利申请序列号62/817,647的申请权益，该美国临时专利申请的全部内容通过引用合并于此。


背景技术：

3.薄膜耦合器通常在没有直接电接触的情况下将源线(source line)与耦合线(coupled line)耦合以复制信号线中、耦合线中存在的电信号。耦合频率范围一般定义为横跨薄膜耦合器提供相对均匀的耦合性能的频率范围。窄的耦合频率范围会限制这种薄膜耦合器的实用性。
4.小型化的趋势增加了对小型、无源(passive)耦合器的需求。然而，小型化增加了这种小型耦合器表面安装的难度。因此，具有宽耦合频率范围的紧凑型可表面安装的薄膜耦合器将在本领域受到欢迎。


技术实现要素：

5.根据本发明的一个实施方式，一种可表面安装的耦合器可以包括单片基础基板(monolithic base substrate)，该单片基础基板具有第一表面、第二表面、在x方向上的长度、和在垂直于x方向的y方向上的宽度。可以在单片基础基板的第一表面的上方形成多个端口，该多个端口包括耦合端口、输入端口以及输出端口。耦合器可以包括第一薄膜电感器以及第二薄膜电感器，该第二薄膜电感器与第一薄膜电感器电感耦合并且电连接在输入端口与输出端口之间。薄膜电路可以将第一薄膜电感器与耦合端口电连接。薄膜电路可以包括至少一个薄膜部件。
6.根据本发明的另一实施方式，公开了一种可表面安装的耦合器。耦合器可以包括单片基础基板、至少一个端口以及至少一个薄膜部件，至少一个端口沿着耦合器的外部暴露以用于表面安装耦合器。耦合器的占用面积(footprint)小于约3mm2。耦合器的耦合因子在耦合频率范围内的变化可以小于约4db，该耦合频率范围具有从约250mhz至约6ghz的下限和比下限大至少2ghz的上限。
7.根据本发明的另一方面，一种用于形成可表面安装的耦合器的方法，该方法可以包括提供单片基础基板，该单片基础基板具有第一表面、与底表面相反的第二表面。该方法可以包括在单片基础基板的第一表面的上方形成多个端口。该方法可以包括形成第一薄膜电感器和形成第二薄膜电感器，该第二薄膜电感器与第一薄膜电感器电感耦合并且电连接在输入端口与输出端口之间。该方法可以包括形成薄膜电路，该薄膜电路将第一薄膜电感器与耦合端口电连接。薄膜电路可以包括至少一个薄膜部件。
附图说明
8.在参考附图的说明书中阐述了针对本领域普通技术人员的本发明的完整且可行的公开，包括其最佳模式，在附图中：
9.图1示出了根据本公开的方面的紧凑型薄膜可表面安装的耦合器的示意图；
10.图2示出了根据本公开的方面的紧凑型薄膜表面可安装的耦合器的实施方式的俯视图；
11.图3为图2的耦合器的侧视图；
12.图4为根据本公开的方面的用于形成可表面安装的耦合器的方法的流程图；以及
13.图5是图2和图3的耦合器在从2ghz至8ghz延伸的频率范围内的理论计算的s
‑
参数的曲线图。
14.在本说明书和附图中重复使用参考字符旨在表示本公开的相同或相似的特征或元件。
具体实施方式
15.提供了一种薄膜耦合器，该薄膜耦合器在紧凑型可表面安装的封装中在宽频率范围内提供均匀的耦合。耦合器通常在没有直接电接触的情况下提供两条信号线之间的耦合。
16.耦合器通常可以包括单片基础基板。至少一个端口(例如，输入端口、输出端口、耦合端口和/或接地端口)可以沿着耦合器的外部暴露以用于表面安装耦合器，例如使用栅格阵列型安装(例如，接点栅格阵列(land grid array，lga)型安装、球栅阵列(ball grid array，bga)型等)。耦合器可以包括至少一个薄膜部件，该薄膜部件被配置为响应于输入端口接收的输入信号、在耦合端口(例如，相对于接地端口)产生耦合信号。例如，在一些实施方式中，耦合器可以包括第一薄膜电感器和第二薄膜电感器，该第二薄膜电感器与第一薄膜电感器电感耦合。第二薄膜电感器可以与第一薄膜电感器电感耦合、并且电连接在输入端口与输出端口之间。薄膜电路可以将第一薄膜电感器与耦合端口和/或接地端口电连接。
17.在一些实施方式中，薄膜耦合器可以是紧凑的。例如，耦合器可以具有较小的占用面积，因此需要较少的空间以用于安装在印刷电路板上。耦合器具有的占用面积可以小于约3mm2，在一些实施方式中小于约2.5mm2，在一些实施方式中小于约2.0mm2，在一些实施方式中小于约1.5mm2，在一些实施方式中小于约1.0mm2，在一些实施方式中小于约0.8mm2，以及在一些实施方式中小于约0.6mm2。
18.耦合器具有的长度可以小于约2.0mm，在一些实施方式中小于约1.8mm，在一些实施方式中小于约1.5mm，以及在一些实施方式中小于约1.1mm。耦合器的宽度可以小于约1.2mm，在一些实施方式中小于约1mm，在一些实施方式中小于约0.8mm，在一些实施方式中小于约0.7mm，以及在一些实施方式中小于约0.6mm。在一些实施方式中，薄膜耦合器可以具有1206、805、0504、0402、0303、0202或更小的eia外壳尺寸。
19.薄膜耦合器可以在耦合频率范围内表现出均匀的耦合因子。例如，耦合因子在耦合频率范围内的变化可以小于约4db，在一些实施方式中小于约3.8db，在一些实施方式中小于约3.6db，在一些实施方式中小于约3.4db，在一些实施方式中小于约3.2db，以及在一些实施方式中小于约3.1db。
20.耦合频率范围可具有下限(例如，约2ghz)和上限，该上限比该下限大至少2ghz，在一些实施方式中至少约4.5ghz，在一些实施方式中至少约5ghz，在一些实施方式中至少约5.5ghz，在一些实施方式中至少约6ghz，在一些实施方式中至少约8ghz，在一些实施方式中
至少约10ghz，以及在一些实施方式中至少约12ghz。下限的范围可以从约250mhz至约6ghz，在一些实施方式中，在一些实施方式中从约500mhz至约5ghz,在一些实施方式中从约750mhz至约2ghz，以及在一些实施方式中从约1ghz至约3ghz。
21.如上所述，薄膜电路可以将第一薄膜电感器与耦合端口电连接。薄膜电路可以包括一个或多个薄膜电阻器、一个或多个薄膜电感器和/或一个或多个薄膜电容器。例如，薄膜电路可以包括彼此并联电连接的第三薄膜电感器和薄膜电容器。第三薄膜电感器和薄膜电容器可以串联电连接在第一薄膜电感器与耦合端口之间。
22.在一些实施方式中，一个或多个薄膜元件的至少一部分可以形成在介电层上，该介电层可以形成在单片基础基板的表面的上方。介电层可以具有第一表面和第二表面。介电层的第二表面可以面向单片基础基板的第一表面。然而，应当理解的是，一层或中间层可以在介电层与单片基础基板之间。
23.如本文所使用的，“形成在
……
的上方”可以指代与另一层直接接触的层。然而，也可以在它们之间形成中间层。此外，当参考底表面使用时，可以相对于部件的外表面使用“形成在
……
的上方”。因此，“形成在底表面的上方”的层可以比形成在部件的上方的层更靠近部件的外部。
24.薄膜电感器可以包括形成在单片基础基板的第一表面的上方的第一导电层。薄膜电感器的第二导电层可以形成在介电层的第一表面的上方。过孔可以连接第一导电层与第二导电层。
25.作为另一示例，薄膜电容器可以包括至少以介电层的厚度间隔开的电极。薄膜电容器可以包括形成在单片基础基板的第一表面的上方的第一电极和形成在介电层的第一表面的上方的第二电极。
26.第一电感器和第二电感器的至少一部分可以被伸长并且彼此平行以促进通过第一薄膜电感器在第二薄膜电感器中的信号的感应。更具体地，第一电感器可以包括在x
‑
y平面中、在第一方向上伸长的第一导电层。第二电感器可以包括第二导电层，该第二导电层平行于第一导电层，并且该第二导电层在x
‑
y平面中的第二方向上与第一导电层以沿着第一导电层的至少一部分的近似均匀的间隔距离间隔开，该第二方向垂直于第一方向。间隔距离的范围可以从约1微米至约100微米，在一些实施方式中从约5微米至约80微米，在一些实施方式中从约10微米至约30微米。
27.在一些实施方式中，可以在介电层的第二表面的上方形成覆盖层。例如，覆盖层可以直接形成在介电层的第二表面的上方，或者一个或多个中间层可以在介电层与覆盖层之间。例如，金属中间层可以在覆盖层与介电层之间。
28.覆盖层可以包括合适的陶瓷介电材料，例如如下所述。覆盖层具有的厚度的范围可以从约100微米至约600微米，在一些实施方式中从约125微米至约500微米，在一些实施方式中从约150微米至约400微米，以及在一些实施方式中从约175微米至约300微米。
29.基础基板、介电层和/或覆盖层可以包括一种或多种合适的陶瓷材料。合适的材料通常是电绝缘的和导热的。示例性材料包括氮氧化硅，氮化硅，氧化硅，钛酸钡，钛酸锶，钛酸锶钡，钽酸锶铋，钽、铌的氧化物或氮化物或此类材料，npo(cog)、x7r、x7s、z5u、y5v配方产品、铅基材料(例如，掺杂或非掺杂的pzt介电体等)。附加的示例包括氧化铝、氮化铝、氧化铍、铝氧化物、氮化硼、硅、碳化硅、二氧化硅、砷化镓、氮化镓、二氧化锆、它们的混合物、
这些材料的氧化物和/或氮化物、或任何其他合适的陶瓷材料。附加的陶瓷材料包括钛酸钙(catio3)、锌氧化物(zno)、包含低火玻璃的陶瓷、和其他玻璃结合材料。
30.在一些实施方式中，基础基板、介电层和/或覆盖层中的一者或多者可以包括蓝宝石或红宝石。蓝宝石和红宝石是刚玉的类型，刚玉是含有额外的痕量材料(微量物质，trace material)的铝氧化物的结晶形式(一种陶瓷材料)。包含蓝宝石的基板可以提供多种益处，包括优异的电绝缘性、散热性和高温稳定性。此外，由于蓝宝石通常是透明的，因此可以目视检查耦合器的内部特征，从而减少与检查已完成部件的质量相关的时间和难度。
31.基础基板、介电层和/或覆盖层可以包括具有根据astm d2149
‑
13在25℃的操作温度和1khz的频率下测定的小于约30、在一些实施方式小于约25、在一些实施方式中小于约20、以及在一些实施方式中小于约15的介电常数的材料。然而，在其他实施方式中，可以使用具有高于30的介电常数的材料来实现更高的频率和/或更小的部件。例如，在这样的实施方式中，根据astm d2149
‑
13在25℃的操作温度和1khz的频率下测定的介电常数可以在约30至约120、或更大的范围内，在一些实施方式中从约50至约100，以及在一些实施方式中为约70至约90。
32.薄膜部件可以由多种合适的材料形成。例如，薄膜电阻器可以包括电阻层，该电阻层可以由多种合适的电阻材料形成。例如，电阻层可以包括氮化钽(tan)、镍铬(nicr)、铝化钽、铬硅、氮化钛、钛钨、钽钨、这些材料的氧化物和/或氮化物，和/或任何其他合适的薄膜电阻材料。
33.薄膜电感器和/或电容器可以包括导电层。导电层可以包括多种合适的导电材料。示例导电材料包括铜、镍、金、锡、铅、钯、银及其合金。然而，可以使用适用于薄膜制造的任何导电金属或非金属材料。
34.薄膜部件的层具有的厚度可以为约50微米或更小，在一些实施方式中为20微米或更小，在一些实施方式中为10微米或更小，以及在一些实施方式中为5微米或更小。例如，在一些实施方式中，薄膜部件的宽度的范围可以在约0.05微米至约50微米，在一些实施方式中在约0.1微米至约20微米，在一些实施方式中在约0.3微米至约10微米，在一些实施方式中在约1微米至约5微米。
35.可以使用各种合适的减材工艺、半增材工艺、或全增材工艺来精确地形成薄膜部件。例如，可以使用物理气相沉积和/或化学沉积。例如，在一些实施方式中，可以使用溅射(一种物理气相沉积)来形成薄膜部件。然而，可以使用多种其他合适的工艺，包括例如等离子体增强化学气相沉积(pecvd)、无电解镀(化学镀，electroless plating)和电镀。可以使用光刻掩模和蚀刻来产生薄膜部件的所需形状。可以使用多种合适的蚀刻技术，包括使用反应性或非反应性气体(例如，氩、氮、氧、氯、三氯化硼)的等离子体来干蚀刻和/或湿蚀刻。
36.在一些实施方式中，耦合器可以包括与一个或多个薄膜部件接触的至少一层粘附层。粘附层可以是或包括多种适合于改善薄膜部件与相邻层(例如，基础基板、介电层和/或覆盖层)之间的粘合性的材料。作为示例，粘附层可以包括ta、cr、tan、tiw、ti或tin中的至少一种。例如，粘附层可以是或包括钽(ta)(例如，钽、或钽的氧化物或氮化物)并且可以形成在微带与基础基板之间以改善它们之间的粘合性。不受理论束缚，可以选择粘附层的材料以克服诸如晶格失配和残余应力的现象。
37.粘附层可以具有各种合适的宽度。例如，在一些实施方式中，粘附层的总厚度的范
围可以从约100埃至约1000埃，在一些实施方式中可以从约200埃至约800埃，在一些实施方式中从约400埃至约600埃。
38.如上所述，耦合器可以配置为使用沿着用于表面安装部件的耦合器的底表面暴露的端口以用于表面安装至安装表面(例如，印刷电路板(pcb))。例如，耦合器可以配置为用于栅格阵列型表面安装，例如接点栅格阵列(lga)型安装、球栅阵列(bga)型安装或任何其他合适类型的栅格阵列型表面安装。因此，端口可以不沿着基础基板的侧表面延伸，例如与表面安装设备(smd)一样。因此，在一些实施方式中，基础基板和/或耦合器的侧表面可以不含导电材料。
39.在一些实施方式中，耦合器可以包括沿着耦合器的底表面暴露的第一保护层和/或沿着耦合器的顶表面暴露的第二保护层。例如，第一保护层可以形成在覆盖层的第一表面的上方。在一些实施方式中，第二保护层可以形成在单片基础基板的第二表面的上方。第一保护层和/或第二保护层可以包括聚合物材料(例如，聚酰亚胺)、sino、al2o3、sio2、si3n4、苯并环丁烯或玻璃的层。第一保护层和/或第二保护层的厚度的范围可以从约1微米至约300微米，在一些实施方式中从约5微米至约200微米，以及在一些实施方式中从约10微米至约100微米。
40.i.示例性实施方式
41.图1示出了根据本公开的方面的耦合器100的示意图。耦合器100可以包括输入端口102、输出端口104、耦合端口106以及接地端口108。第一电感器107可以与第二电感器109电感耦合。第二电感器109可以连接在输入端口102与输出端口104之间。
42.薄膜电路111可以将第一薄膜电感器107与耦合端口106和/或接地端口108电连接。薄膜电路111可以包括至少一个薄膜部件。例如，薄膜电路111可以包括电连接在耦合端口106与接地端口108之间的第一电容器110。薄膜电路111可以包括串联连接在耦合端口106与接地端口108之间的第二电容器112和第一电阻器114。第二电阻器116可以连接在第一电感器107与接地端口108之间。第三电阻器122可以在一端与第三电感器120和第一电感器107中的每一个均连接、并且在另一端与第一电阻器114和第二电容器112中的每一个均连接。第三电感器120可以连接在第一电感器107与耦合端口106之间。
43.图2示出了根据本公开的方面的耦合器200的实施方式的俯视图。图3为图2的耦合器200的侧视图。耦合器200可以包括多个端口，例如包括输入端口202、输出端口204、耦合端口206和/或接地端口208。
44.在一些实施方式中，耦合器200通常可以配置为如图1所示。第一电感器207可以与第二电感器209电感耦合。第二电感器209可以连接在输入端口202与输出端口204之间。
45.薄膜电路211可以将第一薄膜电感器207与耦合端口206电连接。薄膜电路211可以包括至少一个薄膜部件。例如，薄膜电路211可以包括电连接在耦合端口206与接地端口208之间的第一电容器210。薄膜电路211可以包括串联连接在耦合端口206与接地端口208之间的第二电容器212和第一电阻器214。薄膜电路211可以包括连接在第一电感器207与接地端口208之间的第二电阻器216。薄膜电路211可以包括第三电阻器222，该第三电阻器222在第一端上与第三电感器220和第一电感器207中的每一个均连接、并且在第二端上与第一电阻器214和第二电容器212中的每一个均连接。第三电感器220可以连接在第一电感器207与耦合端口206之间。
46.耦合器200可以包括单片基础基板226，该单片基础基板226可以包括陶瓷材料。参考图2和图3，单片基础基板226可以具有第一表面228和第二表面230。单片基础基板226可以在x方向234上具有长度232。单片基础基板226可以在y方向238上具有宽度236(图2)，以及在z方向242上具有厚度240(图3)，该z方向垂直于x方向234和y方向238。耦合器200的长度232可以小于约1.4mm。耦合器200的宽度236可以小于约1mm。
47.多个薄膜部件可以形成在单片基础基板226的第一表面228的上方。例如，第一图案化导电层243(图3)可以形成在单片基础基板226的第一表面228的上方，该单片基础基板包括和/或连接薄膜部件。例如，第一图案化导电层可以包括第一电阻器214和第二电阻器216。第一电阻器214和/或第二电阻器216可以通过选择性蚀刻形成在电阻层的上方的第一图案化导电层243以暴露电阻层而形成，使得第一图案化导电层243不再在第一电阻器214、第二电阻器216和/或第三电阻器222内连接。电阻器214、216、222的电阻层可以包括各种合适的电阻材料，例如氮化钽。
48.耦合器200可以包括在单片基础基板226的第一表面228的上方的介电层244。介电层244可以具有第一表面246和第二表面248，该第二表面248与第一表面246相反。介电层244的第二表面248可以面向单片基础基板226的第一表面228。第二图案化导电层249可以形成在单片基础基板226的第一表面228的上方。在图2中，第一图案化导电层243以比第二图案化导电层249更暗的阴影表示。第二图案化导电层249可包括第二电容器212的第一电极256、第一电感器207的第二导电层264、第二电感器209的导电层270、和/或第三电感器220的第二导电层252，例如如下所述。
49.第三电感器220可以包括形成在单片基础基板226的第一表面228的上方的第一导电层250、形成在介电层244的第一表面246的上方的第二导电层252、以及连接第一导电层250与第二导电层252的过孔254。第二导电层252可以与耦合端口206连接。第一导电层250可以与第三电阻器222连接。
50.第一薄膜电容器210和第二薄膜电容器212可以包括由介电层244间隔开的相应的电极。例如，第二薄膜电容器212可以包括形成在单片基础基板226的第一表面228的上方的第一电极256、以及可以形成在介电层244的第一表面246的上方的第二电极258。第一电极256可以与接地端口208连接。第二电极258可以与第一电阻器214和第二电阻器222中每一个连接。
51.第一薄膜电容器210可以包括形成在单片基础基板226的第一表面228的上方的第一电极260、以及形成在介电层244的第一表面246的上方的第二电极262。第一薄膜电容器210的第一电极260可以与耦合端口206连接。在一些实施方式中，第一薄膜电容器210的第二电极262可以与第二薄膜电容器212的第二电容器258一体地形成(例如，作为相同导电层的一部分)。
52.第一电感器207可以包括形成在单片基础基板226的第一表面246的上方的导电层264。导电层264可以形成回路。第一电感器207可以包括与具有图案化导电层243的导电层264连接的第一过孔266和第二过孔268。例如，第一过孔266可以将导电层264与第三电阻器222和第三电感器220的第一导电层250连接。第二过孔268可以将导电层264与第二电阻器216连接。
53.第二电感器209可以包括与输入端口202和输出端口204中的每一个均连接的导电
层270。导电层270可以与第一电感器207感应耦合。第二电感器209可以在x
‑
y平面中、沿着第一电感器207的导电层264的至少一部分与第一电感器207大致均匀地间隔开，该x
‑
y平面平行于单片基础基板226的第一表面228。例如，第二电感器209可以在y方向238上以第一间隔距离271与第一电感器207间隔开、并且在x方向234上以第二间隔距离273与第一电感器207间隔开。第一间隔距离271可以大致等于第二间隔距离273。第一间隔距离271可以在y方向238上伸长的电感器207、209的部分上为大致均匀的。第二间隔距离273可以在x方向234上伸长的电感器218、224的部分上为大致均匀的。
54.参考图3，耦合器200可以包括形成在介电层244的第二表面246的上方的覆盖层272。覆盖层272可以具有第一表面274和第二表面276。覆盖层272的第二表面276可以面向介电层244的第一表面246。覆盖层272可以包括多种合适的材料，例如氮氧化硅。
55.在一些实施方式中，可以在覆盖层272的第一表面274的上方形成第一保护层。第一保护层可以包括多种合适的材料，例如聚酰亚胺。
56.参考图3，端口202、204、206、208可以延伸穿过覆盖层272(和第一保护层，如果存在)并且可以与第一图案化导电层243和/或第二图案化导电层249电连接。更具体地，参照图2，耦合端口206可以与第二电容器212的第二导电层252、第一电容器210的第一电极260和第一电阻器214中的每一个均电连接。输入端口202和输出端口204中的每一个均可以与第二电感器209的导电层270电连接。接地端口208可以与第二电阻器216和第二电容器212的第一电极256中的每一个均电连接。
57.端口202、204、206、208可以突出超过覆盖层272的第一表面274，使得耦合器200可以经由端口202、204、206、208安装和电连接(例如，安装和电连接至印刷电路)。端口202、204、206、208可以通过选择性蚀刻、然后沉积第一导电材料(例如，铜)(例如使用电镀)来形成。端口202、204、206、208可以包括在第一导电材料(例如镀锡、镍、或其混合物)上方的一个或多个层。
58.参考图4，本公开的方面涉及用于形成可表面安装的耦合器的方法400。一般而言，这里将参照上面参照图1至图3描述的薄膜耦合器200来描述方法400。然而，应当理解的是，可以利用任何合适的薄膜耦合器来实施公开的方法400。此外，尽管为了说明和讨论的目的，图4描绘了以特定顺序执行的步骤，但本文讨论的方法不限于任何特定顺序或布置。在不脱离本公开内容的范围的情况下，本领域技术人员使用在此提供的公开内容将理解为可以以各种方式省略、重新布置、组合和/或修改在此公开的方法的各个步骤。
59.方法400可以包括：在(402)处，提供具有第一表面的单片基础基板，例如如以上参考图2和图3描述的。单片基础基板可以具有与底表面相反的第二表面、在x方向上的长度、和在与x方向垂直的y方向上的宽度，宽度小于长度，例如如上面参照图2和图3描述的。
60.方法400可以包括：在(404)处，在单片基础基板的第一表面的上方形成多个端口。端口可以电接触第一图案化导电层和/或第二图案化导电层，例如如以上参考图2和图3描述的。
61.方法400可以包括：在(406)处，形成多个薄膜部件。例如，多个薄膜部件可以包括第一薄膜电感器207和第二薄膜电感器209，该第二薄膜电感器209与第一薄膜电感器207电感耦合、并且电连接在输入端口202与输出端口204之间，例如，如上面参考图2和图3描述的。多个薄膜部件可以包括薄膜电路211，例如，如上面参考图2和图3描述的。
62.ii.模拟数据
63.图5表示了根据本公开的方面的图2和图3的耦合器200在从2ghz至8ghz延伸的频率范围内的理论计算的s
‑
参数。如本领域所理解的，s
‑
参数用以下形式的下标表示：s(a、b)，数值(a和b)指代与s
‑
参数关联的端口号，以便每个s
‑
参数都可以理解为表示在端口b处产生作为端口a处信号输入的结果的信号。如本领域中所理解的，s
‑
参数通常引用如下：
64.s
‑
参数名称s(1,1)回波损耗s(1,2)插入损耗s(1,3)耦合因子s(1,4)绝缘因子
65.参考图5，耦合因子(s(3,1))在2ghz时等于
‑
21.968db、在4.854ghz时等于
‑
19.007db、以及在8ghz时等于
‑
20.736db。因此，耦合器在很宽的耦合频率范围内表现出非常均匀的耦合。更具体地，耦合因子从2ghz至8ghz的变化为约3db。因此，在本示例中，耦合频率范围的跨度为6ghz，从2ghz至8ghz。然而，在其他实施方式中，耦合频率范围的跨度可以为较小的频率范围(例如，4ghz、3ghz、2ghz或更少)或更大的频率范围(例如，7ghz、8ghz或更多)。另外，耦合频率范围可以具有范围从大约250mhz至大约6ghz的下限。
66.如图5所示，耦合器可以表现出优异的插入损耗特性，s(1,2)。例如，从2ghz至8ghz，插入损耗(s(1,2))可以为
‑
0.564db或更大。此外，如图5所示，从2ghz至8ghz，s(3,2)可以为
‑
40.238db或更小。
67.iii.测试
68.可以使用源信号发生器(例如，1306 keithley 2400系列源测量单元(smu)，诸如keithley 2410
‑
c smu)执行耦合因子、插入损耗、回波损耗和其他s
‑
参数特性的测试。例如，可以将输入信号施用至耦合器的输入端口，并且可以使用源信号发生器在耦合器的耦合端口处测量耦合信号。
69.iv.应用
70.耦合器的输入端口和输出端口可以与信号源部件可操作地连接。耦合器的耦合端口和/或接地端口可以用于向单独的部件提供耦合信号(例如，用于信号源部件的监测或控制)。例如，耦合线可以向与射频发射器的放大器相关联的反馈控制回路提供耦合信号。
71.所公开的耦合器可用于多种应用。示例应用包括wifi、微波存取全球互通(worldwide interoperability for microwave access，wimax)、无线宽带(wireless broadband，wibro)、长期演进(long term evolution，lte)、蓝牙和/或低功耗无线网关应用。其他示例包括功率检测、频率检测和电压驻波比(voltage standing wave ratio，vswr)监测。
72.在不脱离本发明的精神和范围的情况下，本领域的普通技术人员可以实践本发明的这些和其他修改和变化。此外，应当理解，各种实施方式的方面可以被整体的或部分的互换。此外，本领域普通技术人员将理解，前面的描述仅是作为示例性的，并且不旨在限制在这些所附权利要求中进一步描述的本发明。