半导体装置结构及其形成方法与流程

1.本发明实施例涉及一种半导体装置，尤其涉及全绕式栅极(gate all around，gaa)晶体管结构。


背景技术：

2.半导体集成电路(integrated circuit，ic)工业经历了快速成长。集成电路材料及设计的技术进步产生了几个世代的集成电路。每一世代具有相较于上一代更小及更复杂的电路。然而，这些进步增加了处理和制造集成电路的复杂度。
3.在集成电路发展的过程中，当几何尺寸(也就是使用制造工艺可创造的最小的元件(或线)减少，增加了功能密度(也就是每一芯片面积的内连装置数目)。这样按比例缩小的工艺通常通过提高生产效率及降低相关成本来提供好处。
4.然而，由于部件尺寸持续减少，制造工艺变得更难以进行。因此，形成越来越小的可靠的半导体元件为一挑战。


技术实现要素：

5.本发明的目的在于提出一种半导体装置结构及其形成方法，以解决上述至少一个问题。
6.本发明实施例包括一种半导体装置结构，包括：基板，具有基部及鳍状物位于基部之上；栅极堆叠，位于鳍状物的顶部之上；第一纳米结构，位于鳍状物之上，且通过栅极堆叠；第二纳米结构，位于第一纳米结构之上，且通过栅极堆叠，栅极堆叠具有第一部分及第二部分，第一部分位于第一纳米结构及鳍状物之间，且第二部分位于第一纳米结构及第二纳米结构之间；应力源结构，位于鳍状物之上，且连接至第一纳米结构及第二纳米结构；第一内间隔物，位于第一部分及应力源结构之间；以及第二内间隔物，位于第二部分及应力源结构之间，第一内间隔物比第二内间隔物宽。
7.本发明实施例亦包括一种半导体装置结构，包括：基板，具有基部及鳍状物位于基部之上；第一纳米结构，位于鳍状物之上；第二纳米结构，位于第一纳米结构之上，鳍状物、第一纳米结构及第二纳米结构彼此相隔；栅极堆叠，环绕第一纳米结构、第二纳米结构、及鳍状物的顶部，其中栅极堆叠具有第一部分及第二部分，第一部分位于第一纳米结构及鳍状物之间，且第二部分位于第一纳米结构及第二纳米结构之间；应力源结构，位于鳍状物之上且连接至第一纳米结构及第二纳米结构；第一内间隔物，位于第一部分及应力源结构之间，其中第一内间隔物具有第一空隙；以及第二内间隔物，位于第二部分及应力源结构之间，第二内间隔物具有第二空隙，且第一空隙比第二空隙宽。
8.本发明实施例又包括一种形成半导体装置结构的方法，包括：提供基板，具有基部及鳍状物位于基部之上；形成纳米结构堆叠于鳍状物之上，其中纳米结构堆叠包括第一纳米结构、第二纳米结构、第三纳米结构及第四纳米结构依序形成于鳍状物之上；形成栅极堆叠于纳米结构堆叠及鳍状物之上；部分移除未被栅极堆叠覆盖的纳米结构堆叠及鳍状物，
以形成沟槽于纳米结构堆叠及鳍状物之中；以及通过沟槽移除第一纳米结构及第三纳米结构的端部，以形成第一凹槽及第二凹槽于纳米结构堆叠之中，第一凹槽位于鳍状物及第二纳米结构之间，第二凹槽位于第二纳米结构及第四纳米结构之间，且第一凹槽比第二凹槽宽。
附图说明
9.以下将配合所附附图详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
10.图1a
‑
图1f为根据一些实施例示出形成半导体装置结构工艺各阶段的剖面图。
11.图1a
‑
1为根据一些实施例示出图1a的半导体装置结构的透视图。
12.图1f
‑
1为根据一些实施例示出图1f的半导体装置结构的透视图。
13.图1f
‑
2为根据一些实施例示出图1f
‑
1中的半导体装置结构沿剖面线1f
‑2‑
1f
‑2’
的剖面图。
14.图2a
‑
图2e为根据一些实施例示出形成半导体装置结构工艺各阶段的剖面图。
15.图2e
‑
1为根据一些实施例示出图2e的半导体装置结构的透视图。
16.图2e
‑
2为根据一些实施例示出图2e
‑
1中的半导体装置结构沿剖面线2e
‑2‑
2e
‑2’
的剖面图。
17.图3a
‑
3d为根据一些实施例示出形成半导体装置结构工艺各阶段的剖面图。
18.图3d
‑
1为根据一些实施例示出图3d的半导体装置结构的透视图。
19.图3d
‑
2为根据一些实施例示出图3d
‑
1中的半导体装置结构沿剖面线3d
‑2‑
3d
‑2’
的剖面图。
20.图4a
‑
图4c为根据一些实施例示出形成半导体装置结构工艺各阶段的剖面图。
21.图4c
‑
1为根据一些实施例示出图4c的半导体装置结构的透视图。
22.图4c
‑
2为根据一些实施例示出图4c
‑
1中的半导体装置结构沿剖面线4c
‑2‑
4c
‑2’
的剖面图。
23.图5a
‑
图5d为根据一些实施例示出形成半导体装置结构工艺各阶段的剖面图。
24.图5d
‑
1为根据一些实施例示出图5d的半导体装置结构的透视图。
25.图5d
‑
2为根据一些实施例示出图5d
‑
1中的半导体装置结构沿剖面线5d
‑2‑
5d
‑2’
的剖面图。
26.图6a
‑
图6c为根据一些实施例示出形成半导体装置结构工艺各阶段的剖面图。
27.图6c
‑
1为根据一些实施例示出图6c的半导体装置结构的透视图。
28.图6c
‑
2为根据一些实施例示出图6c
‑
1中的半导体装置结构沿剖面线6c
‑2‑
6c
‑2’
的剖面图。
29.附图标记如下：
30.100,200,300,400,500,600:半导体装置结构
31.110:基板
32.112:基部
33.114:鳍状物
34.114a:纵轴
35.120:纳米结构堆叠
36.120a:沟槽
37.120b:内壁
38.121,122,123,124,125,126,127,128:纳米结构
39.121a,122a,123a,124a,125a,126a,127a,128a:侧壁
40.130:隔离层
41.140:栅极堆叠
42.142:栅极介电层
43.142a:侧壁
44.144:栅极电极
45.144a:侧壁
46.150:掩模层
47.152:侧壁
48.160:间隔物结构
49.162:间隔物层
50.164:间隔物层
51.166:沟槽
52.170:内间隔物材料层
53.171:膜层
54.171a:侧壁
55.172,174,176,178:内间隔物
56.172a,174a,176a,178a:侧壁
57.180:应力源结构
58.190:介电层
59.210:栅极堆叠
60.212:栅极介电层
61.214:功函数金属层
62.216:栅极电极层
63.t:沟槽
64.w120a:宽度
65.w122,w124,w126,w128:宽度
66.w172,w174,w176,w178:宽度
67.w180:宽度
68.r1,r2,r3,r4:凹槽
69.1f
‑2‑
1f
‑2’
,2e
‑2‑
2e
‑2’
,3d
‑2‑
3d
‑2’
,4c
‑2‑
4c
‑2’
,5d
‑2‑
5d
‑2’
,6c
‑2‑
6c
‑2’
:剖面线
70.v1,v2,v3,v4:空隙
71.w1,w2,w3,w4:宽度
72.w5,w6,w7,w8:宽度
73.1a
‑
1a’,1f
‑
1f’,2e
‑
2e’,3d
‑
3d’,4c
‑
4c’,5d
‑
5d’:剖面线
具体实施方式
74.以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。此外，本发明实施例可在各范例重复使用标号及/或文字。这样的重复是为了简洁及清楚起见，而并非表示所讨论的各实施例及/或形态之间的关系。
75.此外，其中可能用到与空间相对用词，例如“在
…
下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相对用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。应理解的是，可在这些实施例所述的阶段之前、之中及/或之后提供额外的操作，且此方法的其他实施例可取代或消除一些操作。
76.叙述中的用语“大抵上”，例如“大抵上平坦”或“大抵上共平面”等，可被本领域中通常知识者理解。在一些实施例中，可移除大抵上这个形容词。在适用的情况下，用语“大抵上”亦可包括“全然”、“完全”、“全部”等等的实施例。在适用的情况下，用语“大抵上”亦可指90％或更高，例如95％或更高，特别是99％或更高，包括100％。此外，用语“大抵上平行”或“大抵上垂直”可解释为不排除与特定安排的微小偏差，且可包括例如高达10
°
的偏差。用字“大抵上”不排除“完全”，例如“大抵上不含”y的组成可完全不含y。
77.用语“大约”与特定距离或尺寸的结合可解释为不排除与特定距离或尺寸的微小偏差，且可包括例如高达10％的偏差。相对于数值x的用语“大约”可表示x
±
5或10％。
78.描述了一些本发明实施例。可在这些实施例所述的阶段之前、之中及/或之后提供额外的操作。不同的实施例中可取代或消除所述的一些阶段。额外的部件可加入半导体装置结构。不同的实施例中可取代或消除下述的一些部件。即使一些实施例以特定顺序进行操作，这些操作亦可以另一合逻辑的顺序进行。
79.可以任何适合的方法图案化全绕式栅极(gate all around，gaa)晶体管结构。例如，使用一或多种光刻工艺，包括双重图案化工艺或多重图案化工艺图案化结构。一般而言，双重图案化或多重图案化工艺组合了光刻及自对准工艺，允许创造具有例如相较于使用单一直接光刻工艺可得的更小节距的图案。例如，在一实施例中，形成牺牲层于基板之上并使用光刻工艺图案化。使用自对准工艺沿着图案化牺牲层形成间隔物。接着移除牺牲层，且余留的间隔物可用以图案化全绕式栅极结构。
80.根据一些实施例，图1a
‑
图1f示出形成半导体装置结构工艺各阶段的剖面图。根据一些实施例，图1a
‑
1示出图1a的半导体装置结构的透视图。
81.根据一些实施例，如图1a及图1a
‑
1中所示出，提供了基板110。根据一些实施例，基板110具有基部112及基部112上的鳍状物114。基板110包括例如半导体基板。基板110包括例如半导体晶片(例如硅晶片)或硅晶片的一部分。
82.在一些实施例中，基板110以元素半导体材料包括单晶结构、多晶结构、或非晶结构的硅或锗制成。在一些其他实施例中，基板110以化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、合金半导体例如sige、或gaasp、或上述的组合制成。基板110亦可包括多层半导体、绝缘体上覆半导体(semiconductor on insulator，soi)(例如绝缘体上覆硅或绝缘体上覆锗)、或上述的组合。
83.在一些实施例中，基板110为装置晶片，其包括各种装置零件。在一些实施例中，形成各种装置零件于基板110之中及/或之上。为了简洁明了的目的，各种装置零件未示出于图中。各种装置零件的范例包括主动装置、无源装置、其他合适的零件、或上述的组合。主动零件可包括形成于基板110的表面的晶体管或二极管(未示出)。无源零件包括电阻、电容、或其他合适的无源零件。
84.例如，晶体管可为金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistors，mosfet)、互补式金属氧化物半导体(complementary metal oxide semiconductor，cmos)晶体管、双极接面晶体管(bipolar junction transistors，bjt)、高压晶体管、高频晶体管、p通道及/或n通道场效晶体管(pfets/nfets)等等。
85.进行各种工艺例如产线前段(front
‑
end
‑
of
‑
line，feol)半导体制造工艺以形成各种装置零件。产线前段半导体制造工艺可包括沉积、蚀刻、注入、光刻、退火、平坦化、一或多道其他适用的工艺、或上述的组合。
86.在一些实施例中，形成隔离部件(未示出)于基板110之中。隔离部件用以定义主动区及电性隔离主动区中基板110之中及/或之上的各装置零件。在一些实施例中，隔离部件包括浅沟槽隔离(shallow trench isolation，sti)部件、硅局部氧化(local oxidation of silicon，locos)部件、其他合适的隔离部件、或上述的组合。
87.根据一些实施例，如图1a及图1a
‑
1中所示出，形成纳米结构堆叠120于鳍状物114之上。根据一些实施例，纳米结构堆叠120包括纳米结构121、122、123、124、125、126、127及128。
88.根据一些实施例，纳米结构121、122、123、124、125、126、127及128依序堆叠于鳍状物114之上。根据一些实施例，纳米结构121、122、123、124、125、126、127及128包括纳米线或纳米片。
89.根据一些实施例，纳米结构121、123、125及127以相同的第一材料制成。根据一些实施例，第一材料与基板110的材料不同。根据一些实施例，第一材料包括元素半导体材料包括单晶结构、多晶结构、或非晶结构的硅或锗。
90.根据一些实施例，第一材料包括化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、合金半导体例如sige、或gaasp、或上述的组合。
91.根据一些实施例，纳米结构122、124、126及128以相同的第二材料制成。根据一些实施例，第二材料与第一材料不同。根据一些实施例，第二材料与基板110的材料相同。根据一些实施例，第二材料包括元素半导体材料包括单晶结构、多晶结构、或非晶结构的硅或
锗。
92.根据一些实施例，第二材料包括化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、合金半导体例如sige、或gaasp、或上述的组合。
93.根据一些实施例，如图1a及图1a
‑
1中所示出，形成隔离层130于基部112之上。根据一些实施例，鳍状物114部分埋藏于隔离层130之中。根据一些实施例，鳍状物114被隔离层130围绕。
94.根据一些实施例，隔离层130以介电材料例如含氧材料(例如氧化硅)、含氮氧化物材料(例如氮氧化硅)、低k(低介电系数)材料、多孔介电材料、玻璃、或上述的组合制成。根据一些实施例，玻璃包括硼硅酸玻璃(borosilicate glass，bsg)、磷硅酸玻璃(phosphoric silicate glass，psg)、硼磷硅酸玻璃(borophosphosilicate glass，bpsg)、氟化硅酸玻璃(fluorinated silicate glass，fsg)、或上述的组合。
95.根据一些实施例，使用沉积工艺或旋转涂布工艺及化学机械研磨工艺及回蚀工艺形成隔离层130。根据一些实施例，沉积工艺包括化学气相沉积(chemical vapor deposition，cvd)工艺、高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，hdpcvd)、可流动化学气相沉积(flowable chemical vapor deposition，fcvd)工艺、溅镀工艺、或上述的组合。
96.根据一些实施例，如图1a及图1a
‑
1中所示出，形成栅极堆叠140于纳米结构堆叠120、鳍状物114及隔离层130之上。根据一些实施例，为了简洁起见，图1a
‑
1仅示出栅极堆叠140之一。根据一些实施例，如图1a中所示出，沟槽t位于邻近栅极堆叠140之间，以将邻近的栅极堆叠140彼此分隔。
97.根据一些实施例，每一栅极堆叠140包括栅极介电层142及栅极电极144。根据一些实施例，栅极电极144位于栅极介电层142之上。根据一些实施例，栅极介电层142位于栅极电极144及纳米结构堆叠120之间。
98.根据一些实施例，栅极介电层142亦位于栅极电极144及鳍状物114之间。根据一些实施例，栅极介电层142位于栅极电极144及隔离层130之间。
99.根据一些实施例，以含氧材料例如氧化硅制成栅极介电层142。根据一些实施例，使用化学气相沉积工艺及蚀刻工艺形成栅极介电层142。根据一些实施例，以半导体材料例如多晶硅制成栅极电极144。根据一些实施例，使用化学气相沉积及蚀刻工艺形成栅极电极144。
100.根据一些实施例，如图1a及图1a
‑
1中所示出，形成掩模层150于栅极堆叠140上。根据一些实施例，以不同于栅极堆叠140材料的材料制成掩模层150。根据一些实施例，以氮化物(例如氮化硅)或氮氧化物(例如氮氧化硅)制成掩模层150。
101.根据一些实施例，如图1a及图1a
‑
1中所示出，形成间隔物结构160于栅极介电层142、栅极电极144及掩模层150的侧壁142a、144a及152之上。根据一些实施例，间隔物结构160围绕栅极堆叠140及掩模层150。根据一些实施例，间隔物结构160位于纳米结构堆叠120、鳍状结构114及隔离层130之上。
102.根据一些实施例，间隔物结构160包括间隔物层162及164。根据一些实施例，间隔物层162位于间隔物层164及栅极堆叠140之间。根据一些实施例，间隔物层162亦位于间隔物层164及掩模层150之间。根据一些实施例，以不同材料制成间隔物层162及164。在一些其
他实施例中，以相同材料制成间隔物层162及164。
103.根据一些实施例，间隔物层162及164包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、或碳化硅。根据一些实施例，以与栅极堆叠140及掩模层150不同的材料制成间隔物层162及164。根据一些实施例，形成间隔物层162及164包括沉积工艺及各向异性蚀刻工艺。
104.根据一些实施例，如图1b中所示出，移除未被栅极堆叠140及间隔物结构160覆盖纳米结构堆叠120的部分。根据一些实施例，移除工艺形成沟槽120a于纳米结构堆叠120及鳍状物114之中。
105.根据一些实施例，每一沟槽120a具有朝鳍状物114减少的宽度w120a。根据一些实施例，宽度w120a沿鳍状物114的纵轴114a测量。根据一些实施例，图1a
‑
图1f、图2a
‑
图2e、图3a
‑
图3d、图4a
‑
图4c、图5a
‑
图5d及图6a
‑
图6c中所示出的宽度沿鳍状物114的纵轴114a测量。根据一些实施例，移除工艺包括蚀刻工艺。根据一些实施例，蚀刻工艺包括各向异性蚀刻工艺，例如干蚀刻工艺。
106.根据一些实施例，如图1c中所示出，通过沟槽120a及t移除了纳米结构121、123、125及127的端部。根据一些实施例，移除工艺在纳米结构堆叠120中形成了凹槽r1、r2、r3及r4。根据一些实施例，凹槽r1位于鳍状物114及纳米结构122之间。
107.根据一些实施例，凹槽r2位于纳米结构122及124之间。根据一些实施例，凹槽r3位于纳米结构124及126之间。根据一些实施例，凹槽r4位于纳米结构126及128之间。根据一些实施例，移除工艺包括蚀刻工艺，例如干蚀刻工艺或湿蚀刻工艺。
108.根据一些实施例，如图1c中所示出，形成内间隔物材料层170于掩模层150、间隔物结构160、纳米结构堆叠120及鳍状物114之上。根据一些实施例，以内间隔物材料层170填充凹槽r1、r2、r3及r4。根据一些实施例，内间隔物材料层170直接接触纳米结构121、123、125及127的侧壁121a、123a、125a及127a。
109.根据一些实施例，以绝缘材料例如含氧材料(例如氧化硅)、含氮材料(例如氮化硅)、含氮氧材料(例如氮氧化硅)、含碳材料(例如碳化硅)、高介电常数材料(例如hfo2、zro2、hfzro2、或al2o3)、或低介电常数材料制成内间隔物材料层170。
110.根据一些实施例，用语“高介电常数材料”指介电常数大于二氧化硅的介电常数的材料。根据一些实施例，用语“低介电常数材料”指介电常数小于二氧化硅的介电常数的材料。根据一些实施例，使用沉积工艺例如物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、或其相似工艺形成内间隔物材料层170。
111.根据一些实施例，如图1d中所示出，移除内间隔物材料层170在凹槽r1、r2、r3及r4以外的部分以分别在凹槽r1、r2、r3及r4之中形成内间隔物172、174、176及178。根据一些实施例，内间隔物172(或凹槽r1)具有宽度w172。
112.根据一些实施例，内间隔物174(或凹槽r2)具有宽度w174。根据一些实施例，内间隔物176(或凹槽r3)具有宽度w176。根据一些实施例，内间隔物178(或凹槽r4)具有宽度w178。
113.根据一些实施例，宽度w172大于宽度w174。也就是说，根据一些实施例，内间隔物172(或凹槽r1)比内间隔物174(或凹槽r2)宽。根据一些实施例，宽度w174比宽度w176或w178宽。也就是说，根据一些实施例，内间隔物174(或凹槽r2)比内间隔物176或178(或凹槽r3或r4)宽。
114.根据一些实施例，宽度w176与宽度w178大抵相等。根据一些实施例，宽度w172的范围大约从4nm至约14nm。根据一些实施例，宽度w174的范围大约从3nm至约12nm。根据一些实施例，宽度w176的范围大约从2nm至约10nm。根据一些实施例，宽度w178的范围大约从2nm至约10nm。
115.在一些实施例中，纳米结构128、内间隔物178、纳米结构126、内间隔物176、纳米结构124、内间隔物174、纳米结构122及内间隔物172的侧壁128a、178a、126a、176a、124a、174a、122a及172a与基板110的表面116共同形成沟槽120a的连续内壁。
116.根据一些实施例，每一侧壁128a、178a、126a、176a、124a、174a、122a及172a及表面116与邻近的侧壁128a、178a、126a、176a、124a、174a、122a及172a及邻近的表面116对齐。根据一些实施例，侧壁128a、178a、126a、176a、124a、174a、122a及172a及表面116共同形成沟槽120a的连续弯曲内壁。根据一些实施例，侧壁128a、178a、126a、176a、124a、174a、122a及172a共同形成连续弯曲内壁。
117.根据一些实施例，如图1e中所示出，形成应力源结构180于沟槽120a之中。根据一些实施例，应力源结构180连接至纳米结构122、124、126及128。根据一些实施例，应力源结构180直接接触纳米结构122、124、126及128、内间隔物172、174、176及178及基板110。根据一些实施例，每一应力源结构180具有朝基板110减少的宽度w180。
118.根据一些实施例，以具有p型掺质例如iiia族元素的半导体材料(例如硅锗)制成应力源结构180。iiia族元素包括硼或其他合适的材料。
119.根据一些实施例，以具有n型掺质例如va族元素的半导体材料(例如硅)制成应力源结构180。va族元素包括磷(phosphor，p)、锑(antimony，sb)、或其他合适的va族材料。根据一些实施例，使用外延工艺形成应力源结构180。
120.根据一些实施例，如图1e中所示出，形成介电层190于应力源结构180之上。介电层190包括介电材料例如含氧材料(例如氧化硅)、含氮氧材料(例如氮氧化硅)、低介电常数材料、多孔介电材料、玻璃、或上述的组合。
121.根据一些实施例，玻璃包括硼硅酸玻璃(borosilicate glass，bsg)、磷硅酸玻璃(phosphoric silicate glass，psg)、硼磷硅酸玻璃(borophosphosilicate glass，bpsg)、氟化硅酸玻璃(fluorinated silicate glass，fsg)、或上述的组合。根据一些实施例，以沉积工艺(例如化学沉积工艺)及平坦化工艺(例如化学机械研磨工艺)形成介电层190。
122.根据一些实施例，如图1e及图1f中所示出，移除了栅极堆叠140及掩模层150。根据一些实施例，移除工艺形成沟槽166于间隔物结构160之中。根据一些实施例，如图1e及图1f中所示出，通过沟槽166移除了纳米结构121、123、125及127。根据一些实施例，移除栅极堆叠140、掩模层150及纳米结构121、123、125及127的移除工艺包括蚀刻工艺例如湿蚀刻工艺或干蚀刻工艺。
123.根据一些实施例，图1f
‑
1为图1f的半导体装置结构的透视图。根据一些实施例，图1f
‑
2为图1f
‑
1中半导体装置结构沿剖面线1f
‑2‑
1f
‑2’
的剖面图。
124.根据一些实施例，如图1f、图1f
‑
1及图1f
‑
2中所示出，形成栅极堆叠210于沟槽166之中。在此步骤中，大抵形成了半导体装置结构100。根据一些实施例，栅极堆叠210围绕纳米结构122、124、126及128。
125.根据一些实施例，栅极堆叠210包括栅极介电层212、功函数金属层214及栅极电极
层216。根据一些实施例，栅极介电层212顺应性地覆盖纳米结构122、124、126及128及沟槽166的内壁及底表面。以高介电常数材料例如hfo2、zro2、hfzro2、或al2o3制成栅极介电层212。使用原子层沉积工艺或其他合适的工艺形成栅极介电层212。
126.根据一些实施例，顺应性地形成功函数金属层214于栅极介电层212之上。以tin、tan、tisin、或其他合适的导电材料制成功函数金属层214。使用原子层沉积工艺或其他合适的工艺形成功函数金属层214。
127.根据一些实施例，形成栅极电极层216于功函数金属层214之上。栅极电极层216以w、co、al、或其他合适的导电材料制成。使用原子层沉积工艺或其他合适的工艺形成栅极电极层216。
128.根据一些实施例，如图1f中所示出，纳米结构122、124、126及128通过栅极堆叠210。根据一些实施例，纳米结构122比纳米结构124宽。也就是说，根据一些实施例，纳米结构122的宽度w122比纳米结构124的宽度w124宽。
129.根据一些实施例，纳米结构124比纳米结构126宽。也就是说，根据一些实施例，纳米结构124的宽度w124比纳米结构126的宽度w126宽。根据一些实施例，宽度w126与纳米结构128的宽度w128大抵相等。
130.根据一些实施例，邻近纳米结构122的应力源结构180比邻近纳米结构124的应力源结构180窄。根据一些实施例，邻近内间隔物172的应力源结构180比邻近内间隔物174的应力源结构180窄。根据一些实施例，鳍状物114及纳米结构122、124、126及128彼此相隔。
131.根据一些实施例，图2a
‑
图2e为形成半导体装置结构工艺各阶段的剖面图。根据一些实施例，在图1b的步骤之后，如图2a中所示出，从沟槽120a的内壁120b移除了纳米结构堆叠120的部分以扩大沟槽120a。
132.根据一些实施例，纳米结构128比纳米结构122宽。根据一些实施例，纳米结构122比纳米结构126宽。根据一些实施例，纳米结构126比纳米结构124宽。根据一些实施例，移除工艺包括各向同性蚀刻工艺或湿蚀刻工艺。
133.根据一些实施例，如图2b中所示出，通过沟槽120a及t移除了纳米结构121、123、125及127的端部。根据一些实施例，移除工艺形成了纳米结构堆叠120中的凹槽r1、r2、r3及r4。根据一些实施例，凹槽r1位于鳍状物114及纳米结构122之间。
134.根据一些实施例，凹槽r2位于纳米结构122及124之间。根据一些实施例，凹槽r3位于纳米结构124及126之间。根据一些实施例，凹槽r4位于纳米结构126及128之间。根据一些实施例，移除工艺包括蚀刻工艺例如干蚀刻工艺或湿蚀刻工艺。
135.根据一些实施例，如图2b中所示出，形成内间隔物材料层170于掩模层150、间隔物结构160、纳米结构堆叠120及鳍状物114之上。根据一些实施例，以内间隔物材料层170填充凹槽r1、r2、r3及r4。根据一些实施例，内间隔物材料层170直接接触纳米结构121、123、125及127的侧壁121a、123a、125a及127a。
136.根据一些实施例，如图2c中所示出，移除了在凹槽r1、r2、r3及r4之外的内间隔物材料层170的部分以分别在凹槽r1、r2、r3及r4中分别形成内间隔物172、174、176及178。根据一些实施例，内间隔物172(或凹槽r1)具有宽度w172。根据一些实施例，内间隔物174(或凹槽r2)具有宽度w174。根据一些实施例，内间隔物176(或凹槽r3)具有宽度w176。根据一些实施例，内间隔物178(或凹槽r4)具有宽度w178。
137.根据一些实施例，宽度w172大于宽度w178。也就是说，根据一些实施例，内间隔物172(或凹槽r1)比内间隔物178(或凹槽r4)宽。根据一些实施例，宽度w172大于宽度w178。根据一些实施例，宽度w178大于宽度w176或w174。也就是说，根据一些实施例，内间隔物178(或凹槽r4)比内间隔物176或174(或凹槽r3或r2)宽。
138.根据一些实施例，宽度w176与宽度w174大抵相等。根据一些实施例，宽度w172在约4nm至约14nm的范围。根据一些实施例，宽度w174在约2nm至约9nm的范围。根据一些实施例，宽度w176在约2nm至约9nm的范围。根据一些实施例，宽度w178在约3nm至约10nm的范围。
139.在一些实施例中，纳米结构128、内间隔物178、纳米结构126、内间隔物176、纳米结构124、内间隔物174、纳米结构122及内间隔物172的侧壁128a、178a、126a、176a、124a、174a、122a及172a及基板110的表面116共同形成沟槽120a的连续内壁。
140.根据一些实施例，每一侧壁128a、178a、126a、176a、124a、174a、122a及172a及表面116与邻近侧壁128a、178a、126a、176a、124a、174a、122a及172a及邻近表面116对齐。根据一些实施例，移除工艺包括蚀刻工艺例如湿蚀刻工艺或干蚀刻工艺。
141.根据一些实施例，如图2d中所示出，形成应力源结构180于沟槽120a之中。根据一些实施例，应力源结构180连接至纳米结构122、124、126及128。根据一些实施例，应力源结构180与纳米结构122、124、126及128、内间隔物172、174、176及178及基板110直接接触。
142.根据一些实施例，如图2d中所示出，形成介电层190于应力源结构180之上。根据一些实施例，应力源结构180具有朝鳍状物114持续减少的宽度w180。根据一些实施例，宽度w180亦朝介电层190持续减少。
143.根据一些实施例，如图2d及图2e中所示出，移除了栅极堆叠140及掩模层150。根据一些实施例，移除工艺形成间隔物结构160中的沟槽166。根据一些实施例，如图2d及图2e中所示出，通过沟槽166移除了纳米结构121、123、125及127。根据一些实施例，移除栅极堆叠140、掩模层150及纳米结构121、123、125及127的移除工艺包括蚀刻工艺例如湿蚀刻工艺或干蚀刻工艺。
144.根据一些实施例，图2e
‑
1为图2e的半导体装置结构的透视图。根据一些实施例，图2e
‑
2为半导体装置结构沿图2e
‑
1中的剖面线2e
‑2‑
2e
‑2’
示出的剖面图。
145.根据一些实施例，如图2e、图2e
‑
1及图2e
‑
2中所示出，形成栅极堆叠210于沟槽166之中。在此步骤中，大抵形成了半导体装置结构200。根据一些实施例，栅极堆叠210围绕纳米结构122、124、126及128。
146.根据一些实施例，栅极堆叠210包括栅极介电层212、功函数金属层214及栅极电极层216。根据一些实施例，栅极介电层212顺应性地覆盖纳米结构122、124、126及128及沟槽166的内壁及底表面。根据一些实施例，功函数金属层214顺应性地覆盖栅极介电层212。根据一些实施例，形成栅极电极层216于功函数金属层214之上。
147.根据一些实施例，如图2e中所示出，纳米结构122、124、126及128通过栅极堆叠210。根据一些实施例，纳米结构128的宽度w128比纳米结构122的宽度w122宽。根据一些实施例，宽度w122比纳米结构126的宽度w126宽。根据一些实施例，宽度w126比纳米结构124的宽度w124宽。
148.根据一些实施例，当半导体装置结构200运作时，从应力源结构180的顶部施加电流到应力源结构180中。因此，电流相较于流入较下方的纳米结构(例如纳米结构124或122)
更容易流入较上方的纳米结构(例如纳米结构128)，其减少了流经纳米结构122、124、126及128电流的均匀度。由于纳米结构128较宽，电阻较大，其减少了流经纳米结构128的电流，且因此改善了流经纳米结构122、124、126及128电流的均匀度。
149.根据一些实施例，邻近纳米结构122的应力源结构180比邻近纳米结构124的应力源结构180窄。根据一些实施例，邻近纳米结构126的应力源结构180比邻近纳米结构124的应力源结构180窄。
150.根据一些实施例，邻近纳米结构128的应力源结构180比邻近纳米结构126的应力源结构180窄。根据一些实施例，邻近内间隔物172的应力源结构180比邻近内间隔物174的应力源结构180窄。根据一些实施例，鳍状物114及纳米结构122、124、126及128彼此相隔。
151.根据一些实施例，图3a
‑
图3d为形成半导体装置结构各阶段工艺的剖面图。根据一些实施例，在图1b的步骤之后，如图3a中所示出，通过沟槽120a及t移除了纳米结构121、123、125及127的端部。根据一些实施例，移除工艺形成了纳米结构堆叠120中的凹槽r1、r2、r3及r4。根据一些实施例，凹槽r1位于鳍状物114及纳米结构122之间。
152.根据一些实施例，凹槽r2位于纳米结构122及124之间。根据一些实施例，凹槽r3位于纳米结构124及126之间。根据一些实施例，凹槽r4位于纳米结构126及128之间。根据一些实施例，移除工艺包括蚀刻工艺例如干蚀刻工艺或湿蚀刻工艺。
153.根据一些实施例，如图3a中所示出，形成内间隔物材料层170于掩模层150、间隔物结构160、纳米结构堆叠120及鳍状物114之上。根据一些实施例，以内间隔物材料层170覆盖凹槽r1、r2、r3及r4。根据一些实施例，内间隔物材料层170直接接触纳米结构121、123、125及127的侧壁121a、123a、125a及127a。
154.根据一些实施例，内间隔物材料层170具有空隙v1、v2、v3及v4。根据一些实施例，空隙v1、v2、v3及v4分别在凹槽r1、r2、r3及r4之中。根据一些实施例，空隙v1、v2、v3及v4亦称为空气空隙。根据一些实施例，使用沉积工艺例如物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、或其相似工艺形成内间隔物材料层170。
155.根据一些实施例，如图3a及图3b中所示出，移除了凹槽r1、r2、r3及r4以外的内间隔物材料层170部分以分别在凹槽r1、r2、r3及r4之中形成内间隔物172、174、176及178。在一些实施例中，空隙v1、v2、v3及v4为封闭空隙。在一些其他实施例中，空隙v1、v2、v3及v4为开放空隙。
156.根据一些实施例，空隙v1具有宽度w1。根据一些实施例，空隙v2具有宽度w2。根据一些实施例，空隙v3具有宽度w3。根据一些实施例，空隙v4具有宽度w4。
157.根据一些实施例，宽度w1大于宽度w2。也就是说，空隙v1比空隙v2宽。根据一些实施例，宽度w2大于宽度w3或w4。也就是说，空隙v2比空隙v3或v4宽。
158.根据一些实施例，宽度w3与宽度w4大抵相等。根据一些实施例，宽度w1在约5nm至约10nm的范围。根据一些实施例，宽度w2在约4nm至约8nm的范围。根据一些实施例，宽度w3在约3nm至约6nm的范围。根据一些实施例，宽度w4在约3nm至约6nm的范围。
159.在一些实施例中，纳米结构128、内间隔物178、纳米结构126、内间隔物176、纳米结构124、内间隔物174、纳米结构122及内间隔物172的侧壁128a、178a、126a、176a、124a、174a、122a及172a及基板110的表面116共同形成沟槽120a的连续内壁。根据一些实施例，每一侧壁128a、178a、126a、176a、124a、174a、122a及172a及表面116与邻近侧壁128a、178a、
126a、176a、124a、174a、122a及172a及邻近表面116对齐。
160.根据一些实施例，如图3c中所示出，形成应力源结构180于沟槽120a之中。根据一些实施例，应力源结构180连接至纳米结构122、124、126及128。根据一些实施例，应力源结构180与纳米结构122、124、126及128、内间隔物172、174、176及178及基板110直接接触。根据一些实施例，如图3c中所示出，形成介电层190于应力源结构180之上。
161.根据一些实施例，如图3c及图3d中所示出，移除了栅极堆叠140及掩模层150。根据一些实施例，移除工艺形成间隔物结构160中的沟槽166。根据一些实施例，如图3c及图3d中所示出，通过沟槽166移除了纳米结构121、123、125及127。
162.根据一些实施例，图3d
‑
1为图3d的半导体装置结构的透视图。根据一些实施例，图3d
‑
2为半导体装置结构沿图3d
‑
1中的剖面线3d
‑2‑
3d
‑2’
示出的剖面图。
163.根据一些实施例，如图3d、图3d
‑
1及图3d
‑
2中所示出，形成栅极堆叠210于沟槽166之中。在此步骤中，大抵形成了半导体装置结构300。根据一些实施例，栅极堆叠210围绕纳米结构122、124、126及128。
164.根据一些实施例，栅极堆叠210包括栅极介电层212、功函数金属层214及栅极电极层216。根据一些实施例，栅极介电层212顺应性地覆盖纳米结构122、124、126及128及沟槽166的内壁及底表面。根据一些实施例，功函数金属层214顺应性地覆盖栅极介电层212。根据一些实施例，形成栅极电极层216于功函数金属层214之上。
165.根据一些实施例，如图3d所示出，以空气填充空隙v1、v2、v3及v4。也就是说，根据一些实施例，空隙v1、v2、v3及v4为空气空隙。根据一些实施例，由于空气具有低介电常数(约1)，形成空隙v1、v2、v3及v4可降低栅极堆叠210及应力源结构180之间的寄生电容。因此，根据一些实施例，改善了半导体装置结构300的效能。
166.根据一些实施例，空隙v1、v2、v3及v4具有泪滴形状(或水滴形状)。根据一些实施例，纳米结构122比纳米结构124宽。根据一些实施例，纳米结构124比纳米结构126或128宽。
167.根据一些实施例，邻近纳米结构122的应力源结构180比邻近纳米结构124的应力源结构180窄。根据一些实施例，邻近内间隔物172的应力源结构180比邻近内间隔物174的应力源结构180窄。根据一些实施例，邻近内间隔物174的应力源结构180比邻近内间隔物176的应力源结构180窄。
168.根据一些实施例，图4a
‑
图4c为形成半导体装置结构工艺各阶段的剖面图。根据一些实施例，在图1b的步骤之后，如图4a中所示出，通过沟槽120a移除了纳米结构121、123、125及127的端部。根据一些实施例，移除工艺在纳米结构堆叠120中形成了凹槽r1、r2、r3及r4。根据一些实施例，凹槽r1位于鳍状物114及纳米结构122之间。
169.根据一些实施例，凹槽r2位于纳米结构122及124之间。根据一些实施例，凹槽r3位于纳米结构124及126之间。根据一些实施例，凹槽r4位于纳米结构126及128之间。根据一些实施例，移除工艺包括蚀刻工艺例如干蚀刻工艺或湿蚀刻工艺。
170.根据一些实施例，如图4a中所示出，形成内间隔物材料层170于掩模层150、间隔物结构160、纳米结构堆叠120及鳍状物114之上。根据一些实施例，以内间隔物材料层170覆盖凹槽r1、r2、r3及r4。根据一些实施例，内间隔物材料层170直接接触纳米结构121、122、123、124、125、126、127及128。
171.根据一些实施例，内间隔物材料层170具有空隙v1、v2、v3及v4。根据一些实施例，
空隙v1、v2、v3及v4分别在凹槽r1、r2、r3及r4之中。根据一些实施例，使用沉积工艺例如物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、或其相似工艺形成内间隔物材料层170。
172.根据一些实施例，如图4a中所示出，顺应性地形成膜层171于内间隔物材料层170之上。根据一些实施例，膜层171顺应性地覆盖空隙v1、v2、v3及v4的内壁。根据一些实施例，膜层171及内间隔物材料层170以不同的材料制成。根据一些实施例，内间隔物材料层170的材料的介电常数大于膜层171的材料的介电常数。
173.根据一些实施例，以绝缘材料例如含氧材料(例如氧化硅)、含氮材料(例如氮化硅)、含氮氧材料(例如氮氧化硅)、含碳材料(例如碳化硅)、或低介电常数材料制成膜层171。
174.使用沉积工艺例如原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺、或其相似工艺形成膜层171。在一些实施例中，使用物理气相沉积工艺形成内间隔物材料层170，且使用原子层沉积工艺形成膜层171。
175.根据一些实施例，如图4a及图4b中所示出，移除内间隔物材料层170及膜层171在凹槽r1、r2、r3及r4以外的部分以分别在凹槽r1、r2、r3及r4之中形成内间隔物172、174、176及178。
176.根据一些实施例，内间隔物172包括余留在凹槽r1中的内间隔物材料层170及膜层171。根据一些实施例，内间隔物174包括余留在凹槽r2中的内间隔物材料层170及膜层171。根据一些实施例，内间隔物176包括余留在凹槽r3中的内间隔物材料层170及膜层171。根据一些实施例，内间隔物178包括余留在凹槽r4中的内间隔物材料层170及膜层171。
177.根据一些实施例，内间隔物172中的空隙v1具有宽度w1。根据一些实施例，内间隔物174中的空隙v2具有宽度w2。根据一些实施例，内间隔物176中的空隙v3具有宽度w3。根据一些实施例，内间隔物178中的空隙v4具有宽度w4。
178.根据一些实施例，宽度w1大于宽度w2。也就是说，空隙v1比空隙v2宽。根据一些实施例，宽度w2大于宽度w3或w4。也就是说，空隙v2比空隙v3或v4宽。
179.根据一些实施例，宽度w3与宽度w4大抵相等。根据一些实施例，宽度w1在约5nm至约10nm的范围。根据一些实施例，宽度w2在约4nm至约8nm的范围。根据一些实施例，宽度w3在约3nm至约6nm的范围。根据一些实施例，宽度w4在约3nm至约6nm的范围。
180.在一些实施例中，纳米结构128、膜层171、内间隔物178、纳米结构126、内间隔物176、纳米结构124、内间隔物174、纳米结构122及内间隔物172的侧壁128a、171a、178a、126a、176a、124a、174a、122a及172a及基板110的表面116共同形成沟槽120a的连续内壁。根据一些实施例，每一侧壁128a、171a、178a、126a、176a、124a、174a、122a及172a及表面116与邻近侧壁128a、171a、178a、126a、176a、124a、174a、122a及172a及邻近表面116对齐。
181.根据一些实施例，如图4c中所示出，形成应力源结构180于沟槽120a之中。根据一些实施例，应力源结构180连接至纳米结构122、124、126及128。根据一些实施例，应力源结构180与纳米结构122、124、126及128、内间隔物172、174、176及178、膜层171及基板110直接接触。根据一些实施例，如图4c中所示出，形成介电层190于应力源结构180之上。
182.根据一些实施例，如图4b及图4c中所示出，移除了栅极堆叠140及掩模层150。根据一些实施例，移除工艺形成间隔物结构160中的沟槽166。根据一些实施例，如图4b及图4c中
所示出，通过沟槽166移除了纳米结构121、123、125及127。
183.根据一些实施例，图4c
‑
1为图4c的半导体装置结构的透视图。根据一些实施例，图4c
‑
2为半导体装置结构沿图4c
‑
1中的剖面线4c
‑2‑
4c
‑2’
示出的剖面图。
184.根据一些实施例，如图4c、图4c
‑
1及图4c
‑
2中所示出，形成栅极堆叠210于沟槽166之中。在此步骤中，大抵形成了半导体装置结构400。根据一些实施例，栅极堆叠210围绕纳米结构122、124、126及128。
185.根据一些实施例，栅极堆叠210包括栅极介电层212、功函数金属层214及栅极电极层216。根据一些实施例，栅极介电层212顺应性地覆盖纳米结构122、124、126及128及沟槽166的内壁及底表面。
186.根据一些实施例，功函数金属层214顺应性地形成于栅极介电层212之上。根据一些实施例，形成栅极电极层216于功函数金属层214之上。
187.根据一些实施例，如图4c所示出，以空气填充空隙v1、v2、v3及v4。也就是说，根据一些实施例，空隙v1、v2、v3及v4为空气空隙。根据一些实施例，空隙具有泪滴形状。根据一些实施例，纳米结构122比纳米结构124宽。根据一些实施例，纳米结构124比纳米结构126或128宽。
188.根据一些实施例，邻近内间隔物172的应力源结构180比邻近内间隔物174的应力源结构180窄。根据一些实施例，邻近内间隔物174的应力源结构180比邻近内间隔物176的应力源结构180窄。根据一些实施例，邻近内间隔物174的应力源结构180比邻近内间隔物176的应力源结构180窄。根据一些实施例，邻近内间隔物176的应力源结构180与邻近内间隔物178的应力源结构180具有大抵同的宽度。
189.根据一些实施例，内间隔物172、174、176及178的材料的介电常数大于膜层171的材料的介电常数。因此，根据一些实施例，具有较高的介电常数的内间隔物172、174、176及178可避免栅极堆叠210击穿。于是，根据一些实施例，内间隔物172、174、176及178可避免栅极堆叠210和应力源结构180短路。
190.根据一些实施例，具有较低的介电常数的膜层171可降低栅极堆叠210及应力源结构180之间的寄生电容。因此，根据一些实施例，改善了半导体装置结构400的效能。
191.根据一些实施例，图5a
‑
图5d为形成半导体装置结构各阶段工艺的剖面图。根据一些实施例，在图2a的步骤之后，如图5a中所示出，通过沟槽120a及t移除了纳米结构121、123、125及127的端部。根据一些实施例，移除工艺形成了纳米结构堆叠120中的凹槽r1、r2、r3及r4。根据一些实施例，凹槽r1位于基板110及纳米结构122之间。
192.根据一些实施例，凹槽r2位于纳米结构122及124之间。根据一些实施例，凹槽r3位于纳米结构124及126之间。根据一些实施例，凹槽r4位于纳米结构126及128之间。根据一些实施例，移除工艺包括蚀刻工艺例如干蚀刻工艺或湿蚀刻工艺。
193.根据一些实施例，如图5a中所示出，形成内间隔物材料层170于掩模层150、间隔物结构160、纳米结构堆叠120及鳍状物114之上。根据一些实施例，以内间隔物材料层170覆盖凹槽r1、r2、r3及r4。根据一些实施例，内间隔物材料层170直接接触纳米结构121、123、125及127的侧壁121a、123a、125a及127a。
194.根据一些实施例，内间隔物材料层170具有空隙v1、v2、v3及v4。根据一些实施例，空隙v1、v2、v3及v4分别在凹槽r1、r2、r3及r4之中。根据一些实施例，使用沉积工艺例如物
理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、或其相似工艺形成内间隔物材料层170。
195.根据一些实施例，如图5a及图5b中所示出，移除了凹槽r1、r2、r3及r4以外的内间隔物材料层170部分以分别在凹槽r1、r2、r3及r4之中形成内间隔物172、174、176及178。在一些其他实施例中，空隙v1、v2、v3及v4为开放空隙。在一些实施例中，空隙v1、v2、v3及v4为封闭空隙。
196.根据一些实施例，空隙v1具有宽度w5。根据一些实施例，空隙v2具有宽度w6。根据一些实施例，空隙v3具有宽度w7。根据一些实施例，空隙v4具有宽度w8。根据一些实施例，宽度w5大于宽度w8。也就是说，空隙v1比空隙v4宽。根据一些实施例，宽度w8大于宽度w6或w7。也就是说，空隙v4比空隙v2或v3宽。
197.根据一些实施例，宽度w6与宽度w7大抵相等。根据一些实施例，宽度w5在约4nm至约10nm的范围。根据一些实施例，宽度w6在约1nm至约5nm的范围。根据一些实施例，宽度w7在约1nm至约5nm的范围。根据一些实施例，宽度w8在约3nm至约6nm的范围。
198.在一些实施例中，纳米结构128、内间隔物178、纳米结构126、内间隔物176、纳米结构124、内间隔物174、纳米结构122及内间隔物172的侧壁128a、178a、126a、176a、124a、174a、122a及172a及基板110的表面116与邻近侧壁128a、178a、126a、176a、124a、174a、122a及172a及邻近表面116对齐。
199.根据一些实施例，如图5c中所示出，形成应力源结构180于沟槽120a之中。根据一些实施例，应力源结构180连接至纳米结构122、124、126及128。根据一些实施例，应力源结构180与纳米结构122、124、126及128、内间隔物172、174、176及178及基板110直接接触。根据一些实施例，如图5c中所示出，形成介电层190于应力源结构180之上。
200.根据一些实施例，如图5c及图5d中所示出，移除了栅极堆叠140及掩模层150。根据一些实施例，移除工艺形成间隔物结构160中的沟槽166。根据一些实施例，如图5c及图5d中所示出，通过沟槽166移除了纳米结构121、123、125及127。
201.根据一些实施例，图5d
‑
1为图5d的半导体装置结构的透视图。根据一些实施例，图5d
‑
2为半导体装置结构沿图5d
‑
1中的剖面线5d
‑2‑
5d
‑2’
示出的剖面图。
202.根据一些实施例，如图5d、图5d
‑
1及图5d
‑
2中所示出，形成栅极堆叠210于沟槽166之中。在此步骤中，大抵形成了半导体装置结构500。根据一些实施例，栅极堆叠210围绕纳米结构122、124、126及128。
203.根据一些实施例，栅极堆叠210包括栅极介电层212、功函数金属层214及栅极电极层216。根据一些实施例，栅极介电层212顺应性地覆盖纳米结构122、124、126及128及沟槽166的内壁及底表面。
204.根据一些实施例，功函数金属层214顺应性地覆盖栅极介电层212。根据一些实施例，形成栅极电极层216于功函数金属层214之上。
205.根据一些实施例，如图5d所示出，以空气填充空隙v1、v2、v3及v4。也就是说，根据一些实施例，空隙v1、v2、v3及v4为空气空隙。根据一些实施例，空隙具有泪滴形状。根据一些实施例，纳米结构122比纳米结构126宽。根据一些实施例，纳米结构126比纳米结构124宽。
206.根据一些实施例，邻近内间隔物172的应力源结构180比邻近内间隔物174的应力
源结构180窄。根据一些实施例，邻近内间隔物178的应力源结构180比邻近内间隔物174或176的应力源结构180窄。
207.根据一些实施例，图6a
‑
图6c为形成半导体装置结构各阶段工艺的剖面图。根据一些实施例，在图5a的步骤之后，如图6a中所示出，顺应性地形成膜层171于内间隔物材料层170之上。根据一些实施例，膜层171顺应性地覆盖空隙v1、v2、v3及v4的内壁。
208.根据一些实施例，以不同的材料制成膜层171及内间隔物材料层170。根据一些实施例，内间隔物材料层170的材料的介电常数大于膜层171的材料的介电常数。在一些实施例中，使用物理气相沉积工艺形成内间隔物材料层170，且使用原子层沉积工艺形成膜层171。
209.根据一些实施例，如图6a及图6b中所示出，移除内间隔物材料层170及膜层171在凹槽r1、r2、r3及r4以外的部分以分别在凹槽r1、r2、r3及r4之中形成内间隔物172、174、176及178。
210.根据一些实施例，内间隔物172包括余留在凹槽r1中的内间隔物材料层170及膜层171。根据一些实施例，内间隔物174包括余留在凹槽r2中的内间隔物材料层170及膜层171。根据一些实施例，内间隔物176包括余留在凹槽r3中的内间隔物材料层170及膜层171。根据一些实施例，内间隔物178包括余留在凹槽r4中的内间隔物材料层170及膜层171。
211.根据一些实施例，内间隔物172中的空隙v1比内间隔物178中的空隙v4宽。根据一些实施例，空隙v4比内间隔物174中的空隙v2或内间隔物176中的空隙v3宽。
212.在一些实施例中，纳米结构128、内间隔物178、膜层171、纳米结构126、内间隔物176、纳米结构124、内间隔物174、纳米结构122及内间隔物172的侧壁128a、178a、171a、126a、176a、124a、174a、122a及172a及基板110的表面116共同形成沟槽120a的连续内壁。
213.根据一些实施例，每一侧壁128a、171a、178a、126a、176a、124a、174a、122a及172a及表面116与邻近侧壁128a、171a、178a、126a、176a、124a、174a、122a及172a及邻近表面116对齐。
214.根据一些实施例，如图6b及图6c中所示出，形成应力源结构180于沟槽120a之中。根据一些实施例，应力源结构180连接至纳米结构122、124、126及128。根据一些实施例，如图6c中所示出，形成介电层190于应力源结构180之上。
215.根据一些实施例，如图6b及图6c中所示出，移除了栅极堆叠140及掩模层150。根据一些实施例，移除工艺形成间隔物结构160中的沟槽166。根据一些实施例，如图6b及图6c中所示出，通过沟槽166移除了纳米结构121、123、125及127。
216.根据一些实施例，图6c
‑
1为图6c的半导体装置结构的透视图。根据一些实施例，图6c
‑
2为半导体装置结构沿图6c
‑
1中的剖面线6c
‑2‑
6c
‑2’
示出的剖面图。
217.根据一些实施例，如图6c、图6c
‑
1及图6c
‑
2中所示出，形成栅极堆叠210于沟槽166之中。根据一些实施例，在此步骤中，大抵形成了半导体装置结构600。根据一些实施例，栅极堆叠210围绕纳米结构122、124、126及128。
218.根据一些实施例，栅极堆叠210包括栅极介电层212、功函数金属层214及栅极电极层216。根据一些实施例，栅极介电层212顺应性地覆盖纳米结构122、124、126及128及沟槽166的内壁及底表面。
219.根据一些实施例，顺应性地形成功函数金属层214于栅极介电层212之上。根据一
些实施例，形成栅极电极层216于功函数金属层214之上。
220.根据一些实施例，如图6c所示出，以空气填充空隙v1、v2、v3及v4。也就是说，根据一些实施例，空隙v1、v2、v3及v4为空气空隙。根据一些实施例，空隙v1、v2、v3及v4具有泪滴形状。根据一些实施例，纳米结构128比纳米结构122宽。根据一些实施例，纳米结构122比纳米结构126宽。根据一些实施例，纳米结构126比纳米结构124宽。
221.形成半导体装置结构200、300、400、500及600的工艺及结构可与上述的形成半导体装置结构100的工艺与结构相似或相同。
222.根据一些实施例，提供了半导体装置结构及其形成方法。方法(其用以形成半导体装置结构)形成内间隔物于栅极堆叠及应力源结构之间以避免栅极堆叠及应力源结构短路。根据设计的需求，内间隔物具有不同的尺寸(例如宽度)。内间隔物具有空气空隙以降低内间隔物的介电常数，且因此降低了栅极堆叠及应力源结构之间的寄生电容。因此，改善了半导体装置结构的效能。
223.根据一些实施例，提供了半导体装置结构。半导体装置结构包括基板，具有基部及鳍状物位于基部之上。半导体装置结构包括栅极堆叠围绕鳍状物的顶部。半导体装置结构包括栅极堆叠位于鳍状物的顶部之上。半导体装置结构包括第一纳米结构，位于鳍状物之上，且通过栅极堆叠。半导体装置结构包括第二纳米结构，位于第一纳米结构之上，且通过栅极堆叠。栅极堆叠具有第一部分及第二部分，第一部分位于第一纳米结构及鳍状物之间，且第二部分位于第一纳米结构及第二纳米结构之间。半导体装置结构包括应力源结构，位于鳍状物之上，且连接至第一纳米结构及第二纳米结构。半导体装置结构包括第一内间隔物，位于第一部分及应力源结构之间。半导体装置结构包括第二内间隔物，位于第二部分及应力源结构之间。第一内间隔物比第二内间隔物宽。在一实施例中，沿着鳍状物的纵轴测量第一纳米结构比第二纳米结构宽。在一实施例中，邻近第一纳米结构的应力源结构比邻近第二纳米结构的应力源结构窄。在一实施例中，邻近第一内间隔物的应力源结构比邻近第二内间隔物的应力源结构窄。在一实施例中，应力源结构的宽度朝鳍状物减少。在一实施例中，第一纳米结构的第一侧壁、第一内间隔物的第二侧壁及第二间隔物的第三侧壁共同形成连续弯曲侧壁。在一实施例中，半导体装置结构还包括第三纳米结构，位于第二纳米结构之上，且通过栅极堆叠，栅极堆叠还具有第三部分位于第二纳米结构及第三纳米结构之间；以及第三内间隔物，位于第三部分及应力源结构之间，第三内间隔物比第二内间隔物宽。在一实施例中，第三内间隔物比第一内间隔物窄。在一实施例中，第三纳米结构比第一纳米结构宽，且第一纳米结构比第二纳米结构宽。
224.根据一些实施例，提供了半导体装置结构。半导体装置结构包括基板，具有基部及鳍状物位于基部之上。半导体装置结构包括第一纳米结构，位于鳍状物之上。半导体装置结构包括第二纳米结构，位于第一纳米结构之上。鳍状物、第一纳米结构及第二纳米结构彼此相隔。半导体装置结构包括栅极堆叠，环绕第一纳米结构、第二纳米结构、及鳍状物的顶部。栅极堆叠具有第一部分及第二部分，第一部分位于第一纳米结构及鳍状物之间，且第二部分位于第一纳米结构及第二纳米结构之间。半导体装置结构包括应力源结构，位于鳍状物之上且连接至第一纳米结构及第二纳米结构。半导体装置结构包括第一内间隔物，位于第一部分及应力源结构之间。第一内间隔物具有第一空隙。半导体装置结构包括第二内间隔物，位于第二部分及应力源结构之间。第二内间隔物具有第二空隙，且第一空隙比第二空隙
宽。在一实施例中，第一空隙为空气空隙。在一实施例中，第一空隙具有泪滴形状。在一实施例中，半导体装置结构还包括第三纳米结构，位于第二纳米结构之上，且通过栅极堆叠，栅极堆叠还具有第三部分，位于第二纳米结构及第三纳米结构之间；以及第三内间隔物，位于第三部分及应力源结构之间，第三内间隔物具有第三空隙，且第三空隙比第二空隙宽，且第三空隙比第一空隙窄。在一实施例中，半导体装置结构还包括膜层，顺应性地覆盖第一空隙内壁。
225.根据一些实施例，提供了形成半导体装置结构的方法。此方法包括提供基板，具有基部及鳍状物位于基部之上。此方法包括形成纳米结构堆叠于鳍状物之上。纳米结构堆叠包括第一纳米结构、第二纳米结构、第三纳米结构及第四纳米结构依序形成于鳍状物之上。此方法包括形成栅极堆叠于纳米结构堆叠及鳍状物之上。此方法包括部分移除未被栅极堆叠覆盖的纳米结构堆叠及鳍状物，以形成沟槽于纳米结构堆叠及鳍状物之中。此方法包括通过沟槽移除第一纳米结构及第三纳米结构的端部，以形成第一凹槽及第二凹槽于纳米结构堆叠之中。第一凹槽位于鳍状物及第二纳米结构之间，第二凹槽位于第二纳米结构及第四纳米结构之间，且第一凹槽比第二凹槽宽。在一实施例中，半导体装置结构的方法还包括分别形成第一内间隔物及第二内间隔物于第一凹槽及第二凹槽之中，第一内间隔物比第二内间隔物宽。在一实施例中，半导体装置结构的方法还包括形成应力源结构于沟槽之中，且连接至第二纳米结构及第四纳米结构，应力源结构具有朝鳍状物减少的宽度。在一实施例中，第一内间隔物具有第一空隙，第二内间隔物具有第二空隙，且第一空隙比第二空隙宽。在一实施例中，半导体装置结构的方法还包括形成膜层顺应性地覆盖第一空隙的第一内壁及第二空隙的第二内壁。在一实施例中，半导体装置结构的方法还包括在移除第一纳米结构及第三纳米结构的端部之前，从沟槽的内壁移除纳米结构堆叠的部分以扩大沟槽。
226.前述内文概述了许多实施例的特征部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改，因此本发明的保护范围当视随附的权利要求所界定者为准。另外，虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，且并非所有优点都已于此详加说明。