位线结构、半导体结构及位线结构的制作方法与流程

1.本公开涉及半导体技术领域，尤其涉及一种位线结构、半导体结构及位线结构的制作方法。


背景技术：

2.在dram(dynamic random access memory，动态随机存取存储器)器件中，位线(bitline)和晶体管(transistor)、电容器(capacitor)连接，在dram的制造过程中，需要沉积多晶硅(polysilicon，简称poly)以形成位线接触(bit line contact)导电结构，位线的接触电阻影响位线的导电性能，影响器件的电流大小，进而影响器件导通能力。随着集成电路的尺寸微缩，对位线的接触导电结构的要求越来越高。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开提供一种位线结构、半导体结构及位线结构的制作方法。
5.本公开的第一方面提供一种位线结构，设置于衬底，所述位线结构包括：
6.接触部，其底面与所述衬底连接；
7.阻挡层，其包括延伸部，所述延伸部覆盖所述接触部的顶面和外侧壁面；
8.导电层，覆盖部分所述阻挡层。
9.根据本公开的一些实施例，所述接触部包括第一部分和第二部分，所述第一部分位于所述衬底内部，所述第二部分位于所述衬底的上方；
10.所述阻挡层还包括主体部，所述接触部的第二部分贯穿所述主体部并延伸至所述导电层内；
11.所述导电层覆盖所述主体部，以及所述延伸部的部分表面。
12.根据本公开的一些实施例，所述主体部与所述延伸部连为一体。
13.根据本公开的一些实施例，所述主体部覆盖所述衬底上方的第一介质层；
14.所述接触部的第二部分贯穿所述第一介质层。
15.根据本公开的一些实施例，沿所述延伸部的周向方向，所述延伸部的第一部分外侧壁与所述衬底接触连接，所述延伸部的第二部分外侧壁设置绝缘部。
16.根据本公开的一些实施例，所述绝缘部与所述第一介质层连为一体。
17.根据本公开的一些实施例，所述衬底中埋设有平行设置的多条字线，所述接触部设置在相邻的所述字线之间。
18.根据本公开的一些实施例，所述延伸部在所述衬底上的投影呈方形，以平行于所述字线且垂直于所述衬底的平面为第一截面，所述延伸部的第二部分外侧壁与所述第一截面相互垂直。
19.根据本公开的一些实施例，所述延伸部的第一部分外侧壁的厚度大于所述延伸部
的第二部分外侧壁的厚度。
20.本公开的第二方面提供一种半导体结构，所述半导体结构包括本公开所述的位线结构。
21.本公开的第三方面提供一种位线结构的制作方法，包括以下步骤：
22.提供基底，所述基底包括衬底和覆盖在所述衬底上的第一初始介质层；
23.在所述基底内形成初始接触孔，所述初始接触孔的底壁暴露所述衬底，所述初始接触孔贯穿所述第一初始介质层；
24.在所述初始接触孔中形成接触部和覆盖所述接触部的外侧壁的第二初始介质单元，所述接触部的底面与所述衬底相连，所述第二初始介质单元的侧壁与所述衬底和所述第一初始介质层相连；
25.刻蚀部分所述第一初始介质层，形成第一介质层，所述第一介质层暴露所述第二初始介质单元的部分侧壁；
26.沉积第三初始介质层和初始层叠结构，所述第三初始介质层覆盖所述第一介质层和所述第二初始介质单元的侧壁，以及所述接触部的顶面和所述第二初始介质单元的顶面，所述第三初始介质层与所述第二初始介质单元连为一体，所述初始层叠结构覆盖所述第三初始介质层；
27.刻蚀所述初始层叠结构、所述第三初始介质层和所述第二初始介质单元，被保留的初始层叠结构形成层叠结构，所述层叠结构包括导电层；被保留的所述第二初始介质单元和所述第三初始介质层连为一体形成阻挡层，包覆所述接触部的被保留的所述第二初始介质单元和所述第三初始介质层形成所述阻挡层的延伸部；
28.形成第四介质层，所述第四介质层覆盖所述层叠结构和部分所述延伸部。
29.根据本公开的一些实施例，所述在所述初始接触孔中形成覆盖所述接触部的外侧壁的第二初始介质单元，包括：
30.沉积第二初始介质层，所述第二初始介质层覆盖所述第一初始介质层和所述初始接触孔的侧壁和底壁；
31.刻蚀覆盖在所述第一初始介质层上的所述第二初始介质层，包括所述第一初始介质层，刻蚀覆盖在所述初始接触孔的底壁的所述第二初始介质层，暴露所述衬底，形成所述第二初始介质单元。
32.根据本公开的一些实施例，在所述初始接触孔中形成接触部，包括：
33.沉积接触介质层，所述接触介质层覆盖所述第二初始介质单元的内壁面和所述第一初始介质层，以及所述初始接触孔暴露的所述衬底；
34.去除部分所述接触介质层，保留所述接触介质层在所述初始接触孔中的部分，形成所述接触部，所述接触部的顶面与所述第一初始介质层的顶面平齐。
35.根据本公开的一些实施例，沉积所述初始层叠结构包括：
36.沉积初始导电层，所述初始导电层覆盖所述第三初始介质层；
37.沉积初始隔离层，所述初始隔离层覆盖所述初始导电层。
38.根据本公开的一些实施例，所述方法还包括：
39.在所述初始隔离层上形成掩膜层。
40.根据本公开的一些实施例，所述刻蚀所述初始层叠结构、所述第三初始介质层和
所述第二初始介质单元，包括：
41.刻蚀所述初始隔离层，被保留的与所述掩膜层定义的图形对应的所述初始隔离层形成所述隔离层；
42.刻蚀所述初始导电层，被保留的与所述图形对应的所处初始导电层形成所述导电层；
43.刻蚀所述第三初始介质层，被保留的与所述图形对应的所述第三初始介质层的一部分作为所述延伸部的一部分，被保留的与所述图形对应的所述第三初始介质层的另一部分作为所述阻挡层的主体部；
44.刻蚀所述第二初始介质单元，被保留的与所述图形对应的所述第二初始介质单元作为所述延伸部的另一部分。
45.根据本公开的一些实施例，所述第四介质层与所述第一介质层连为一体；
46.位于所述第二初始介质单元与所述衬底之间的部分所述第四介质层形成绝缘部。
47.本公开实施例所提供的位线结构，阻挡层覆盖接触部的顶面和外侧壁面，阻挡层保护接触部的侧壁不被氧化，减小了位线的接触电阻。
48.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
49.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
50.图1是本公开一个示例性实施例示出的位线结构在bl方向上的截面示意图。
51.图2是本公开一个示例性实施例示出的位线结构在wl方向上的截面示意图。
52.图3是根据一示例性实施例示出的一种位线结构的接触部在衬底上的投影图。
53.图4是根据一示例性实施例示出的一种位线结构的制作方法的流程图。
54.图5是根据一示例性实施例示出的一种位线结构的制作方法中在初始接触孔中形成覆盖接触部的外侧壁的第二初始介质单元的流程图。
55.图6是根据一示例性实施例示出的一种位线结构的制作方法中在初始接触孔中形成接触部的流程图。
56.图7是根据一示例性实施例示出的一种位线结构的制作方法中沉积初始层叠结构的流程图。
57.图8是根据一示例性实施例示出的一种位线结构的制作方法的流程图。
58.图9是根据一示例性实施例示出的一种位线结构的制作方法中刻蚀初始层叠结构、第三初始介质层和第二初始介质单元的流程图。
59.图10
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中提供的基底在bl方向的示意图。
60.图10
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b是根据一示例性实施例示出的一种位线结构的制作方法中提供的基底在wl方向的示意图。
61.图11
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中在第一初始介
质层上形成光刻胶掩膜层在bl方向的示意图。
62.图11
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中在第一初始介质层上形成光刻胶掩膜层在wl方向的示意图。
63.图12
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中在基底内形成初始接触孔在bl方向的示意图。
64.图12
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中在基底内形成初始接触孔在wl方向的示意图。
65.图13
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中沉积第二初始介质层在bl方向的示意图。
66.图13
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中沉积第二初始介质层在wl方向的示意图。
67.图14
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a是根据一示例性实施例示出的一种位线结构的制作方法中形成第二初始介质单元在bl方向的示意图。
68.图14
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中形成第二初始介质单元在wl方向的示意图。
69.图15
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中沉积接触介质层在bl方向的示意图。
70.图15
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中沉积接触介质层在wl方向的示意图。
71.图16
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中形成接触部在bl方向的示意图。
72.图16
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中形成接触部在wl方向的示意图。
73.图17
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中形成第一介质层在bl方向的示意图。
74.图17
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b是根据一示例性实施例示出的一种位线结构的制作方法中形成第一介质层在wl方向的示意图。
75.图18
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中形成第三初始介质层在bl方向的示意图。
76.图18
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中形成第三初始介质层在wl方向的示意图。
77.图19
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中形成初始导电层在bl方向的示意图。
78.图19
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b是根据一示例性实施例示出的一种位线结构的制作方法中形成初始导电层在wl方向的示意图。
79.图20
‑
a是根据一示例性实施例示出的一种位线结构的制作方法中形成初始隔离层在bl方向的示意图。
80.图20
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中形成初始隔离层在wl方向的示意图。
81.图21
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a是根据一示例性实施例示出的一种位线结构的制作方法中形成掩膜层在bl方向的示意图。
82.图21
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b是根据一示例性实施例示出的一种位线结构的制作方法中形成掩膜层在wl方向的示意图。
83.图22
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a是根据一示例性实施例示出的一种位线结构的制作方法中形成层叠结构在bl方向的示意图。
84.图22
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中形成层叠结构在wl方向的示意图。
85.图23
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a是根据一示例性实施例示出的一种位线结构的制作方法中沉积第四介质层在bl方向的示意图。
86.图23
‑
b是根据一示例性实施例示出的一种位线结构的制作方法中沉积第四介质层在wl方向的示意图。
87.图24是根据一示例性对比例示出的位线结构在bl’方向上的截面示意图。
88.图25是根据一示例性对比例示出的位线结构在wl’方向上的截面示意图。
89.图26是根据一示例性对比例示出的一种位线结构的接触部在衬底中的投影图。
90.附图标记：
91.10、光刻胶掩膜层；11、第一图案；
92.110、衬底；101、初始接触孔；102、接触孔；111、有源区；120、第一初始介质层；121、第一介质层；130、第二初始介质单元；131、第二初始介质层；140、第三初始介质层；150、接触介质层；160、初始导电层；170、初始隔离层；180、掩膜层；190、第四介质层；
93.200、位线结构；210、接触部；211、第一部分；212、第二部分；220、阻挡层；221、延伸部；2211、第一部分外侧壁；2212、第二部分外侧壁；222、主体部；230、导电层；240、隔离层；
94.300、绝缘结构；310、绝缘部；
95.400、字线；
96.500、初始层叠结构；
97.600、层叠结构；
98.110’、120’、绝缘层；
99.200’、位线结构；衬底；210’、接触部；220’、阻挡金属层；230’、导电层；240’、隔离层；
100.300’、绝缘结构。
具体实施方式
101.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
102.位线结构的接触部通过导电层和晶体管电容器连接，其中，接触部的电阻对位线的导电性影响最大。目前，为了减小位线的接触电阻，在接触部顶面还设置有氮化钛等具有
高耐熔性的金属或金属化合物的阻挡金属层以减小其电阻。
103.如图24
‑
26所示，参照图26中示出的方位，如图24示出了位线结构在位线结构方向(即图26中bl’方向)的截面示意图。图25示出了位线结构在字线方向(即图26中wl’方向)的截面示意图。图26示出了位线结构的接触部210’在衬底110’上的投影图。相关技术中的位线结构200’设置在衬底110’中，位线结构包括接触部210’、阻挡金属层220’、导电层230’以及隔离层240’，接触部210’设置在衬底110’中，接触部210’的底部与衬底110’连接、接触部210’的顶面与衬底110’上的绝缘层120’平齐，阻挡金属层220’覆盖接触部210’的顶面，导电层230’位于衬底110’上并覆盖阻挡金属层220’，隔离层240’覆盖导电层230’。位线结构200’外覆盖绝缘结构300’。
104.接触部210’的顶面通过阻挡金属层220’与导电层230’电连接，接触部210’和导电层230’的接触面积为接触部210’的顶面面积。但是，该位线结构200’在制程过程中，在接触部210’的侧壁面形成绝缘部时，接触部210’的侧壁容易被氧化，增加接触部210’的电阻。
105.而且，集成电路向高集成度及高密度方向发展，集成电路的尺寸缩小，集成电路中的字线(wordline)间距缩小，位线的尺寸缩小，接触部的接触面积缩小，面临位线电阻值大幅增加的问题。
106.本公开示例性的实施例，如图1
‑
3所示，提供了一种位线结构，设置于衬底110，图1示出了本实施例的位线结构在图3中bl方向(即位线结构的延伸方向)的截面示意图；图2示出了本实施例的位线结构在图3中wl方向(即字线的延伸方向)的截面示意图；图3示出了本实施例的位线结构的接触部210在衬底110上的投影图。
107.位线结构200包括：底面与衬底110连接的接触部210、覆盖部分接触部210的阻挡层220以及覆盖部分阻挡层220的导电层230。其中，阻挡层220包括覆盖接触部210的顶面和外侧壁面的延伸部221。
108.如图3所示，衬底110包括阵列形式排布的有源区111，接触部210的底面和衬底中的有源区111接触连接。其中，衬底110为包括含硅物质的半导体衬底，例如，半导体衬底可以为硅衬底、硅锗衬底或soi(silicon on insulator，绝缘体上硅)衬底。接触部210包括多晶硅。
109.阻挡层220可以为单层或叠层结构，阻挡层220包括导电金属、导电金属氮化物、导电合金中的一种或二种以上，例如，导电金属可以为钛(titanium)、钽(tantalum)、钨(tungsten)。
110.导电层230可以为单层或叠层结构，导电层230包括导电金属、导电金属氮化物、导电合金中的一种或二种以上，例如，导电金属可以为钛(titanium)、钽(tantalum)、钨(tungsten)。
111.如图1、图2和图3所示，本实施例的位线结构200，在接触部210的顶面和外侧壁面均覆盖阻挡层220，避免出现在位线制程中，接触部210的顶面和外侧壁面被氧化，进而增加接触电阻的问题。采用本实施例中的位线结构降低了接触部210的接触电阻，提高位线结构的电性能。
112.根据一个示例性实施例，本实施例的位线结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图1、图2所示，接触部210包括第一部分211和第二部分212，第一部分211位于衬底110内部，第二部分212位于衬底110的上方。阻挡层
220还包括主体部222，接触部210的第二部分212贯穿主体部222并延伸至导电层230内，导电层230覆盖阻挡层220的主体部222以及延伸部221的部分表面。
113.本实施例改进了位线结构，将接触部210设置为第一部分211埋入在衬底110中，接触部210的第二部分212延伸至衬底110外部并延伸到导电层230内，接触部210与导电层230接触的面积为接触部210的顶壁与接触部210延伸到导电层230内的第二部分212的侧壁面积的总和，增加了接触部210与导电层230的接触面积。
114.本实施例通过增加了接触部210与导电层230的接触面积，减小接触部210与导电层230的接触电阻，位线的接触部210和导电层230的电连接性能更高，电流的导通速度更快，能够提高器件的电性能。
115.根据一个示例性实施例，本实施例的位线结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图1、2所示，主体部222覆盖衬底110上方的第一介质层121，接触部210的第二部分112贯穿第一介质层121。
116.其中，第一介质层121的材料可以包括氮化硅或氮氧化硅等绝缘性能良好的材料。第一介质层121覆盖在衬底110的表面，对衬底110内部的结构进行绝缘和隔离。
117.根据一个示例性实施例，本实施例的位线结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图1、2所示，沿延伸部221的周向方向，延伸部221的第一部分外侧壁2211与衬底110接触连接，延伸部221的第二部分外侧壁2212设置绝缘部310。
118.其中，沿延伸部221的周向方向，延伸部221的第一部分外侧壁2211为覆盖接触部210周向第一方向外侧壁的延伸部221的外侧壁，延伸部222的第二部分外侧壁2212为覆盖接触部210周向第二方向外侧壁的延伸部221的外侧壁。其中，第二方向为位线结构200的延伸方向(即图3中bl方向)。
119.延伸部221的第二部分外侧壁2212设置绝缘部310对延伸部221内的接触部210起到了良好的防护和保护作用。在本实施例中，绝缘部310与衬底表面上的第一介质层121连为一体，以对延伸部221的第二部分外侧壁2212起到更好的保护作用。
120.根据一个示例性实施例，本实施例的位线结构的大部分内容和上述实施例相同，其中，如图3所示，实施例的位线结构200，在衬底110中埋设有平行设置的多条字线400，接触部210设置在相邻的字线400之间。
121.如图3所示，字线400为掩埋字线，字线400埋入式设置在衬底110中，字线400和有源区111相交，字线400的顶面不高于衬底110的表面。在本实施例中，衬底110中的有源区111阵列排布，衬底110内的多条字线400也呈阵列平行排布，每条字线400均与至少一个有源区111相交。
122.接触部210设置在相邻的字线400之间的衬底110中，接触部210的底面与有源区111接触连接，充分利用了衬底110有限的空间。
123.在本公开部分实施例中，延伸部221在衬底110上的投影呈方形，以平行于字线400且垂直于衬底110的平面为第一截面，延伸部221的第二部分外侧壁2212与第一截面相互垂直。
124.本实施例中，延伸部221的第二部分外侧壁2212与第一截面相互垂直，延伸部221的第二部分外侧壁2212的方向为位线结构200的延伸方向(即图3中示出的bl方向)，位线
200的延伸方向(即图3中示出的bl方向)和字线400的延伸方向(即图3中示出的wl方向)垂直。
125.延伸部221在衬底110上的投影呈方形，也即延伸部221的第一部分外侧壁2211所在第一方向和第二方向垂直，在本实施例中，第一方向为图3中示出的wl方向。
126.本实施例充分的利用衬底110有限的空间，设置更多的位线结构200和字线400。3
127.根据一个示例性实施例，本实施例的位线结构200的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图1、2所述，延伸部221的第一部分外侧壁2211的厚度大于延伸部221的第二部分外侧壁2212的厚度。
128.根据上述实施例可知，延伸部221在衬底110上的投影呈方形，延伸部221的第二部分外侧壁2212所在第二方向为位线结构200的延伸方向(即图3中示出的bl方向)，延伸部221的第一部分外侧壁2211的第一方向为字线400的延伸方向(即图3中示出的wl方向)。
129.本实施例通过减薄延伸部221的第二部分外侧壁2212的厚度，保持位线结构200的线型形状。
130.根据一个示例性实施例，如图1
‑
3所示，本实施例的位线结构200，设置在衬底110中，衬底110上覆盖有第一介质层121，衬底110中设置有阵列式有源区111，位线结构200包括：底面与有源区111接触连接的接触部210、覆盖部分接触部210的阻挡层220、覆盖部分阻挡层220的导电层230以及覆盖导电层230顶面的隔离层240。
131.隔离层240的材料可以包括氮化硅或氮氧化硅等绝缘性能良好的材料，隔离层240覆盖在导电层230上，起到保护位线结构200的作用。
132.其中，接触部210包括埋入设置在衬底110中的第一部分211和从衬底110中向外伸出的第二部分212。阻挡层220包括覆盖接触部210的侧壁面和顶面的延伸部221，以及覆盖在第一介质层121上的主体部222，接触部210的第二部分212贯穿主体部222伸入到导电层230中，覆盖在接触部210的第一部分211侧壁的延伸部221也埋入在衬底中，覆盖在接触部210的第二部分212侧壁的延伸部221和接触部210的第二部分212一起伸入到导电层230中。导电层230覆盖阻挡层220的主体部222以及伸入到导电层230中的延伸部221的表面。
133.在本实施例中，位线结构200外侧还覆盖有绝缘结构300，绝缘结构300覆盖在位线结构200位于衬底110上方的两侧侧壁、隔离层240的顶面以及位于衬底110中接触部的第二部分外侧壁2212。
134.本实施例的位线结构200，增加了接触部210与导电层230的接触面积，减小接触部210与导电层230的接触电阻，接触部210和导电层230的电连接效率更高，在集成电路中，位线结构的电流的导通速度更快，提高了器件的电性能。并且，本实施例中的位线结构还设置隔离层240和绝缘结构300保护位线结构，使位线结构更加坚固、稳定。
135.根据本公开示例性的实施例，提供了一种半导体结构，半导体结构包括本公开上述实施例中的位线结构200。
136.根据本公开实施例的半导体结构可以被包括在存储器单元和存储器单元阵列中，通过本公开上述实施例中的位线结构200执行读取操作或写入操作。本公开实施例的半导体结构，位线结构的接触部的接触电阻小，电流导通速度快，半导体结构的读取和写入数据的速度更快，半导体结构的电性能和存储性能均得到提高。
137.存储器单元和存储器单元阵列可以被包括在存储器件中，存储器件可以用在动态
随机存储器dram(dynamic random access memory，dram)中。然而，也可以应用于静态随机存储器(static random
‑
access memory，sram)、快闪存储器(flash eprom)、铁电随机存储器(ferroelectric random
‑
access memory，feram)、磁性随机存储器(magnetic random access memory，mram)、相变随机存储器(phase change random
‑
access memory，pram)等。
138.本公开示例性的实施例中提供了一种位线结构的制作方法，如图4所示，图4示出了根据本公开一示例性的实施例提供的位线结构的制作方法的流程图，图10
‑
a至图23
‑
b为位线结构的制作方法的各个阶段的示意图，下面结合图10
‑
a至图23
‑
b对位线结构的制作方法进行介绍。
139.如图4所示，本公开一示例性的实施例提供的一种位线结构的制作方法，包括如下的步骤：
140.步骤s110：提供基底，基底包括衬底和覆盖在衬底上的第一初始介质层。
141.图10
‑
a是本实施例提供的基底在bl方向(参照图3)的示意图，图10
‑
b是本实施例提供的基底在wl方向(参照图3)的示意图。如图10
‑
a和图10
‑
b所示，提供基底100的过程中，首先提供衬底110，接着在衬底110上沉积第一初始介质层120，第一初始介质层120覆盖衬底110的顶面，形成基底100。
142.其中，衬底110为包括含硅物质的半导体衬底，例如，半导体衬底可以为硅衬底、硅锗衬底或soi(silicon on insulator，绝缘体上硅)衬底。衬底110包括阵列形式排布的有源区111(参照图3)。如图10所示，衬底100中还设置有多个平行排列的字线400(参照图3)，字线400为掩埋字线，埋入式设置在衬底100中。其中，字线400沿第一方向(参照图3的wl方向)延伸，每条字线400和有源区111呈预定角度相交，但非垂直正交(参照图3)。
143.第一初始介质层120的材料包括氮化硅或氮氧化硅等绝缘性能良好的材料。在本实施例中，第一初始介质层120的材料为氮化硅。
144.步骤s120：在基底内形成初始接触孔，初始接触孔的底壁暴露衬底，初始接触孔贯穿第一初始介质层。
145.图11
‑
a是本实施例中形成光刻胶掩膜层在bl方向(参照图3)的示意图，图11
‑
b是本实施例中形成光刻胶掩膜层在wl方向(参照图3)的示意图。图12
‑
a是本实施例中形成初始接触孔在bl方向(参照图3)的示意图，图12
‑
b是本实施例中形成初始接触孔在wl方向(参照图3)的示意图。
146.如图12
‑
a和图12
‑
b所示，参照图11
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a和图11
‑
b，在第一初始介质层120上形成光刻胶掩膜层10，光刻胶掩膜层10上定义有第一图案11，第一图案11在衬底100上的投影位于相邻的两条字线400之间，并且第一图案11在衬底100上的投影和有源区111(参照图3)在衬底100上的投影存在重合区域。根据第一图案11依次去除第一初始介质层120、去除部分衬底110，暴露出有源区111，形成初始接触孔101。
147.步骤s130：在初始接触孔中形成接触部和覆盖接触部的外侧壁的第二初始介质单元，接触部的底面与衬底相连，第二初始介质单元的侧壁与衬底和第一初始介质层相连。
148.图14
‑
a是本实施例中形成第二初始介质单元在bl方向(参照图3)的示意图，图14
‑
b本实施例中形成第二初始介质单元在wl方向(参照图3)的示意图。如图14
‑
a和图14
‑
b所示，在初始接触孔101中形成第二初始介质单元130，第二初始介质单元130覆盖初始接触孔101的侧壁。
149.图16
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a是本实施例中形成接触部在第二方向即图3中示出的bl方向(参照图3)的示意图，图16
‑
b是本实施例中形成接触部在wl方向(参照图3)的示意图。如图16
‑
a和图16
‑
b所示，在第二初始介质单元130中填充形成接触部210，接触部210的底面和衬底110接触，第二初始介质单元、接触部210的顶面和第一初始介质层120的顶面平齐，接触部210的外侧壁被第二初始介质单元130覆盖。
150.其中，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积第二初始介质单元130，第二初始介质单元130的材料包括导电金属、导电金属氮化物、导电合金中的一种或二种以上，例如，导电金属可以为钛(titanium)、钽(tantalum)、钨(tungsten)。在本实施例中，第二初始介质单元130的材料为氮化钛。
151.可以采用原子层沉积工艺(atomic layer deposition，ald)沉积接触部210，接触部210的材料可以为多晶硅。
152.步骤s140：刻蚀部分第一初始介质层，形成第一介质层，第一介质层暴露第二初始介质单元的部分侧壁。
153.图17
‑
a是本实施例中形成第一介质层在bl方向(参照图3)的示意图，图17
‑
b是本实施例中形成第一介质层在wl方向(参照图3)的示意图。如图17
‑
a和图17
‑
b所示，通过干法刻蚀工艺或湿法刻蚀工艺，回刻去除预定厚度的第一初始介质层120，形成第一介质层121。第一介质层121的厚度相比第一初始介质层120减小预定厚度，原本和第一初始介质层120顶面平齐的接触部210的顶端形成凸出第一介质层121的顶面预定高度的凸部，凸部侧壁的第二初始介质单元130被暴露出来。
154.步骤s150：沉积第三初始介质层和初始层叠结构，第三初始介质层覆盖第一介质层和第二初始介质单元的侧壁，以及接触部的顶面和第二初始介质单元的顶面，第三初始介质层与第二初始介质单元连为一体，初始层叠结构覆盖第三初始介质层。
155.图18
‑
a是本实施例中形成第三初始介质层在bl方向(参照图3)的示意图，图18
‑
b是本实施例中形成第三初始介质层在wl方向(参照图3)的示意图。如图18
‑
a和图18
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b所示，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积第三初始介质层140，第三初始介质层140的材料包括导电金属、导电金属氮化物、导电合金中的一种或二种以上，例如，导电金属可以为钛(titanium)、钽(tantalum)、钨(tungsten)。第三初始介质层140的材料可以和第二初始介质单元的材料相同或不同。在本实施例中，第三初始介质层140的材料和第二初始介质单元130的材料均为氮化钛。
156.第三初始介质层140覆盖在接触部210凸出于第一介质层121形成的凸部上、和第二初始介质单元130连接在一起，以使接触部210的全部侧壁和顶面均被覆盖。
157.图19
‑
a是本实施例中形成初始导电层在bl方向(参照图3)的示意图，图19
‑
b是本实施例中形成初始导电层在wl方向(参照图3)的示意图。如图19
‑
a和图19
‑
b所示，并参照图18
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a和图18
‑
b，第三初始介质层140的厚度小于接触部210的凸部的高度，在形成第三初始介质层140之后，凸部的顶面仍高于形成在第一介质层121上的第三初始介质层140的顶面，在形成初始层叠结构500后，接触部210的顶部及其上覆盖的第三初始介质层140共同延伸至初始层叠结构500中，接触部210的顶面及其延伸到初始层叠结构500中的部分侧壁面的面积的总和，为接触部210和初始层叠结构500的接触面积。
158.步骤s160：刻蚀初始层叠结构、第三初始介质层和第二初始介质单元，被保留的初
始层叠结构形成层叠结构，层叠结构包括导电层；被保留的第二初始介质单元和第三初始介质层连为一体形成阻挡层，包覆接触部的被保留的第二初始介质单元和第三初始介质层形成阻挡层的延伸部。
159.导电层230的材料包括导电金属、导电金属氮化物、导电合金中的一种或二种以上，例如，导电金属可以为钛(titanium)、钽(tantalum)、钨(tungsten)。在本实施例中，导电层230的材料为钨。
160.图22
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a是本实施例中形成的层叠结构在bl方向(参照图3)的示意图，图22
‑
b是本实施例中形成的层叠结构在wl方向(参照图3)的示意图。如图22
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a和图22
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b所示，刻蚀去除部分初始层叠结构500、第三初始介质层140和第二初始介质单元130，直至暴露出第一介质层121或暴露出衬底110，形成层叠结构600，层叠结构600为沿第二方向(位线结构200的延伸方向，即图3中示出的bl方向)延伸的线性结构，其中，第二方向与字线400延伸的第一方向(即图3中示出的wl方向)垂直。
161.层叠结构600在第一方向(即图3中示出的wl方向)的任意截面的宽度是相等的。并且，在第一方向(即图3中示出的wl方向)上，层叠结构600的宽度大于接触部210的宽度、小于或等于初始接触孔101的宽度，以保证接触部210的两侧覆盖有阻挡层220。
162.步骤s170：形成第四介质层，第四介质层覆盖层叠结构和部分延伸部。
163.图23
‑
a是本实施例中沉积第四介质层在bl方向(参照图3)的示意图，图23
‑
b是本实施例中沉积第四介质层在wl方向(参照图3)的示意图。如图23
‑
a和图23
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b所示，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积第四介质层190。第四介质层190的材料包括氮化硅或氮氧化硅等绝缘性能良好的材料。在本实施例中，第四介质层190的材料为氮化硅。
164.本实施例的制作方法，在初始接触孔侧壁覆盖第二初始介质单元，再形成接触部，形成的接触部的外侧壁被第二初始介质单元覆盖，然后形成覆盖接触部顶面的第三初始介质层，以将接触部的外侧壁和顶面均被覆盖，避免在位线制程中，接触部的外侧壁和顶面与空气接触氧化导致接触电阻增大。而且，回刻第一初始介质层成为第一介质层，接触部的顶部凸出于第一介质层，以使接触部的顶部延伸到层叠结构的导电层中，接触部与导电层接触的面积为接触部的顶壁与接触部延伸到导电层内的侧壁面积的总和，本实施例的制作方法，通过防止制程中接触部氧化电阻增加，增加了接触部与导电层的接触面积，减小接触部与导电层的接触电阻，位线的接触部和导电层的电连接效率更高，电流的导通速度更快，能够提高器件的电性能。
165.根据一个示例性实施例，本实施例是对上述实施例步骤s120的实施方式的限定。如图5所示，图5示出了根据本实施例提供的位线结构的制作方法中步骤s120中在初始接触孔中形成覆盖接触部的外侧壁的第二初始介质单元的流程图。
166.在初始接触孔中形成覆盖接触部的外侧壁的第二初始介质单元，包括：
167.s121：沉积第二初始介质层，第二初始介质层覆盖第一初始介质层和初始接触孔的侧壁和底壁。
168.图13
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a是本实施例中沉积第二初始介质层在bl方向(参照图3)的示意图，图13
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b是本实施例中沉积第二初始介质层在wl方向(参照图3)的示意图。如图13
‑
a和图13
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b所示，参照图12
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a、图12
‑
b，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积第二
初始介质层131，在本实施例中，第二初始介质层131的材料为氮化钛。
169.s122：刻蚀覆盖在第一初始介质层上的第二初始介质层，包括第一初始介质层，刻蚀覆盖在初始接触孔的底壁的第二初始介质层，暴露衬底，形成第二初始介质单元。
170.如图14
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a和图14
‑
b所示，参照图13
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a、图13
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b，通过干法或湿法刻蚀，去除覆盖在第一初始介质层120顶面的第二初始介质层131，去除覆盖在初始接触孔101的底壁的第二初始介质层131直至暴露出衬底110，保留覆盖在初始接触孔101侧壁的第二初始介质层131作为第二初始介质单元130。第二初始介质单元130和初始接触孔101暴露出的底壁围成接触孔102。
171.本实施例中形成的接触孔102的侧壁面由第二初始介质单元130围成，以使形成的接触部210的底面与衬底101接触，而接触部210的侧壁与第二初始介质单元130连接，避免接触部210的侧壁直接暴露在空气中，避免在位线制造过程中接触部210的侧壁被空气氧化，避免接触部210氧化导致的电阻增加。
172.根据一个示例性实施例，本实施例是对上述实施例步骤s130的实施方式的限定。如图6所示，图6示出了根据本实施例提供的位线结构的制作方法中步骤s130中在初始接触孔中形成接触部的流程图。
173.在初始接触孔中形成接触部，包括：
174.s131：沉积接触介质层，接触介质层覆盖第二初始介质单元的内壁面和第一初始介质层，以及初始接触孔暴露的衬底；
175.图15
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a是本实施例示出的中沉积接触介质层在bl方向(参照图3)的示意图，图15
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b是是本实施例示出的中沉积接触介质层在wl方向(参照图3)的示意图。如图15
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a和图15
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b所示，参照图14
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a、图14
‑
b，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积接触介质层150，接触介质层150填充接触孔102并覆盖第一初始介质层120的顶面，在本实施例中，接触介质层150的材料为氮化钛。
176.s132：去除部分接触介质层，保留接触介质层在初始接触孔中的部分，形成接触部，接触部的顶面与第一初始介质层的顶面平齐。
177.如图16
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a和图16
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b所示，参照图15
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a、图15
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b，通过干法或湿法刻蚀，去除第一初始介质层120上的接触介质层150，直至暴露出第一初始介质层120的顶面，形成接触部210，接触部210的顶面与第一初始介质层120的顶面平齐。
178.本实施例形成的接触部，通过去除第一初始介质层顶面上的接触介质层形成，在此过程中能够去除被空气氧化的顶层接触介质层，形成的接触部电阻更小，导电性能更好。
179.根据一个示例性实施例，本实施例是对上述实施例步骤s150的实施方式的限定。如图7所示，图7示出了根据本实施例提供的位线结构的制作方法中步骤s150中沉积初始层叠结构的流程图。
180.沉积初始层叠结构包括：
181.s151沉积初始导电层，初始导电层覆盖第三初始介质层。
182.如图19
‑
a、图19
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b所示，参照图18
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a、图18
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b，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积初始导电层160，初始导电层160覆盖第一初始介质层120的顶面、和第二初始介质单元130的侧壁，以及接触部210的顶面和第三初始介质层140的顶面，在本实施例中，初始导电层160的材料为钨。
183.s152沉积初始隔离层，初始隔离层覆盖初始导电层。
184.图20
‑
a是本实施例中形成初始隔离层在bl方向(参照图3)的示意图，图20
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b是本实施例中形成初始隔离层在wl方向(参照图3)的示意图。如图20
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a、图20
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b所示，参照图19
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a、图19
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b，可以采用原子层沉积工艺(atomic layer deposition，ald)沉积初始隔离层170，初始隔离层170覆盖初始导电层160，在本实施例中，初始隔离层170的材料为氮化钛。
185.如图20
‑
a、图20
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b所示，初始层叠结构500包括位于衬底上方的接触部210、第二初始介质单元130、第三介质层140、初始导电层160以及初始隔离层170。
186.本实施例中，沉积的初始层叠结构包括初始导电层和初始隔离层，制作得到的位线结构更加坚固、温度。
187.本公开示例性的实施例中提供一种位线结构的制备方法，如图8所示，图8示出了根据本公开一示例性的实施例提供的位线结构的制作方法的流程图，本实施例的步骤s210
‑
步骤s250和上述实施例的步骤s110
‑
步骤s150均相同，本实施例的步骤s270和上述实施例的步骤s160相同，本实施例的步骤s280和上述实施例的步骤s170相同。
188.如图8所示，本实施例和上述实施例的区别之处在于，本实施例的位线结构的制作方法，在步骤s250沉积第三初始介质层和初始层叠结构之后，步骤s270刻蚀初始层叠结构、第三初始介质层和第二初始介质单元之前，还包括步骤s260：在初始隔离层上形成掩膜层。
189.图21
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a是本实施例中形成掩膜层在bl方向(参照图3)的示意图，图21
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b是本实施例中形成掩膜层在wl方向(参照图3)的示意图。如图21
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a、图21b所示，参照图20
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a、图20
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b，掩膜层180对应设置在接触部210上方的初始隔离层170上，掩膜层180为沿第二方向(位线结构200的延伸方向，即图3中示出的bl方向)延伸的条形结构，且在第一方向(即图3中示出的wl方向)上，掩膜层180的宽度大于接触部210的宽度，小于或等于初始接触孔101的宽度，接触部210在衬底110上形成的投影位于掩膜层180在衬底100上形成的投影内。
190.在本实施例中，掩膜层180的宽度小于初始接触孔101的宽度，初始接触孔101在衬底100上形成的投影的两侧边缘从掩膜层180在衬底100上形成的投影两侧伸出。
191.本实施例中，将掩膜层的宽度限制在大于接触部的宽度、小于初始接触孔的宽度的范围中，初始接触孔的两侧均保留有超出掩膜层部分，保证根据本实施例的掩膜层刻蚀得到的位线结构具有良好的线型形状，并且，能够暴露出阻挡层的延伸部的部分侧壁面，以便于后续沉积的第四介质层能够覆盖在延伸部的暴露出的侧壁面上，对接触部加强防护。
192.根据一个示例性实施例，本实施例是对上述实施例步骤s270的实施方式的限定。如图9所示，图9示出了根据本实施例提供的位线结构的制作方法中步骤s270中刻蚀初始层叠结构、第三初始介质层和第二初始介质单元的流程图。
193.刻蚀初始层叠结构、第三初始介质层和第二初始介质单元，包括：
194.s271：刻蚀初始隔离层，被保留的与掩膜层定义的图形对应的初始隔离层形成隔离层。
195.s272：刻蚀初始导电层，被保留的与图形对应的所处初始导电层形成导电层。
196.s273：刻蚀第三初始介质层，被保留的与图形对应的第三初始介质层的一部分作为延伸部的一部分，被保留的与图形对应的第三初始介质层的另一部分作为阻挡层的主体部。
197.s274：刻蚀第二初始介质单元，被保留的与图形对应的第二初始介质单元作为延
伸部的另一部分。
198.如图22
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a和图22
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b所示，参照图21
‑
a和图21
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b，掩膜层180设置在初始隔离层170上，通过干法或湿法刻蚀去除未被掩膜层180定义的图形覆盖的初始隔离层170，保留的部分初始隔离层170形成隔离层240；掩膜层180定义的图形转移到初始导电层160上，通过干法或湿法刻蚀去除未被掩膜层180定义的图形覆盖的初始导电层160，保留的部分初始导电层160形成导电层230；掩膜层180定义的图形转移到第三初始介质层140上，通过干法或湿法刻蚀去除未被掩膜层180定义的图形覆盖的第三初始介质层140，保留的第三初始介质层140作为阻挡层220的主体部222以及延伸部221的一部分；掩膜层180定义的图形转移到第二初始介质单元130上，通过干法或湿法刻蚀去除未被掩膜层180定义的图形覆盖的第二初始介质单元130，直至暴露出衬底110，被保留的第二初始介质单元130作为阻挡层220的延伸部221的另一部分。
199.在本实施例中，在步骤s280中，形成的层叠结构的宽度小于初始接触孔101的宽度时，部分第二初始介质单元130被去除之后，暴露出初始接触孔101的两侧侧壁，如图22
‑
a、图22
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b所示，在阻挡层220的延伸部221的两侧形成防护空间。在后续沉积第四介质层190时，部分第四介质层190覆盖衬底100上方的层叠结构600(参照图1、图2)，部分第四介质层190填充到延伸部221两侧的防护空间中形成绝缘部310，覆盖衬底100上方的层叠结构600的第四介质层190和延伸部221两侧的绝缘部310共同作为绝缘结构300，绝缘结构300与第一介质层121连为一体，为位线结构提供良好的防护作用。
200.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
201.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
202.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
203.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
204.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
205.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
206.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽
管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。