制造半导体器件的方法与流程

制造半导体器件的方法
1.相关申请的交叉引用
2.于2020年4月28日提交的包括说明书、附图和摘要的日本专利申请号2020
‑
078767的公开内容通过整体引用并入本文。
技术领域
3.本发明涉及制造半导体器件的方法，并且更具体地涉及制造包括鳍结构晶体管的半导体器件的方法。


背景技术：

4.鳍结构晶体管(finfet：鳍式场效应晶体管)被称为电场效应晶体管，其能够提高操作速度、减小漏电流、降低功耗以及使半导体元件微细化。finfet例如是如下的半导体元件，该半导体元件包括：用作沟道区域并且从半导体衬底突出的半导体层；以及形成为横跨突出的半导体层的栅电极。
5.半导体器件(半导体芯片)包括诸如低压misfet(金属绝缘体半导体场效应晶体管)型、高压misfet型和monos(金属氧化物氮氧化物半导体)型晶体管的半导体元件。当这些半导体元件以鳍结构来形成的情况下，已研究了相应半导体元件的不同鳍结构，以获得相应半导体元件的适当特性。
6.以下列出了所公开的技术。
7.[专利文献1]日本未审查专利申请公开号2017
‑
123398
[0008]
例如，专利文献1公开了在低压misfet区域中形成与其他区域的结构不同的鳍结构的技术，该技术通过使用于低压misfet形成区域的抗蚀剂图案和刻蚀条件与用于其他区域的抗蚀剂图案和刻蚀条件不同来进行。


技术实现要素：

[0009]
通过使得专利文献1中所公开的刻蚀条件不同而形成不同鳍结构的方法难以控制每个鳍的锥角和宽度，并且进一步引起了关于半导体器件内部的每个鳍的形状变化的担忧。因此，存在降低半导体器件的可靠性和性能的风险。
[0010]
根据本说明书的描述和附图，其他目的和新颖特征将是明显的。
[0011]
以下将简要描述本技术中所公开的实施例的典型方面的概述。
[0012]
根据一个实施例的制造半导体器件的方法包括：(a)制备具有第一区域和第二区域的半导体衬底的步骤，第二区域不同于第一区域；(b)在半导体衬底上，在第一区域和第二区域的每个区域中形成第一图案的步骤；(c)在第一图案的侧表面上以及第一区域和第二区域中的半导体衬底上形成由与第一图案的材料不同的材料制成的第二图案的步骤；(d)选择性地去除第一区域中的第二图案的步骤；(e)在步骤(d)之后，通过对半导体衬底执行各向异性刻蚀工艺，在如下状态下在第一区域中形成第一鳍并且在第二区域中形成第二鳍的步骤，在所述状态中第一图案保留在第一区域中的半导体衬底上，同时第二图案保留
在第二区域中的半导体衬底上。在这种情况下，在步骤(e)之后，第一鳍从与第一鳍相邻的半导体衬底的上表面突出，并且第二鳍从与第二鳍相邻的半导体衬底的上表面突出。
[0013]
根据一个实施例的制造半导体器件的方法包括：(a)制备具有第一区域和第二区域的半导体衬底的步骤，第二区域不同于第一区域；(b)通过使得半导体衬底的上表面的一部分凹陷而在第一区域中形成第一鳍，使得作为半导体衬底的一部分的第一鳍从半导体衬底的凹陷上表面突出并且在平面视图中沿第一方向延伸，并且在第二区域中形成第二鳍，使得作为半导体衬底的一部分的第二鳍从半导体衬底的凹陷上表面突出并且在平面视图中沿第三方向延伸的步骤；(c)在步骤(b)之后，在第一区域中的第一鳍的上表面和侧表面上以及第二区域中的第二鳍的上表面和侧表面上形成第一绝缘膜的步骤；(d)在步骤(c)之后，选择性地去除第二区域中的第一绝缘膜的步骤；(e)在步骤(d)之后，在第一区域中的第一绝缘膜被保留的状态下，在第二区域中的第二鳍的上表面和侧表面上形成第二栅极绝缘膜的步骤；(f)在步骤(e)之后，去除第一区域中的第一绝缘膜的步骤；(g)在步骤(f)之后，在第一区域中的第一鳍的上表面和侧表面上形成厚度比第二栅极绝缘膜的厚度更小的第一栅极绝缘膜的步骤。
[0014]
根据一个实施例，半导体器件的可靠性可以被改进。并且，半导体器件的性能可以被改进。
附图说明
[0015]
图1是示出了根据第一实施例的作为半导体器件的半导体芯片的布局配置的示意图。
[0016]
图2是示出了根据第一研究示例的制造半导体器件的方法的截面图。
[0017]
图3是示出了接着图2的制造半导体器件的方法的截面图。
[0018]
图4是各自示出根据第二研究示例的半导体器件的截面图。
[0019]
图5是示出了根据第一实施例的鳍轮廓的透视图。
[0020]
图6是各自示出了根据第一实施例的鳍轮廓的截面图。
[0021]
图7是示出了根据第一实施例的制造半导体器件的方法的截面图。
[0022]
图8是示出了接着图7的制造半导体器件的方法的截面图。
[0023]
图9是示出了接着图8的制造半导体器件的方法的截面图。
[0024]
图10是示出了接着图9的制造半导体器件的方法的截面图。
[0025]
图11是示出了接着图10的制造半导体器件的方法的截面图。
[0026]
图12是示出了接着图11的制造半导体器件的方法的截面图。
[0027]
图13是示出了接着图12的制造半导体器件的方法的截面图。
[0028]
图14是示出了接着图13的制造半导体器件的方法的截面图。
[0029]
图15是示出了接着图14的制造半导体器件的方法的截面图。
[0030]
图16是示出了接着图15的制造半导体器件的方法的截面图。
[0031]
图17是示出了接着图16的制造半导体器件的方法的截面图。
[0032]
图18是示出了接着图17的制造半导体器件的方法的截面图。
[0033]
图19是示出了接着图18的制造半导体器件的方法的截面图。
[0034]
图20是示出了接着图19的制造半导体器件的方法的截面图。
[0035]
图21是示出了接着图20的制造半导体器件的方法的截面图。
[0036]
图22是示出了接着图21的制造半导体器件的方法的截面图。
[0037]
图23是示出了接着图22的制造半导体器件的方法的截面图，该截面图处于与图7至图22不同的方向。
具体实施方式
[0038]
以下将基于附图来详细描述实施例。在用于描述实施例的附图中，相同的附图标记被附于具有相同功能的相同元素，并且将省略其重复描述。附加地，除非在以下实施例中特别要求，否则原则上不重复相同或相似部分的描述。
[0039]
此外，在实施例中使用的一些附图中，省略了阴影线来使得附图易于看到。
[0040]
在本技术中描述的x方向、y方向和z方向彼此正交。在一些情况下，本技术将z方向描述为某个结构的上下方向或其高度方向。由x方向和y方向构成的平面具有垂直于z方向的平坦表面。例如，本技术中的表述“平面图”是指在z方向上观察由x方向和y方向构成的平面。
[0041]
(第一实施例)
[0042]
<半导体芯片chp的布局配置>
[0043]
首先，参考图1，将说明作为根据第一实施例的半导体器件的半导体芯片chp的布局配置。
[0044]
半导体芯片chp被提供有用于各种不同目的的多个电路块。具体地，半导体芯片chp包括：闪存电路块c1、eeprom(电可擦除可编程只读存储器)电路块c2、cpu(中央处理单元)电路块c3、ram(随机存取存储器)电路块c4、模拟电路块c5和i/o(输入/输出)电路块c6。
[0045]
闪存电路块c1和eeprom电路块c2中的每个电路块是用作半导体元件的区域，半导体元件包括非易失性存储器单元等，非易失性存储器单元的存储信息是可电重写的，并且在非易失性存储器单元中例如形成monos晶体管。大约10v的正电压或负电压被用于重写存储信息。闪存电路块c1和eeprom电路块c2被用于彼此不同的目的。
[0046]
例如，对于操作随后的cpu电路块c3的计算机可读存储介质，尽管重写频率较低，但是对于计算机可读存储介质需要高读取速度。为了这样的计算机可读存储介质的存储，使用闪存电路块c1的非易失性存储器单元。对于cpu电路块c3中使用的数据，虽然由于重写的频率高而需要耐重写，但并不需要那么高的读取速度。为了存储这样的数据，使用eeprom电路块c2的非易失性存储器单元。
[0047]
cpu电路块c3包括由大约1v的电压驱动的逻辑电路，并且是用作半导体元件的区域，在该区域中形成了具有低击穿电压和高速操作的低压misfet。
[0048]
ram电路块c4是包括sram(静态ram)的区域，并且在该区域中，形成作为半导体元件的低压misfet，该低压misfet具有与cpu电路块c3的截面结构几乎相同的截面结构。
[0049]
模拟电路块c5是包括模拟电路的区域，并且在该区域中形成作为半导体元件的电容元件、电阻器元件、双极晶体管，以及高压misfet，该高压misfet具有比低压misfet的击穿电压更高的击穿电压并且由大约5v的电压驱动。
[0050]
i/o电路块c6是包括输入/输出电路的区域，并且在该区域中形成作为半导体元件的高压mifet，该高压mifet具有与模拟电路块c5的截面结构几乎相同的截面结构。
[0051]
在用于以下说明的截面图中，注意，将低压misfet的形成区域假定为区域a1，高压misfet的形成区域假定为区域a2，并且将非易失性存储器单元的形成区域假定为区域a3。
[0052]
在说明根据第一实施例的制造半导体器件的方法之前，将说明根据本发明人研究的第一研究示例和第二研究示例的半导体器件，并且将说明从研究中新发现的问题。
[0053]
<关于第一研究示例>
[0054]
图2和图3中的每一个示出了低压misfet在栅极宽度方向上的截面图。
[0055]
如图2所示，在区域a1中形成鳍fn4，鳍fn4是从半导体衬底sub的上表面选择性地突出的突起(凸部)。在包括鳍fn4的半导体衬底sub中，形成p型阱区域pw1。元件隔离部sti由例如氧化硅膜制成，并且元件隔离部sti的上表面的位置低于鳍fn4的上表面的位置。鳍fn4的部分表面(从元件隔离部sti的上表面突出的部分表面)成为低压misfet的沟道区域。
[0056]
如图3所示，在形成低压misfet的栅极绝缘膜之前，形成高压misfet的栅极绝缘膜gi2的步骤通过热氧化法来执行。栅极绝缘膜gi2具有比低压misfet的栅极绝缘膜的厚度大得多的厚度。在该工艺中，栅绝缘膜gi2还形成在区域a1中的鳍fn4的上表面和侧表面上。然后，区域a2中的栅绝缘膜gi2通过包含氢氟酸等的溶液来去除。
[0057]
在该工艺中，栅极绝缘膜gi2通过与构成鳍fn4的材料进行反应来形成。因此，当鳍fn4的宽度小时，鳍fn4的端部在某些情况下变薄或损失。在这种情况下，低压misfet的沟道区域变小，并且存在低压misfet的性能降低，诸如电流量降低的问题。
[0058]
因此，对于形成高压misfet的栅极绝缘膜gi2的步骤，需要能够确保在形成了低压misfet的区域a1中的鳍fn4宽度的技术。
[0059]
<关于第二研究示例>
[0060]
第二研究示例与第一研究示例具有不同的问题。图4示出了在相应的栅极宽度方向上，在区域a1中形成的低压misfet、在区域a2中形成的高压misfet以及在区域a3中形成的非易失性存储器单元的截面图。
[0061]
如图4所示，阱区域pw1至pw3分别形成在区域a1至a3中的半导体衬底sub中，栅极绝缘膜gi1至gi3分别形成在多个鳍fn4中，并且栅电极ge1至ge3分别形成在栅极绝缘体gi1至gi3上。注意，非易失性存储器单元的栅极绝缘膜gi3由绝缘膜ox1、电荷累积层csl和绝缘膜ox2的层叠膜制成。
[0062]
对于高压misfet和非易失性存储器单元，使用比低压misfet的电压更高的电压。因此，如果区域a1至a3的相应鳍fn4被设计为与低压misfet的性质配合并且具有彼此相同的宽度，则电场趋于集中在区域a2和a3的鳍fn4的上部。结果，存在栅极绝缘膜gi2和gi3的击穿电压降低以及高压misfet和非易失性存储器单元的可靠性降低的问题。
[0063]
另一方面，如果区域a1至a3的相应鳍fn4被设计为与高压misfet和非易失性存储器单元的性质配合，则低压misfet的鳍fn4的宽度变大。因此，存在难以实现低压misfet的微加工的问题。
[0064]
并且，由于鳍fn4的宽度小，在低压misfet操作时，在鳍fn4的上部中引起完全耗尽。在这种情况下，与低压misfet相比，由高压驱动的高压misfet和非易失性存储器单元中的源极区域和漏极区域之间更容易产生穿通现象，并且因此高压misfet和非易失性存储器单元的击穿电压劣化。
[0065]
因此，需要一种技术能够通过使区域a1至a3的鳍结构之间存在差异，来确保低压
misfet、高压misfet和非易失性存储器单元的可靠性，从而可以获得适当的特性。
[0066]
<第一实施例的鳍的轮廓>
[0067]
首先，参考图5和图6，将说明根据第一实施例的鳍fn1至fn3的轮廓。图5是鳍的透视图。图6是图5的主要部分的放大截面图，以及在相应栅极宽度方向上，区域a1中形成的低压misfet、区域a2中形成的高压misfet以及区域a3中形成的非易失性存储器单元的截面图。
[0068]
注意，根据第一实施例的低压misfet、高压misfet和非易失性存储器单元中的每一个是n型晶体管。在半导体器件(半导体芯片chp)中也形成p型晶体管，但是在此省略其说明。
[0069]
如图5所示，半导体器件被提供有多个鳍，多个鳍通过使半导体衬底sub的一部分选择性地凹陷而形成。在第一实施例中，区域a1至a3中形成的鳍fn1至fn3被例示为多个鳍。鳍fn1至fn3中的每个鳍是作为半导体衬底sub的一部分的突起(凸部)，其在x方向上延伸并且在z方向上从与鳍fn1至fn3中的每个鳍相邻的半导体衬底sub的上表面选择性地突出。
[0070]
注意，在图5中以在x方向上延伸的鳍fn1至fn3的情况为例。然而，鳍fn1至fn3的延伸方向可以是y方向或不同的方向。备选地，鳍fn1至fn3的延伸方向可以彼此不同。
[0071]
如图6所示，元件隔离部sti形成在彼此相邻的鳍fn1至fn3之间的半导体衬底sub的每个上表面上。元件隔离部sti的上表面的位置低于鳍fn1至fn3的每个上表面的位置。换言之，鳍fn1至fn3中的每个鳍的一部分从元件隔离部sti突出。在第一实施例中，鳍fn1至fn3中的每个鳍比元件隔离部sti的上表面高的部分被称为鳍fn1至fn3中的每个鳍的上部，并且鳍fn1至fn3中的每个鳍比元件隔离部sti的上表面低的部分被称为鳍fn1至fn3中的每个鳍的下部。
[0072]
半导体衬底sub的区域，即由元件隔离部sti限定的区域变为有源区域。即，鳍fn1至fn3的上部成为有源区域，在有源区域中形成了低压misfet、高压misfet和非易失性存储器单元中的每一个的沟道区域、源极区域和漏极区域。
[0073]
在区域a1至a3中的每个区域中，元件隔离部sti的上表面不是恒定平坦的，而是在某些情况下可以变化。例如，在某些情况下，在两个鳍之间，元件隔离部sti的上表面随着靠近鳍而略高。在第一实施例中，为了清楚地说明元件隔离部sti的变化的上表面的位置，“元件隔离部sti的上表面的位置”被假定为位于在两个鳍之间所形成的元件隔离部sti的上表面的最低表面处。
[0074]
鳍fn1至fn3的每个上表面不是恒定平坦的，但是在某些情况下可以是圆形的。在某些情况下，如在鳍fn1中所见，鳍的侧表面具有与半导体衬底usb的上表面垂直或几乎垂直的倾斜角度。然而，在某些情况下，如在鳍fn2或fn3中所见，鳍的侧表面相对于半导体衬底sub的上表面倾斜。
[0075]
鳍fn1至fn3中的每个鳍具有头部和侧部，该头部在鳍fn1至fn3中的每个鳍的最高位置处，该侧部被定位在鳍fn1至fn3中的每个鳍的头部与半导体衬底sub的上表面之间。在本第一实施例中，鳍fn1至fn3的每个上表面是指包括头部和头部周界的表面，并且鳍fn1至fn3的每个侧表面是指包括侧部和侧部周界的表面。
[0076]
作为根据第一实施例的半导体器件的结构的主要特征，例示了鳍sn1至fn3的相应侧表面的倾斜角度的角度θ1至θ3以及鳍fn1至fn3的相应宽度w1至w3。
[0077]
图6中所示的角度θ1至θ3中的每一个是由鳍fn1至fn3的每个侧表面与在y方向上与鳍fn1至fn3中的每个鳍相邻的半导体衬底sub的上表面(元件隔离部sti的底表面)形成的角度。
[0078]
鳍fn1的侧表面相对于半导体衬底sub的上表面成角度θ1。鳍fn2的侧表面具有在鳍fn2的上部中的第一表面ss1，并且具有在鳍fn2的下部中的第二表面ss2。第一表面ss1相对于半导体衬底sub的上表面成角度θ2。第二表面ss2被定位为低于第一表面ss1，并且相对于半导体衬底sub的上表面成角度θ3。
[0079]
鳍fn3的侧表面包括在鳍fn3的上部中的第三表面ss3和在鳍fn3的下部中的第四表面ss4。第三表面ss3相对于半导体衬底sub的上表面成角度θ2，并且第四表面ss4被定位为低于第三表面ss3，并且相对于半导体衬底sub的上表面成角度θ3。
[0080]
角度θ1例如等于或大于90度且小于100度。角度θ2是钝角，并且大于角度θ1或角度θ3，并且例如等于或大于100度并且等于或小于120度。角度θ3与角度θ1相同，并且例如等于或大于90度且小于100度。
[0081]
图6中所示的宽度w1至w3分别是鳍fn1至fn3在y方向上的宽度。宽度w2和w3中的每个宽度不同于宽度w1并且大于宽度w1。更具体地，宽度w1至w3中的每个宽度是鳍fn1至fn3中的每个鳍的在不同高度之中的平均宽度。例如，宽度w2和w3中的每一个与宽度w1不同，并且在以下位置处大于宽度w1：在鳍fn1至fn3中的每个鳍的上部的某个高度位置处、以及在鳍fn1至fn3中的每个鳍的下部的某个高度位置处。
[0082]
宽度w1例如等于或大于10nm且等于或小于20nm，并且宽度w2和w3中的每一个均例如等于或大于10nm且等于或小于60nm。
[0083]
<制造根据第一实施例的半导体器件的方法>
[0084]
参考图7至图23，以下将说明制造包括具有上述结构的鳍fn1至fn3的半导体器件的方法。考虑到上述第一研究示例和第二研究示例的每个问题，已设计出根据第一实施例的制造半导体器件的制造方法。图7至图22中的每一个是类似于图6的每个半导体元件在栅极宽度方向上的截面图，并且图23是每个半导体元件在栅极长度方向上的截面图。
[0085]
首先，如图7所示，制备由具有例如大约1至10ωcm的特定电阻率的p型单晶硅制成的半导体衬底sub。接下来，在半导体衬底sub上，在区域a1至a3中的每个区域中，通过例如热氧化方法或cvd(化学气相沉积)方法形成绝缘膜if1，该绝缘膜if1由例如氧化硅膜制成。
[0086]
接下来，在区域a1至a3中的每个区域中的绝缘膜if1上，通过例如cvd方法来形成导电膜，该导电膜由例如多晶硅膜制成。接下来，在区域a1至a3中的每个区域中的导电膜上，形成抗蚀剂图案rp1。接下来，在使用抗蚀剂图案rp1作为掩模以对导电膜进行图案化的情况下执行各向异性刻蚀工艺，使得芯模md1至md3中的每个芯模在区域a1至a3中的每个区域中的绝缘膜if1上形成。然后，抗蚀剂图案rp1通过灰化工艺等来去除。
[0087]
图8示出了形成掩模图案mp1的步骤。
[0088]
首先，在绝缘膜if1上，通过例如cvd方法来形成由例如氧化硅膜制成的绝缘膜，以覆盖区域a1至a3中的每个芯模md1至md3。形成该绝缘膜的材料与形成芯模md1至md3的材料以及形成半导体衬底sub的材料不同。该绝缘膜的厚度例如为10nm至20nm。
[0089]
接下来，各向异性刻蚀工艺针对该绝缘膜来执行，使得由该绝缘膜制成的掩模图案(图案)mp1在区域a1至a3中的每个芯模md1至md3的侧表面上形成。在该步骤中，未被芯模
md1至md3和掩模图案mp1覆盖的绝缘膜if1从表面被去除，从而从其露出半导体衬底sub。
[0090]
图9示出了去除芯模md1至md3的步骤。
[0091]
区域a1至a3中的芯模md1至md3通过各向同性刻蚀工艺来去除。接下来，被芯模md1至md3中的每个芯模覆盖的绝缘膜if1通过各向同性刻蚀工艺来去除。在该步骤中，掩模图案mp1的上部也被略微刻蚀。以这种方式，掩模图案mp1被保留在区域a1至a3中的每个区域中的衬底sub上。
[0092]
注意，掩模图案mp1下方的绝缘膜if1被保留。同时，掩模图案mp1的材料和绝缘膜if1的材料彼此相同，并且该掩模图案和该绝缘膜形成为一体，并且因此，为了以下说明的简化起见，仅图示了掩模图案mp1。
[0093]
图10示出了形成绝缘膜if2的步骤。
[0094]
在半导体衬底sub从掩模图案mp1露出的部分上，通过热氧化方法来形成例如由氧化硅膜构成的绝缘膜if2。该绝缘膜if2的厚度例如为5nm至10nm。
[0095]
图11示出了形成掩模图案mp2的步骤。
[0096]
首先，在绝缘膜if2上，例如通过cvd方法来形成由多晶硅膜(硅膜)制成的导电膜，以覆盖区域a1至a3中的每个区域中的掩模图案mp1。该导电膜的厚度例如为10nm至20nm。接下来，对导电膜来执行各向异性刻蚀工艺，使得在掩模图案mp1的侧表面上以及区域a1至a3中的每个区域中的半导体衬底sub上形成由该导电膜制成的掩模图案(图案)mp2。在该工艺中，绝缘膜if2用作刻蚀停止膜。
[0097]
图12示出了去除掩模图案mp2的一部分的步骤。
[0098]
首先，形成如下的抗蚀剂图案rp2：覆盖区域a2和a3并且形成区域a1的开口。接下来，在使用抗蚀剂图案rp2作为掩模的情况下执行各向同性刻蚀工艺，使得区域a1中的掩模图案mp2被选择性地去除。然后，抗蚀剂图案rp2通过灰化工艺等来去除。
[0099]
在该状态下，区域a1至a3的每个掩模图案mp1的宽度例如为10nm至20nm，并且区域a2或a3的掩模图案mp2的宽度例如为10nm至20nm。即，在区域a2或a3中，掩模图案mp1和掩模图案mp2的总宽度为例如30nm至60nm。
[0100]
图13和图14中的每一个示出了形成鳍fn1至fn3的步骤。
[0101]
在以下状态下对半导体衬底sub执行各向异性刻蚀工艺：掩模图案mp1保留在区域a1中的半导体衬底sub上，同时掩模图案mp1和掩模图案mp2分别保留在区域a2和区域a3中的每个区域中的半导体衬底sub上。
[0102]
在以下条件下执行各向异性刻蚀工艺：使由硅制成的半导体衬底sub和掩模图案mp2易于被刻蚀并且使由氧化硅制成的掩模图案mp1难于被刻蚀。即，掩模图案mp1的刻蚀速率与半导体衬底sub和掩模图案mp2的刻蚀速率彼此不同。
[0103]
在这样的各向异性刻蚀工艺中，使用hbr(溴化氢)气体，并且使用包含例如hbr气体、chf3(三氟甲烷)气体和o2(氧气)气体的混合气体。
[0104]
半导体衬底sub上的绝缘膜if2先于半导体衬底sub被暴露于各向异性刻蚀工艺。由于绝缘膜if2的厚度小，即使在不改变刻蚀条件的情况下，绝缘膜if2也可以通过该各向异性刻蚀工艺来去除。然后，半导体衬底sub被刻蚀。
[0105]
备选地，可以在该各向异性刻蚀工艺之前立即执行使用包含氢氟酸溶液的各向同性刻蚀工艺，使得绝缘膜if2被去除以将半导体衬底sub暴露于外部。
[0106]
在该各向异性刻蚀工艺的中间，与在半导体衬底sub上的刻蚀一起，掩模图案mp2以几乎相同的刻蚀速率也被刻蚀。因此，刻蚀越多，掩模图案mp2在z方向上的高度越小。半导体衬底sub被垂直刻蚀，直到掩模图案mp2的侧表面的垂直部分被去除，并且因此，第二表面ss2和第四表面ss4相对于半导体衬底sub的上表面成角度θ3。
[0107]
然后，该各向异性刻蚀工艺继续。掩模图案mp2去除越多，掩模图案mp2的水平宽度越小，并且因此，半导体衬底sub被处理为具有锥形形状。注意，在该各向异性刻蚀工艺的中间，掩模图案mp2被完全去除。
[0108]
在去除掩模图案mp2之后的状态下，区域a1至a3中的每个区域中的半导体衬底sub在将掩模图案mp1用作掩模的情况下被刻蚀。因此，如图14所示，在区域a2和a3中形成相对于半导体衬底sub的凹陷上表面成角度θ3的第二表面ss2和第四表面ss4。并且形成在第二表面ss2和第四表面ss4之上的、相对于半导体衬底sub的凹陷上表面成角度θ2的第一表面ss1和第三表面ss3。即，具有第一表面ss1和第二表面ss2的鳍fn2形成在区域a2中，并且具有第三表面ss3和第四表面ss4的鳍fn3形成在区域a3中。
[0109]
在区域a1中，由于仅使用掩模图案mp1，因此形成了侧表面相对于半导体衬底sub的刻蚀上表面成角度θ1的鳍fn1。
[0110]
该工艺将半导体衬底sub刻蚀100nm至250nm，并且因此，从半导体衬底sub的凹陷上表面到鳍fn1至fn3的每个上表面的高度为100nm至250nm。
[0111]
如上所述，形成具有参考图6说明的特征的鳍fn1至fn3。由于区域a1至a3的鳍fn1至fn3的结构彼此不同，因此可以确保低压misfet、高压misfet和非易失性存储器单元的可靠性，并且因此可以获得适当特性。
[0112]
即，因为鳍fn2和fn3的每个上部具有锥形形状，所以可以抑制容易引起区域a2和a3上的电场集中从而导致击穿电压降低的问题。并且，由于鳍fn2的宽度w2和鳍fn3的宽度w3中的每个宽度大于鳍fn1的宽度w1，因此在由高电压驱动的高压misfet和非易失性存储器单元中的源极区域和漏极区域之间难以引起穿通现象。因此，半导体器件的可靠性可以被改进。
[0113]
图15示出了形成元件隔离部sti和阱区域pw1至pw3的步骤。
[0114]
首先，在半导体衬底sub上通过例如cvd方法来形成由o3‑
teos制成的绝缘膜，以填充鳍fn1至鳍fn3之间的间隙并覆盖掩模图案mp1，o3‑
teos是一种类型的氧化硅膜。接下来，在将掩模图案mp1下方的鳍fn1至fn3用作刻蚀停止层的情况下，通过cmp(化学机械抛光)方法来执行抛光工艺。在该工艺中，绝缘膜的一部分和掩模图案mp1被去除，使得fn1至fn3的上表面暴露于外部。
[0115]
接下来，各向异性刻蚀工艺针对绝缘膜来执行，使得绝缘膜凹陷。在该工艺中，鳍fn1至fn3的每个上部从绝缘膜的凹陷上表面突出。并且，填充鳍fn1至fn3之间的间隙的绝缘膜成为元件隔离部sti。
[0116]
接下来，通过使用光刻技术和离子注入方法，将诸如硼(b)或二氟硼(bf2)的杂质掺杂到半导体衬底sub中。接下来，对半导体衬底sub执行热处理，使得杂质扩散，并且在包括鳍fn1至fn3的半导体衬底sub中形成p型阱pw1至pw3。注意，尽管此处省略了对该区域的说明，但是在未图示的其他区域中形成n型阱区域。
[0117]
图16示出了形成绝缘膜if3的步骤。
[0118]
首先，在元件隔离部sti上，通过例如cvd方法来形成由例如氮化硅膜制成的绝缘膜if3，以覆盖鳍fn1至fn3中的每个鳍的上表面和侧表面。绝缘膜if3的厚度为例如5nm至10nm。接下来，形成以下的抗蚀剂图案rp3：覆盖区域a1并且形成区域a2和a3的每个开口。接下来，区域a2和a3中的每个区域的绝缘膜if3通过使用包含磷酸的溶液来去除。然后，抗蚀剂图案rp3通过灰化工艺等来去除。
[0119]
图17示出了形成栅极绝缘膜gi2的步骤。
[0120]
在鳍fn1的上表面和侧表面被绝缘膜if3覆盖的状态下，通过例如热氧化法而在鳍fn2和fn3中的每一个的上表面和侧表面上形成例如由氧化硅膜制成的栅极绝缘膜gi2。栅极绝缘膜gi2的厚度为例如10nm至15nm。
[0121]
此时，区域a1的氧化被绝缘膜if3抑制。因此，难以引起如以上在第一研究示例(图3)中所述的鳍fn1的上部变薄或损失的问题。因此，半导体器件的性能可以被改进。
[0122]
图18示出了去除栅极绝缘膜gi2的步骤。
[0123]
首先，形成以下抗蚀剂图案rp4：覆盖区域a1和a2并且形成区域a3的开口。接下来，栅极绝缘膜gi2通过各向同性刻蚀工艺来去除。然后，抗蚀剂图案rp4通过灰化工艺等来去除。
[0124]
图19示出了形成包括电荷累积层csl的栅极绝缘膜gi3的步骤。
[0125]
栅极绝缘膜gi3由层叠膜构成，层叠膜具有绝缘膜ox1、电荷累积层csl和绝缘膜ox2。
[0126]
首先，通过例如热氧化方法或issg(原位蒸汽生成)氧化法而在鳍fn3的上表面和侧表面上形成例如由氧化硅膜制成的绝缘膜ox1。绝缘膜ox1的厚度例如为4nm至6nm。接下来，通过例如cvd方法或ald(原子层沉积)法在绝缘膜ox1上形成电荷累积层csl。电荷累积层csl是诸如氮化硅膜的绝缘膜，具有能够累积电荷的陷阱能级，并且具有例如6nm至10nm的厚度。接下来，在电荷累积层csl上，例如通过cvd方法或issg氧化法来形成例如由氧化硅膜构成的绝缘膜ox2。绝缘膜ox2的厚度例如为6nm至8nm。
[0127]
此时，作为栅极绝缘膜gi3的一部分的绝缘膜ox2和电荷累积层csl也在区域a1中的绝缘膜if3上和区域a2中的栅极绝缘膜gi2上形成。
[0128]
如果在区域a1中的鳍fn1的上表面和侧表面上未形成绝缘膜if3，则在形成绝缘膜ox1的步骤中，膜fn1的上表面和侧表面也被氧化。如果这样，则存在与上述第一研究示例(图3)相同的问题。然而，在第一实施例中，这样的问题被绝缘膜if3抑制。
[0129]
图20示出了去除栅极绝缘膜gi3(绝缘膜ox2和电荷累积层csl)和绝缘膜if3的步骤。
[0130]
首先，形成以下抗蚀剂图案rp5：覆盖区域a3并且形成区域a1和a2的每个开口。接下来，区域a1和a2中的每个区域的绝缘膜ox2通过使用包含氢氟酸的溶液来去除。
[0131]
接下来，区域a1的电荷累积层csl和绝缘膜if3以及区域a2的电荷累积层csl通过使用包含磷酸的溶液来去除，使得鳍fn1的上表面和侧表面被暴露于外部。在该步骤中，区域a2的栅极绝缘膜gi2对包含磷酸的溶液的刻蚀速率低，并且因此栅极绝缘膜gi2未被去除而被保留。然后，抗蚀剂图案rp5通过灰化工艺等来去除。
[0132]
图21示出了形成栅极绝缘膜gi1的步骤。
[0133]
通过热氧化方法或issg氧化法在鳍fn1的上表面和侧表面上形成例如由氧化硅膜
制成的栅极绝缘膜gi1。栅极绝缘膜gi1的厚度为例如1nm至3nm。在该工艺中，鳍fn2和鳍fn3也被暴露于氧化气氛，并且因此在某些情况下，栅极绝缘膜gi2和绝缘膜ox2的厚度略有增加。
[0134]
备选地，可以使用介电常数比氮化硅膜的介电常数高的金属氧化物膜作为栅极绝缘膜gi1。例如，氧化铝膜(alo膜)、氧化铪膜(hfo2膜)、硅酸铪膜(hfsio膜)、氮化硅酸铪膜(hfsion膜)、氧化锆膜(zro2膜)、氧化钽膜(ta2o5膜)、氧化镧膜(la2o3膜)、氧氮化锆硅酸锆膜(zrsion膜)和氮化铝膜(aln膜)作为这样的金属氧化物膜被例示。
[0135]
图22示出了形成栅电极ge1至ge3的步骤。
[0136]
首先，例如通过cvd方法在区域a1的栅极绝缘膜gi1上、区域a2的栅极绝缘膜gi2上以及区域a3的栅极绝缘膜gi3上形成例如由多晶硅膜构成的导电膜。接下来，导电膜通过光刻技术和各向异性刻蚀工艺而被选择性地图案化。以此方式，形成各自由导电膜制成的栅电极ge1至ge3。
[0137]
在区域a1至a3中，栅电极ge1至ge3被形成在鳍fn1至fn3的上表面和侧表面上，以使得栅极绝缘膜gi1至gi3分别介于其之间。
[0138]
之后，借助各种制造步骤，在区域a1中形成低压misfet，在区域a2中形成高压misfet，并且在区域a3中形成非易失性存储器单元。
[0139]
关于图23，将说明各种制造步骤。注意，图23是低压misfet、高压misfet和非易失性存储器单元在栅极长度方向上的截面图，并且示出了鳍fn1至fn3中的每个鳍的上表面的状态。
[0140]
在形成图22中的栅电极ge1至ge3的步骤之后，例如，通过光刻技术和离子注入方法将砷(as)或磷(p)掺杂到鳍fn1至fn3中，使得在鳍fn1至fn3中分别形成n型延伸区域ex1至e3。
[0141]
接下来，通过例如cvd方法在鳍fn1至fn3的每个鳍上形成例如由氧化硅膜或氮化硅膜制成的绝缘膜，以覆盖栅电极ge1至ge3。接下来，对该绝缘膜执行各向异性刻蚀工艺，使得在栅电极ge1至ge3的每个侧表面上形成由该绝缘膜制成的侧壁间隔物sw。注意，侧壁间隔物sw可以由氧化硅膜和氮化硅膜的层叠膜制成。
[0142]
接下来，例如，通过光刻技术和离子注入方法将砷(as)或磷(p)掺杂到鳍fn1至fn3中，使得在鳍fn1至fn3上分别形成n型扩散区域d1至d3。扩散区域d1至d3中的每个扩散区域的杂质浓度高于延伸区域ex1至ex3中的每个延伸区域的杂质浓度。扩散区域d1至d3和延伸区域ex1至ex3中的每一个构成低压miset、高压misfet和非易失性存储器单元的源极区域或漏极区域。
[0143]
接下来，通过自对准硅化物(self aligned silicide)技术而在栅电极ge1至ge3和扩散区域d1至d3的每一个上形成低电阻硅化物层sl。硅化物层sl由例如硅化钴(cosi2)、硅化镍(nisi)或硅化镍铂(niptsi)制成。
[0144]
在上述工艺中，制造了根据第一实施例的半导体器件中包括的低压miset、高压misfet和非易失性存储器单元。
[0145]
然后，在低压miset、高压misfet和非易失性存储器单元之上形成层间绝缘膜、连接至硅化物层sl的插塞、与插塞电连接的多层布线层等。但是，对它们的说明和图示被省略。
[0146]
在上文中，基于实施例对本发明进行了具体说明。然而，本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改。
[0147]
例如，在上述实施例中，已例示了由一个栅电极ge3操作的非易失性存储器单元。然而，本发明也可以应用于包括两个栅电极的非易失性存储器单元，两个栅电极例如是形成为覆盖源极区域和漏极区域之间的沟道区域的控制栅电极和存储器栅电极。