包括超晶格图案的半导体器件的制作方法

包括超晶格图案的半导体器件
1.相关申请的交叉引用
2.本技术要求2020年4月29日在韩国知识产权局提交的韩国专利申请no.10
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2020
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0052539的优先权，其主题通过引用并入本文。
技术领域
3.本发明构思的实施例涉及一种半导体器件。


背景技术：

4.半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子工业中。半导体器件可以分类为以下任意一种：用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑豁件以及兼具半导体存储器件的功能和半导体逻辑器件的功能的混合半导体器件。随着电子工业的发展，对具有优异特性的半导体器件的需求已日益增加。例如，对高可靠性、高速和/或多功能的半导体器件的需求已日益增加。为了满足这些需求，半导体器件已经变得高度集成，并且半导体器件的结构已经变得越来越复杂。


技术实现要素：

5.本发明构思的实施例提供了具有提高的可靠性的包括至少一个超晶格图案的半导体器件。
6.在一方面，根据本发明构思的半导体器件，包括：衬底，包括第一区域和第二区域；第一有源图案，从第一区域向上延伸；第一超晶格图案，在第一有源图案上；第一有源鳍，居中设置在第一有源图案上；第一栅电极，设置在第一有源鳍上；以及第一源极/漏极图案，设置在第一有源鳍的相对侧和第一有源图案上。第一超晶格图案包括至少一个第一半导体层和至少一个第一含阻挡剂层，以及第一含阻挡剂层包括氧、碳、氟和氮中的至少一种。
7.在另一方面，根据本发明构思的半导体器件，包括：衬底，包括第一区域和第二区域；第一有源图案，从第一区域向上延伸；第一超晶格图案，在第一有源图案上；第一有源鳍，居中设置在第一有源图案上；第一栅电极，设置在第一有源鳍上；以及第一源极/漏极图案，设置在第一有源鳍的相对侧上并与第一超晶格图案接触。第一超晶格图案包括交替堆叠的第一半导体层和第一含阻挡剂层，第一含阻挡剂层包括氧、碳、氟和氮中的至少一种，第一超晶格图案设置在第一有源图案和第一有源鳍之间，第一超晶格图案在第一有源图案和第一有源鳍之间具有第一厚度，并且在第一源极/漏极图案和第一有源图案之间具有第二厚度，以及第一厚度大于所述第二厚度。
8.在另一方面，根据本发明构思的半导体器件，包括：衬底，包括第一区域和第二区域；第一超晶格区域，设置在第一区域上，以及第二超晶格区域，设置在第二区域上；第一栅电极，设置在第一区域上；第一源极/漏极部分，设置在第一栅电极的相对侧上；第二栅电极，设置在第二区域上；以及第二源极/漏极部分，设置在第二栅电极的相对侧上。第一超晶格区域和第二超晶格区域中的每一个包括阻挡剂，阻挡剂包括氧、碳、氟和氮中的至少一
种，第一超晶格区域在第一源极/漏极部分的底表面的中心下方具有第一厚度，并且在第一源极/漏极部分的底表面的边缘下方具有第二厚度，以及第一厚度与第二厚度不同。
附图说明
9.通过结合附图考虑以下详细描述，可以理解本发明构思。
10.图1是示出根据本发明构思的实施例的半导体器件的平面图。
11.图2a是沿图1的线a
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a’和b
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b’截取的截面图，图2b是沿图1的线c
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c’和d
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d’截取的截面图。
12.图3是图2a所示的“p1”部分的放大图。
13.图4a、图5a、图6a、图7a、图8a、图9a和图10a(以下统称为“图4a至图10a”)是示出制造具有类似于图2a所示的截面的半导体器件的方法的截面图。
14.图4b、图5b、图6b、图7b、图8b、图9b和图10b(以下统称为“图4b至图10b”)是示出制造具有类似于图2b所示的截面的半导体器件的方法的截面图。
15.图11a、图12、图13、图14a、图15、图16、图17、图18、图19和图21是沿图1的线a
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a’和b
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b’截取的截面图。
16.图11b是沿图1的线c
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c’截取的截面图。
17.图14b是沿图1的线d
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d’截取的截面图。
18.图20是示出根据本发明构思的实施例的半导体器件的截面图。
具体实施方式
19.在所有书面的描述和附图中，相似的附图标记和标签用来表示相似或类似的元件和/或特征。在所有书面的描述中，某些几何术语可以用来强调针对本发明构思的特定实施例在元件、组件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对的，在描述关系上是任意的和/或涉及所示出的实施例的方面。几何术语可以包括，例如：高度/宽度；竖直/水平；顶部/底部；较高/较低；较近/较远；较厚/较薄；近/远；上面/下面；下方/上方；上部/下部；中心/边缘；周围；覆盖/底层等。
20.为了图示和描述的清楚起见，假设描述性惯例，其中假设第一横向(或水平)方向x基本平行于衬底1的主表面延伸，假设第二横向(或水平)方向y基本平行于衬底1的主表面并与第一水平方向x相交而延伸，并且假设竖直方向z基本正交于第一水平方向x和第二水平方向y而延伸。
21.在所有书面的描述中，术语“图案”可以用于表示区域或部分。例如，术语源极/漏极图案可以被称为源极/漏极区域或源极/漏极部分，术语超晶格图案可以被称为超晶格区域或超晶格部分。
22.图1是示出根据本发明构思的实施例的半导体器件的平面图；图2a是沿图1的线a
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a’和b
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b’截取的截面图；图2b是沿图1的线c
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c’和d
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d’截取的截面图；以及图3是图2a所示的“p1”部分的放大图。
23.一起参考图1、图2a、图2b和图3，衬底1可以是单晶硅晶片或绝缘体上硅(soi)衬底。衬底1可以包括第一区域nr和第二区域pr。在此，第一区域nr可以是设置nmos晶体管的区域，并且第二区域pr可以是设置pmos晶体管的区域。
24.第一阱区域3p可以形成在第一区域nr中，并且第二阱区域3n可以形成在第二区域pr中。例如，可以通过用第一导电类型(例如，p型)的掺杂剂选择性地掺杂衬底1的第一部分来形成第一阱区域3p，并且可以通过用第二导电类型(例如，n型)的掺杂剂选择性地掺杂衬底1的第二部分来形成第二阱区域3n。
25.包括第一阱区域3p在内的第一区域nr和包括第二阱区域3n在内的第二区域pr可以使用(例如)形成在衬底1中的器件隔离结构10电隔离。器件隔离结构10可以包括单层或多层，所述多层包括氧化硅层、氮化硅层和/或氮氧化硅层中的至少一个。
26.至少一个第一有源图案ap1和至少一个第二有源图案ap2可以形成为从衬底1的顶表面向上延伸。在此，仅示出了两(2)个第一有源图案ap1和两(2)个第二有源图案ap2，但是本领域技术人员将认识到，第一有源图案和第二有源图案的数量可以随设计而变化。在图1所示的示例中，第一有源图案ap1和第二有源图案ap2中的每一个具有在第一水平方向x上横向延伸的线(或条)形状，其中，第一有源图案ap1和第二有源图案ap2在第二水平方向y上间隔开。
27.超晶格图案5p可以分别设置在第一有源图案ap1和第二有源图案ap2上。在某些实施例中，器件隔离结构10可以接触第一有源图案ap1的侧壁、第二有源图案ap2的侧壁和/或超晶格图案5p的侧壁。
28.参考图2a和图3，超晶格图案5p可以包括交替的竖直堆叠，该堆叠包括至少一个半导体层5l1和至少一个含阻挡剂层5l2。半导体层5l1和相邻的含阻挡剂层5l2可以理解为“对”，并且每个超晶格图案5p可以包括1对至10对之间的半导体层5l1和含阻挡剂层5l2。
29.半导体层5l1可以包括半导体原子。含阻挡剂层5l2可以包括半导体原子以及阻挡剂。在这方面，含阻挡剂层5l2可以理解为选择性地掺杂有阻挡剂的半导体层。因此，在一些实施例中，半导体层5l1可以是硅层，并且含阻挡剂层5l2可以是掺杂有阻挡剂的硅层。阻挡剂抑制或防止用于形成第一阱区域3p、第二阱区域3n和/或源极/漏极图案sd1和sd2的掺杂剂的扩散(或移动)。阻挡剂可以包括氧、碳、氟和氮中的至少一种。
30.在某些实施例中，阻挡剂可以特别地包括氧，并且含阻挡剂层5l2可以是掺杂氧的硅层。
31.最上面的含阻挡剂层5l2的顶表面可以被附加的半导体层5l1覆盖。最下面的含阻挡剂层5l2的底表面可以被附加的半导体层5l1覆盖。
32.每个半导体层5l1可以独立地具有第一厚度t1，并且每个含阻挡剂层5l2可以独立地具有第二厚度t2，其中，第一厚度t1在约1nm至10nm的范围内，并且第二厚度t2在约1nm至5nm的范围内。在一些实施例中，构成的半导体层5l1的各自的厚度可以相等或不同，并且构成的含阻挡剂层5l2的各自的厚度可以相等或不同。例如，在某些实施例中，每个超晶格图案5p可以包括厚度为10nm的第一半导体层5l1、厚度为5nm的第一含阻挡剂层5l2、厚度为7nm的第二半导体层5l1、厚度为3nm的第二含阻挡剂层5l2以及厚度为9nm的第三半导体层5l1，其中，半导体层和含阻挡剂层相对于衬底1在竖直方向z上依次堆叠。
33.第一有源鳍af1可以分别设置在第一有源图案ap1上，第二有源鳍af2可以分别设置在第二有源图案ap2上，其中，超晶格图案5p设置在第一有源图案ap1和第一有源鳍af1之间，以及设置在第二有源图案ap2和第二有源鳍af2之间。在此，第一有源鳍af1和第二有源鳍af2可以从器件隔离结构10向上突出(或竖直延伸)。
34.第一栅电极ge1可以设置在第一有源鳍af1上，其中第一栅电极ge1覆盖第一有源鳍af1的顶表面和侧壁并且在第二水平方向y上延伸。第一栅极绝缘层gi1可以设置在第一栅电极ge1和第一有源鳍af1之间。第一栅极封盖图案cp1可以设置在第一栅电极ge1上。
35.第二栅电极ge2可以设置在第二有源鳍af2上，其中第二栅电极ge2覆盖第二有源鳍af2的顶表面和侧壁并且在第二水平方向y上延伸。第二栅极绝缘层gi2可以设置在第二栅电极ge2和第二有源鳍af2之间。第二栅极封盖图案cp2可以设置在第二栅电极ge2上。
36.第一栅电极ge1和第二栅电极ge2可以包括相同的导电材料或可以包括不同的导电材料。第一栅电极ge1和第二栅电极ge2中的每一个可以包括功函数图案和金属线图案。功函数图案可以是n型功函数图案或p型功函数图案。n型功函数图案可以包括镧(la)、氧化镧(lao)、钽(ta)、氮化钽(tan)、铌(nb)或氮化钛(tin)中的至少一种。p型功函数图案可以包括铝(al)、氧化铝(alo)、氮化钛(tin)、氮化钨(wn)或氧化钌(ruo2)中的至少一种。金属线图案可以包括钨、铜或铝中的至少一种。第一栅电极ge1和第二栅电极ge2中的每一个还可以包括设置在功函数图案和金属线图案之间的扩散阻挡图案。扩散阻挡图案可以包括诸如氮化钛、氮化钽或氮化钨等的金属氮化物。
37.第一栅极绝缘层gi1和第二栅极绝缘层gi2中的每一个可以包括氧化硅层。在一些实施例中，第一栅极绝缘层gi1和第二栅极绝缘层gi2中的每一个还可以包括高k介电层，该高k介电层的介电常数高于氧化硅层的介电常数。例如，高k介电层可以由以下至少一种形成：氧化铪(hfo2)、硅酸铪(hfsio)、氮氧化铪(hfon)、氮氧化铪硅(hfsion)、氧化铪铝(hfalo3)、氧化镧(lao)、氧化镧铝(laalo)、氧化锆(zro)、硅酸锆(zrsio)、氧氮化锆(zron)、氧氮化锆硅(zrsion)、氧化钛(tio2)、氧化钡钛(basrtio)、氧化钡钛(batio)、氧化锶钛(srtio)、氧化钇(yo)、氧化铝(al2o3)、氧化钽(ta2o3)或氧化铅钪钽(pbsctao)。
38.第一栅极封盖图案cp1和第二栅极封盖图案cp2可以由例如氮化硅形成。第一栅电极ge1和第二栅电极ge2的侧壁可以由栅极间隔物gs覆盖。每个栅极间隔物gs可以单独地包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。在一些实施例中，第一栅极绝缘层gi1和第二栅极绝缘层gi2中的每一个可以在第一栅电极ge1和第二栅电极ge2中的每一个与栅极间隔物gs之间延伸。
39.参考图1和图2b，可以在第一栅电极ge1和第二栅电极ge2之间设置栅极分离图案sp，以将第一栅电极ge1与第二栅电极ge2分开。栅极分离图案sp可以包括单层或多层，所述多层包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。栅极分离图案sp可以在竖直方向z上延伸，并且因此可以设置在第一栅极绝缘层gi1和第二栅极绝缘层gi2之间以及第一栅极封盖图案cp1和第二栅极封盖图案cp2之间。另外，栅极分离图案sp可以在第一水平方向x上延伸，并且可以设置在第一层间绝缘层il1中，该第一层间绝缘层il1设置在第一区域nr和第二区域pr之间的衬底1(或器件隔离结构10)上。
40.第一源极/漏极图案sd1可以设置在第一栅电极ge1的相对侧处。第一源极/漏极图案sd1可以穿透第一有源鳍af1以接触超晶格图案5p。每个第一源极/漏极图案sd1可以包括(例如)掺杂有磷(p)或砷(as)的硅外延层。每个第一源极/漏极图案sd1可以设置在第一有源鳍af1中形成的第一凹陷区域r1和超晶格图案5p的上部中。
41.第二源极/漏极图案sd2可以设置在第二栅电极ge2的相对侧处。第二源极/漏极图案sd2可以穿透第二有源鳍af2以接触超晶格图案5p。每个第二源极/漏极图案sd2可以包括
(例如)至少一个掺杂有硼(b)的硅锗外延层。例如，每个第二源极/漏极图案sd2可以包括掺杂有硼(b)的堆叠的硅锗外延层，并且各层中的锗浓度可以彼此不同。每个第二源极/漏极图案sd2可以设置在第二有源鳍af2中形成的第二凹陷区域r2和超晶格图案5p的上部中。参考图2a，超晶格图案5p可以在第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的底表面的边缘处具有第三厚度t3，并且可以在第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的底表面的中心部分下方具有第四厚度t4。备选地，参考图2b，超晶格图案5p可以在有源鳍af1和af2中的每一个与有源图案ap1和ap2中的每一个之间具有第三厚度t3，并且可以在源极/漏极图案sd1和sd2中的每一个与有源图案ap1和ap2中的每一个之间具有第四厚度t4。第四厚度t4可以与第三厚度t3不同。在某些实施例中，第四厚度t4可以小于第三厚度t3。
42.第一区域nr上的第一栅电极ge1、第一栅极绝缘层gi1和第一源极/漏极图案sd1可以构成第一晶体管。例如，第一晶体管可以是nmos晶体管。第二区域pr上的第二栅电极ge2、第二栅极绝缘层gi2和第二源极/漏极图案sd2可以构成第二晶体管。例如，第二晶体管可以是pmos晶体管。与图1、图2a、图2b和图3的示例性说明一致，第一晶体管和第二晶体管可以是鳍型场效应晶体管(finfet)。备选地，第一晶体管和第二晶体管可以是省略有源鳍结构af1和af2的平面型fet。
43.相同的超晶格图案5p可以设置在第一区域nr和第二区域pr上。备选地，为了更好地优化器件性能，设置在第一区域nr上的第一超晶格图案5p可以包括与设置在第二区域pr上的第二超晶格图案5p的材料不同的材料(例如，不同的或附加的阻挡剂)。
44.与晶格空间相对应的间隙可以存在于衬底1、源极/漏极图案sd1和sd2以及超晶格图案5p的半导体层5l1中包括的半导体材料的晶体结构中。制造半导体器件的方法可以包括在高温下执行的工艺。在高温工艺的影响下，在第一阱区域3p中掺杂的掺杂剂、在第二阱区域3n中掺杂的掺杂剂和/或在各种源极/漏极图案sd1和sd2中掺杂的掺杂剂可能不期望地扩散(或迁移)。因此，第一区域3p、第二阱区域3n和/或源极/漏极图案sd1和sd2的掺杂剂浓度可以随着规格而变化(例如，低于所期望的)。一种或多种掺杂剂密度的这种变化可能降低半导体器件的可靠性。
45.当掺杂剂扩散时，掺杂剂可以移动通过间隙。因此，超晶格图案5p可以包括含阻挡剂层5l2，使得阻挡剂可以位于在含阻挡剂层5l2中设置的间隙中。因此，阻挡剂可以阻止(或阻挡)不期望的掺杂剂迁移。也就是说，超晶格图案5p可以防止掺杂剂在第一阱区域3p、第二阱区域3n以及源极/漏极图案sd1和sd2之间移动。更具体地，超晶格图案5p可以防止在第一阱区域3p中掺杂的掺杂剂和在第二阱区域3n中掺杂的掺杂剂迁移到源极/漏极图案sd1和sd2之一。另外，超晶格图案5p可以防止掺杂在源极/漏极图案sd1和sd2中的掺杂剂迁移到第一阱区域3p或第二阱区域3n中的任何一个中。这些结果提高了半导体器件的整体可靠性。
46.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以被第一层间绝缘层il1覆盖。第二至第四层间绝缘层il2、il3和il4可以顺序地堆叠在第一层间绝缘层il1以及第一栅极封盖图案cp1和第二栅极封盖图案cp2上。第一层间绝缘层il1至第四层间绝缘层il4中的每一个可以包括单层或多层，所述多层包括氧化硅层、氮化硅层、氮氧化硅层或多孔绝缘层中的至少一个。
47.第一接触插塞ca1和第二接触插塞ca2可以设置在第一层间绝缘层il1中，并且可以分别与第一源极/漏极图案sd1和第二源极/漏极图案sd2接触。接触封盖图案ip可以分别设置在第一接触插塞ca1和第二接触插塞ca2上。接触封盖图案ip可以穿透第二层间绝缘层il2和第一层间绝缘层il1的一部分，并且可以分别与第一接触插塞ca1和第二接触插塞ca2接触。接触封盖图案ip可以包括诸如氧化硅、氮氧化硅和/或氮化硅等的绝缘材料。第三接触插塞ca3和第四接触插塞ca4可以穿透接触封盖图案ip以分别与第一接触插塞ca1和第二接触插塞ca2接触。第三接触插塞ca3和第四接触插塞ca4可以在第一水平方向x或第二水平方向y上具有宽度，该宽度小于第一接触插塞ca1和第二接触插塞ca2在第一水平方向x或第二水平方向y上的宽度。第一通孔插塞va1和第一互连线m1可以设置在第三层间绝缘层il3中。第二通孔插头va2和第二互连线m2可以设置在第四层间绝缘层il4中。第一接触插塞ca1至第四接触插塞ca4、第一通孔塞va1和第二通孔塞va2以及第一互连线m1和第二互连线m2可以包括至少一种金属，例如钨、铜和/或铝。
48.在图2a和图2b中，由于超晶格图案5p防止了掺杂在源极/漏极图案sd1和sd2中的掺杂剂的扩散，因此可以省略第一阱区域3p和第二阱区域3n中的至少一个。在一些实施例中，第一阱区域3p和第二阱区域3n都可以被省略。
49.在前述示例中，已经将衬底1描述为包括多个有源图案(例如，第一有源图案ap1和第二有源图案ap2)。因此，可以将超晶格图案5p理解为设置在衬底1中。
50.图4a至图10a是示出制造具有类似于图2a所示的截面的半导体器件的方法的截面图，图4b至图10b是示出制造具有类似于图2b所示的截面的半导体器件的方法的截面图。
51.参考图4a和图4b，可以在包括第一区域nr和第二区域pr的衬底1上执行离子注入工艺，从而形成第一阱区域3p和第二阱区域3n。衬底1可以是单晶硅晶片或绝缘体上硅(soi)衬底。例如，第一阱区域3p可以掺杂有第一导电类型的掺杂剂，并且第二阱区域3n可以掺杂有第二导电类型的掺杂剂。当形成第一阱区域3p时，第二区域pr可以被掩模图案(例如，光刻胶图案)覆盖。另外，当形成第二阱区域3n时，第一区域nr可以被附加的掩模图案(例如，光刻胶图案)覆盖。
52.参考图5a、图5b和图3，可以在衬底1的上表面上形成超晶格层5。(例如)图3所示，可以通过交替堆叠半导体层5l1和含阻挡剂层5l2来形成超晶格层5。可以通过选择性外延生长(seg)工艺、化学气相沉积(cvd)工艺、或原子层沉积(ald)工艺来形成超晶格层5。例如，形成超晶格层5的工艺可以包括一个循环，该循环包括通过seg工艺生长半导体层5l1(例如，硅层)的第一步骤、以及通过seg工艺在其上形成生长含阻挡剂层5l2(例如，硅层)同时在原位用阻挡剂掺杂含阻挡剂层5l2的第二步骤。该循环可以执行一次或重复多次。可以在超晶格层5上形成有源鳍层7。有源鳍层7可以包括与衬底1相同的半导体材料。有源鳍层7可以通过选择性外延生长(seg)工艺、化学气相沉积(cvd)工艺、或原子层沉积(ald)工艺来形成。
53.参考图6a和图6b，可以蚀刻有源鳍层7、超晶格层5和衬底1以形成第一沟槽tr1和第二沟槽tr2。第一沟槽tr1可以比第二沟槽tr2更深(在竖直方向z上测量)。第一沟槽tr1可以位于第一区域nr和第二区域pr之间或第一阱区域3p和第二阱区域3n之间。多个第二沟槽tr2可以形成在第一区域nr和第二区域pr中的每一个上。可以通过第二沟槽tr2的形成，在第一区域nr上形成第一有源图案ap1、超晶格图案5p和第一有源鳍af1。可以通过第二沟槽
tr2的形成，在第二区域pr上形成第二有源图案ap2、超晶格图案5p和第二有源鳍af2。
54.可以在衬底1的顶表面上形成器件隔离层，并且可以在器件隔离层上执行各向异性蚀刻工艺，以形成填充整个第一沟槽tr1和部分第二沟槽tr2的器件隔离结构10。第一有源鳍af1和第二有源鳍af2的侧壁可以暴露在器件隔离结构10上。在此，第一有源鳍af1和第二有源鳍af2可以具有与图1的第一有源图案ap1和第二有源图案ap2相同的平面形状。第一有源图案ap1和第二有源图案ap2的侧壁以及超晶格图案5p可以被器件隔离结构10覆盖。
55.参考图7a和图7b，可以形成虚设栅极绝缘层dgi、虚设栅电极dge和虚设封盖图案dcp，以与第一有源鳍af1和第二有源鳍af2相交。虚设栅极绝缘层dgi可以由例如氧化硅层形成。虚设栅电极dge可以由例如多晶硅层形成。虚设封盖图案dcp可以由例如氮化硅层形成。可以形成栅极间隔物gs以覆盖虚设栅极绝缘层dgi、虚设栅电极dge和虚设封盖图案dcp的侧壁。
56.参考图7a、图7b、图8a和图8b，可以蚀刻虚设栅电极dge两侧处的第一有源鳍af1，以形成第一凹陷区域r1。此时，也可以部分地蚀刻超晶格图案5p的上部。可以执行seg工艺以在第一凹陷区域r1中形成第一源极/漏极图案sd1。当执行seg工艺时，第一源极/漏极图案sd1可以原位掺杂有第二导电类型(例如，n型)的掺杂剂。另外，可以蚀刻虚设栅电极dge两侧处的第二有源鳍af2，以形成第二凹陷区域r2。在此，也可以部分地蚀刻超晶格图案5p的上部分。可以执行seg工艺以在第二凹陷区域r2中形成第二源极/漏极图案sd2。当执行seg工艺时，第二源极/漏极图案sd2可以原位掺杂有第一导电类型的掺杂剂(例如，p型掺杂剂)。
57.参考图8a、图8b、图9a和图9b，可以形成第一层间绝缘层il1以覆盖源极/漏极图案sd1和sd2。第一层间绝缘层il1可以暴露虚设封盖图案dcp的顶表面。可以去除虚设封盖图案dcp、虚设栅电极dge和虚设栅极绝缘层dgi，并且可以形成栅极绝缘层gi、栅电极ge和栅极封盖图案cp。栅极绝缘层gi可以形成为覆盖第一有源鳍af1和第二有源鳍af2的顶表面以及栅极间隔物gs的内侧壁。栅电极ge可以包括例如诸如钨等金属。栅极封盖图案cp可以包括例如氮化硅层。
58.参考图9a、图9b、图10a和图10b，可以去除第一区域nr和第二区域pr之间的衬底1上的栅极封盖图案cp、栅电极ge和栅极绝缘层gi的部分以形成凹槽gr，该凹槽gr在第一水平方向x上延伸并暴露器件隔离结构10。在此，栅电极ge可以分为第一栅电极ge1和第二栅电极ge2。同样，栅极绝缘层gi可以分为第一栅极绝缘层gi1和第二栅极绝缘层gi2，并且栅极封盖图案cp可以分为第一栅极封盖图案cp1和第二栅极封盖图案cp2。随后，可以通过用绝缘材料填充凹槽gr来形成栅极分离图案sp。栅极分离图案sp可以由相对于第一层间绝缘层il1具有蚀刻选择性的材料来形成。在一些实施例中，第一栅电极ge1和第二栅电极ge2可以同时形成，并且第一栅极绝缘层gi1和第二栅极绝缘层gi2可以同时形成。备选地，第一栅电极ge1和第二栅电极ge2可以使用不同的工艺由不同的材料形成，和/或第一栅极绝缘层gi1和第二栅极绝缘层gi2可以使用不同的工艺由不同的材料形成。可以执行后续工艺以完成图1、图2a和图2b的半导体器件的制造。
59.图11a是沿图1的线a
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a’和b
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b’截取的截面图，图11b是沿图1的线c
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c’截取的截面图。
60.参考图11a和图11b，半导体器件可以包括多桥沟道场效应晶体管(mbcfet)。第一
沟道图案ch1可以竖直地堆叠在超晶格图案5p上，该超晶格图案5p设置在第一区域nr上。第一沟道图案ch1可以设置在第一源极/漏极图案sd1之间。第一栅电极ge1可以延伸以设置在第一沟道图案ch1之间。另外，第一栅电极ge1也可以设置在超晶格图案5p与第一沟道图案ch1中的最下面的一个第一沟道图案之间。第一栅极绝缘层gi1可以设置在第一栅电极ge1与第一沟道图案ch1之间、第一栅电极ge1与第一源极/漏极图案sd1之间以及第一栅电极ge1与超晶格图案5p之间。超晶格图案5p可以与第一栅极绝缘层gi1接触。
61.第二沟道图案ch2可以竖直地堆叠在超晶格图案5p上，该超晶格图案5p设置在第二区域pr上。第二沟道图案ch2可以设置在第二源极/漏极图案sd2之间。第二栅电极ge2可以延伸以设置在第二沟道图案ch2之间。另外，第二栅电极ge2也可以设置在超晶格图案5p与第二沟道图案ch2中的最下面的一个第二沟道图案之间。第二栅极绝缘层gi2可以设置在第二栅电极ge2与第二沟道图案ch2之间、第二栅电极ge2与第二源极/漏极图案sd2之间以及第二栅电极ge2与超晶格图案5p之间。超晶格图案5p可以与第二栅极绝缘层gi2接触。第一沟道图案ch1和/或第二沟道图案ch2中的每一个可以具有第七厚度t7。例如，第七厚度t7可以在约5nm至15nm的范围内。
62.图11a和图11b所示的实施例可以与半导体器件相对应，其中用第一沟道图案ch1替代图2a的第一有源鳍af1，用第二沟道图案ch2替代图2a的第二有源鳍af2。其他元件和/或组件可以与参考图2a和图2b描述的相同或相似。
63.在图11a和图11b的半导体器件中，栅电极ge1和ge2可以设置在最下面的沟道图案ch1和ch2与超晶格图案5p之间。因此，可以容易地控制所有的沟道图案ch1和ch2。由此，可以提高半导体器件的可靠性。
64.为了制造图11a和图11b的半导体器件，可以使用类似于(例如)图5a和图5b所示的步骤来交替地堆叠沟道层和牺牲层，而不是形成有源鳍层7。另外，在图9a和图9b所示的步骤中，可以通过在去除虚设栅电极dge之后去除牺牲层来形成空的空间，然后，可以执行后续工艺以在空的空间中形成栅电极ge1和ge2以及栅极绝缘层gi1和gi2。
65.图12和图13是沿图1的线a
‑
a’和b
‑
b’截取的截面图。
66.参考图12，绝缘间隔物ps可以设置在第一区域nr上的第一栅极绝缘层gi1和第一源极/漏极图案sd1之间。绝缘间隔物ps可以包括例如氮化硅。即使未在附图中示出，绝缘间隔物ps也可以设置在第二区域pr上的第二栅极绝缘层gi2和第二源极/漏极图案sd2之间。其他元件和组件可以与参考图11a和图11b描述的相同或相似。
67.参考图13，在第一区域nr上，第一栅极绝缘层gi1可以与超晶格图案5p不接触，而是可以与超晶格图案5p间隔开。第一沟道图案ch1可以设置在第一栅极绝缘层gi1和超晶格图案5p之间。第一沟道图案ch1可以与超晶格图案5p的半导体层5l1(参见图3)或含阻挡剂层5l2(参见图3)接触。另外，在第二区域pr上，第二栅极绝缘层gi2可以与超晶格图案5p不接触，而是可以与超晶格图案5p间隔开。第二沟道图案ch2可以设置在第二栅极绝缘层gi2和超晶格图案5p之间。其他元件和组件可以与参考图12描述的相同或相似。在图13所示的实施例中，当在关于图11a和图11b描述的步骤期间去除牺牲层时，可以不暴露超晶格图案5p，但是可以暴露最下面的沟道图案ch1和ch2。因此，可以防止超晶格图案5p的损坏，结果，可以提高半导体器件的整体可靠性。
68.图14a是沿图1的线a
‑
a’和b
‑
b’截取的截面图，图14b是沿图1的线d
‑
d’截取的截面
图。
69.参考图14a和图14b，第一超晶格图案5pa可以在第一区域nr上与第一源极/漏极图案sd1间隔开。第一有源鳍af1的一部分可以设置在第一源极/漏极图案sd1和第一超晶格图案5pa之间。第二超晶格图案5pb可以与第二区域pr上的第二源极/漏极图案sd2接触。第一凹陷区域r1可以比第二凹陷区域r2浅。第一超晶格图案5pa和第二超晶格图案5pb中的每一个可以包括半导体层5l1和含阻挡剂层5l2，所述半导体层5l1和含阻挡剂层5l2交替且重复地堆叠，如参考图3所述。第一超晶格图案5pa和第二超晶格图案5pb可以包括相同的阻挡剂。备选地，由于第一源极/漏极图案sd1中掺杂的掺杂剂的类型与第二源极/漏极图案sd2中掺杂的掺杂剂的类型不同，因此第一超晶格图案5pa中包含的阻挡剂可以与第二超晶格图案5pb中包含的阻挡剂不同。因此，可以进一步优化这些晶体管的性能。其他元件和组件可以与关于图2a和图2b描述的那些元件和组件相同或相似。
70.图15、图16、图17、图18和图19是沿图1的线a
‑
a’和b
‑
b’截取的截面图。
71.参考图15，第一超晶格图案5pa可以与第一源极/漏极图案sd1的底表面和侧壁接触。第二超晶格图案5pb可以与第二源极/漏极图案sd2的底表面和侧壁接触。第一超晶格图案5pa可以不在图5a和图5b的步骤中形成，而是可以在图8a和图8b的步骤中在形成第一凹陷区域r1之后并在形成第一源极/漏极图案sd1之前形成。另外，第二超晶格图案5pb可以在形成第二凹陷区域r2之后并在形成第二源极/漏极图案sd2之前形成。第一超晶格图案5pa和第二超晶格图案5pb可以共形地形成为具有基本均匀的厚度。在图15中，第一超晶格图案5pa和第二超晶格图案5pb的顶端位于与第一源极/漏极图案sd1和第二源极/漏极图案sd2的顶端相同的高度(或水平)。备选地，第一源极/漏极图案sd1和第二源极/漏极图案sd2可以从第一超晶格图案5pa和第二超晶格图案5pb的顶端突出。另外，第一源极/漏极图案sd1和第二源极/漏极图案sd2可以覆盖第一超晶格图案5pa和第二超晶格图案5pb的顶端。超晶格图案5pa和5pb未设置在有源鳍af1和af2与有源图案ap1和ap2之间。有源鳍af1和af2可以分别连接到有源图案ap1和ap2。其他元件和组件可以与关于图14a和14b描述的那些元件和组件相同或相似。
72.参考图16，第一超晶格图案5pa可以与第一源极/漏极图案sd1的底表面接触，但是可以不覆盖第一源极/漏极图案sd1的侧壁。第二超晶格图案5pb可以与第二源极/漏极图案sd2的底表面接触，但是可以不覆盖第二源极/漏极图案sd2的侧壁。第一超晶格图案5pa和第二超晶格图案5pb中的每一个可以在第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的底表面的边缘处具有第三厚度t3，并且可以在第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每一个的底表面的中央部分下方具有第四厚度t4。在一些实施例中，第四厚度t4可以大于第三厚度t3。其他元件和组件可以与关于图15描述的那些元件和组件相同或相似。
73.参考图17，第一区域nr上的第一超晶格图案5pa的第一高度(或水平)可以与第二区域pr上的第二超晶格图案5pb的第二高度(或水平)不同。在一些实施例中，第一超晶格图案5pa的第一高度可以大于第二超晶格图案5pb的第二高度。在此，第一源极/漏极图案sd1的底表面可以高于第二源极/漏极图案sd2的底表面。第一超晶格图案5pa的厚度可以等于第二超晶格图案5pb的厚度。其他元件和组件可以与关于图14a描述的那些元件和组件相同或相似。
74.参考图18，超晶格图案5p可以设置在第一区域nr上，但是可以不设置在第二区域pr上。因此，第二栅极绝缘层gi2可以与第二区域pr上的第二有源图案ap2直接接触。其他元件和组件可以与关于图12描述的那些元件和组件相同或相似。
75.在这方面，图18的实施例示出了更具体地定位超晶格图案5p的情况。例如，掺杂在nmos晶体管的源极/漏极图案中的磷(p)可以扩散到周围的区域中并产生短沟道效应和/或降低电荷迁移率。备选地或附加地，掺杂在pmos晶体管的源极/漏极图案的硅锗中的硼可以相对较少地扩散。因此，可以仅在更可能由于掺杂剂扩散而导致缺陷的区域中选择性地形成超晶格图案5p。
76.参考图19，第二阱区域3n可以形成在第一区域nr和第二区域pr两者的衬底1中。其他元件和组件可以与关于图18描述的那些元件和组件相同或相似。在此，超晶格图案5p可以设置在第一区域nr上，以充分地阻挡掺杂在第一源极/漏极图案sd1中的掺杂剂的迁移，因此，可以不需要掺杂有不同导电类型的掺杂剂的第一阱区域3p(例如，参见图18)。由于在某些实施例中在第一区域nr和第二区域pr两者中形成第二阱区域3n，因此可以不需要用于形成具有不同导电类型的第一阱区域3p和第二阱区域3n的掩模图案(例如，光刻胶图案)。(例如，参见图4a和图4b)。因此，可以简化总体制造工艺。
77.图20是示出根据本发明构思的实施例的半导体器件的截面图。
78.参考图20，可以提供竖直场效应晶体管。详细地，超晶格图案5p可以设置在第一区域nr的衬底1上。第一有源图案ap1可以设置在超晶格图案5p上。第一有源图案ap1可以具有在垂直于衬底1的顶表面的方向上延伸的柱形状。第一有源图案ap1的下部的侧壁可以与第一源极图案s1接触。第一源极图案s1可以围绕第一有源图案ap1的下部。第一源极图案s1的底表面可以与超晶格图案5p接触。第一层间绝缘层il1可以设置在第一源极图案s1的顶表面上。第一栅电极ge1可以覆盖第一有源图案ap1的中间部分的侧壁和第一层间绝缘层il1的顶表面。第一栅电极ge1可以具有l形的截面。第一栅电极ge1可以围绕第一有源图案ap1的中间部分。第一栅极绝缘层gi1可以设置在第一栅电极ge1和第一有源图案ap1之间。第一栅极绝缘层gi1可以在第一栅电极ge1和第一层间绝缘层il1之间延伸。第一栅电极ge1可以被保护层pl覆盖。第二层间绝缘层il2可以设置在保护层pl上。第一漏极图案d1可以设置在第一有源图案ap1的顶端上。当第一区域nr是nmos晶体管区域时，第一源极图案s1和第一漏极图案d1可以是例如掺杂有磷的硅图案。
79.第二区域pr上的第二源极图案s2、第二有源图案ap2、第二栅电极ge2、第二栅极绝缘层gi2和第二漏极图案d2可以具有与第一区域nr上的第一源极图案s1、第一有源图案ap1、第一栅电极ge1、第一栅极绝缘层gi1和第一漏极图案d1相同或相似的形状。当第二区域pr是pmos晶体管区域时，第二源极图案s2和第二漏极图案d2可以是例如掺杂有硼的硅锗图案。其他元件和组件可以与关于图2a和图2b描述的那些元件和组件相同或相似。
80.图21是沿图1的线a
‑
a’和b
‑
b’截取的截面图。
81.参考图21，设置在第一区域nr上的第一超晶格图案5pa的第五厚度t5可以与设置在第二区域pr上的第二超晶格图案5pb的第六厚度t6不同。在一些实施例中，第五厚度t5可以大于第六厚度t6。第一超晶格图案5pa的顶表面可以位于与第二超晶格图案5pb的顶表面相同的高度，并且第一超晶格图案5pa的底表面可以低于第二超晶格图案5pb的底表面。备选地，第一超晶格图案5pa和第二超晶格图案5pb的底表面可以位于相同的高度，并且第一
超晶格图案5pa和第二超晶格图案5pb的顶表面可以位于不同的高度。其他元件和组件可以与关于图2a描述的那些元件和组件相同或相似。
82.如以上在各种示例中所描述的，根据本发明构思的实施例的半导体器件可以包括超晶格图案，该超晶格图案被配置为阻止或防止掺杂在源极/漏极图案和各种阱区域中的掺杂剂的迁移(例如，扩散)。相应地，可以提高半导体器件的可靠性。
83.尽管已经参考示例实施例描述了本发明构思，但是本领域技术人员应清楚，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解的是，上述实施例不是限制性的而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽允许解释来确定，并且不应受限于或限制于之前的说明。