半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.在半导体集成电路制造工艺中，会采用一系列的工序，例如淀积、光刻、刻蚀和平坦化工艺等，从而形成半导体结构。其中，光刻和刻蚀是半导体制造过程中主要的图形化手段。
3.光刻工艺通常是在一个基底上形成光敏材料层(例如：光刻胶层)，然后将掩膜板(mask)上的图形通过曝光转移至光敏材料层上，从而在所述光敏材料层内形成图形，以形成图形化的掩膜层，定义出待刻蚀区域；而刻蚀工艺通常是以所述掩膜层为掩膜，对待刻蚀层中的待刻蚀区域进行刻蚀，从而将所述掩膜层内的图形转移至待刻蚀层中，进而在所述待刻蚀层内形成所需的结构。
4.随着超大集成电路的不断发展，半导体器件的关键尺寸(critical dimension，cd)不断减小，在关键尺寸越来越小的情况下，如何提高图形转移的精准度和稳定性成为业界的研究热点。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；以第一预设沉积温度在所述基底上形成非晶硅材料层，所述非晶硅材料层用于形成伪栅结构或核心层，所述第一预设沉积温度低于非晶硅的晶化温度；刻蚀所述非晶硅材料层，形成非晶硅层，所述非晶硅层用于作为伪栅结构或核心层。
7.可选的，所述非晶硅材料层用于形成核心层；刻蚀所述非晶硅材料层，形成非晶硅层的步骤中，所述非晶硅层用于作为核心层；形成所述核心层后，所述形成方法还包括：在所述核心层的侧壁形成掩膜侧墙；形成所述掩膜侧墙后，去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜对所述基底进行刻蚀，将所述掩膜侧墙的图形传递至所述基底中，形成衬底以及凸出于所述衬底的鳍部。
8.可选的，在所述核心层的侧壁形成掩膜侧墙的步骤包括：以第二预设沉积温度形成保形覆盖所述核心层和基底的掩膜材料层，所述第二预设沉积温度低于非晶硅的晶化温度；去除位于所述核心层顶部和所述基底上的所述掩膜材料层，保留位于所述核心层侧壁的剩余掩膜材料层作为掩膜侧墙。
9.可选的，所述非晶硅材料层用于形成伪栅结构；以第一预设沉积温度在所述基底上形成非晶硅材料层后，刻蚀所述非晶硅材料层之前，所述形成方法还包括：在所述非晶硅材料层上形成分立的核心层；在所述核心层的侧壁形成掩膜侧墙；形成所述掩膜侧墙后，去除所述核心层；刻蚀所述非晶硅材料层的步骤包括：在去除所述核心层后，以所述掩膜侧墙
为掩膜刻蚀所述非晶硅材料层，形成非晶硅层，所述非晶硅层用于作为伪栅结构。
10.可选的，在所述核心层的侧壁形成掩膜侧墙的步骤包括：以第二预设沉积温度形成保形覆盖所述核心层和非晶硅材料层的掩膜材料层，所述第二预设沉积温度低于非晶硅的晶化温度；去除位于所述核心层顶部和所述非晶硅材料层上的所述掩膜材料层，保留位于所述核心层侧壁的剩余掩膜材料层作为掩膜侧墙。
11.可选的，在所述非晶硅材料层上形成分立的核心层的步骤包括：以第三预设沉积温度在所述非晶硅材料层上形成核心材料层，所述第三预设沉积温度低于非晶硅的晶化温度；刻蚀所述核心材料层，形成分立的核心层。
12.可选的，采用炉管工艺，在所述基底上形成非晶硅材料层。
13.可选的，采用原子层沉积工艺，形成所述掩膜材料层。
14.可选的，采用炉管工艺，形成所述核心材料层。
15.可选的，所述第一预设沉积温度小于或等于510摄氏度。
16.可选的，所述第一预设沉积温度为400摄氏度至510摄氏度。
17.可选的，所述第二预设沉积温度小于或等于510摄氏度。
18.可选的，所述第二预设沉积温度为400摄氏度至510摄氏度。
19.可选的，所述第三预设沉积温度小于或等于510摄氏度。
20.可选的，所述第三预设沉积温度为400摄氏度至510摄氏度。
21.可选的，所述掩膜侧墙的材料包括氮化硅、氮氧化硅、碳化硅或碳氮氧化硅。
22.可选的，所述核心层的材料包括非晶硅。
23.与现有技术相比，本发明实施例的技术方案具有以下优点：
24.本发明实施例提供的半导体结构的形成方法的技术方案中，以第一预设沉积温度在基底上形成非晶硅材料层，所述非晶硅材料层用于形成伪栅结构或核心层，所述第一预设沉积温度低于非晶硅的晶化温度；通过使第一预设沉积温度低于非晶硅的晶化温度，能够降低在形成非晶硅材料层的过程中非晶硅发生晶化的概率，不易使非晶硅转化为多晶硅，即有利于将所述非晶硅材料层的材料状态保持为非晶态，相应的，后续刻蚀所述非晶硅材料层时，有利于提高刻蚀速率的均一性以及刻蚀效果的均一性，从而减小非晶硅层的线边缘粗糙度(line edge roughness，ler)，其中，所述非晶硅层用于作为伪栅结构或核心层，因此，提高非晶硅层的线边缘粗糙度，相应有利于提高半导体结构的性能。
附图说明
25.图1至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
26.图7至图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
27.随着mosfet的特征尺寸的不断减小，高介电常数介质金属栅极(high-kmetal gate，hkmg)技术被广泛应用于半导体制造工艺中，且hkmg技术通常采用后栅(gate last)工艺。在后栅工艺中，通常会先形成伪栅结构，以占据金属栅极结构的位置，后续以金属栅极结构替换所述伪栅结构。其中，伪栅结构的材料通常为多晶硅，且形成伪栅结构的制程通
常包括形成多晶硅材料层的步骤以及刻蚀多晶硅材料层的步骤。
28.但是，在所述多晶硅材料层中，多晶硅材料具有多种晶向，包括<100>晶向、<110>晶向和<111>晶向。不同晶向的多晶硅的被刻蚀速率不同，例如，对<100>晶向的多晶硅的刻蚀速率最大，对<111>晶向的多晶硅的刻蚀速率最小。
29.因此，在刻蚀多晶硅材料层的步骤中，对所述多晶硅材料层的刻蚀速率均一性和刻蚀效果均一性均较差，从而导致伪栅结构的线边缘粗糙度较差，进而影响金属栅极结构的线边缘粗糙度，相应导致半导体结构的性能下降。而且，金属栅极结构的线边缘粗糙度的提高，还容易增加与源漏掺杂区相连的导电插塞和金属栅极结构发生短接的概率，相应也会导致半导体结构的良率下降。其中，随着mosfet的特征尺寸的不断减小，线边缘粗糙度问题对半导体结构的性能的影响则越明显。
30.为了改善上述问题，目前一种方案是采用非晶硅材料以形成伪栅结构，与具有多种晶向的多晶硅材料相比，非晶硅材料不具有晶向，因此，对非晶硅材料的刻蚀速率均一性和刻蚀效果均一性较佳。
31.但是，采用非晶硅材料后，伪栅结构的线边缘粗糙度仍较差。经研究发现，在形成非晶硅材料层的过程中，当温度达到其晶化温度后，非晶硅容易发生晶化，从而转化为多晶硅。因此，即使伪栅结构采用非晶硅材料，仍难以改善伪栅结构的线边缘粗糙度差的问题。
32.调整刻蚀工艺的工艺参数是另一种优化方式。但是，调整刻蚀工艺的工艺参数会影响伪栅结构的整体形貌，无法实现局部修正，从而容易导致伪栅结构出现底切(under cut)问题。因此，也难以通过优化刻蚀工艺的方式，改善线边缘粗糙度差的问题。
33.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；以第一预设沉积温度在所述基底上形成非晶硅材料层，所述非晶硅材料层用于形成伪栅结构或核心层，所述第一预设沉积温度低于非晶硅的晶化温度；刻蚀所述非晶硅材料层，形成非晶硅层，所述非晶硅层用于作为伪栅结构或核心层。
34.本发明实施例以第一预设沉积温度在基底上形成非晶硅材料层，所述非晶硅材料层用于形成伪栅结构或核心层，所述第一预设沉积温度低于非晶硅的晶化温度；通过使第一预设沉积温度低于非晶硅的晶化温度，能够降低在形成非晶硅材料层的过程中非晶硅发生晶化的概率，不易使非晶硅转化为多晶硅，即有利于将所述非晶硅材料层的材料状态保持为非晶态，相应的，后续刻蚀所述非晶硅材料层时，有利于提高刻蚀速率的均一性以及刻蚀效果的均一性，从而提高非晶硅层的线边缘粗糙度，其中，所述非晶硅层用于作为伪栅结构或核心层，因此，提高非晶硅层的线边缘粗糙度，相应有利于提高半导体结构的性能。
35.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
36.图1至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
37.参考图1，提供基底100。
38.所述基底100作为待刻蚀层。本实施例中，所述基底100用于形成衬底以及位于衬底上的鳍部。
39.本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基底。
40.在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成鳍部提供工艺基础。
41.需要说明的是，所述形成方法还包括：在所述基底100上形成硬掩膜材料层110；在所述硬掩膜材料层110上形成刻蚀停止层115。
42.所述硬掩膜材料层110用于经后续刻蚀工艺形成硬掩膜层，所述硬掩膜层用于作为刻蚀基底100的掩膜。而且，在后续形成隔离结构(sti)的研磨工艺中，所述硬掩膜层顶部用于定义该研磨工艺的停止位置。
43.本实施例中，所述硬掩膜材料层110的材料为氮化硅。
44.后续制程还包括在刻蚀停止层115上形成核心层，形成核心层的制程通常包括沉积的步骤和刻蚀的步骤，在刻蚀工艺过程中，所述刻蚀停止层115的顶面用于定义该刻蚀工艺的停止位置，从而对硬掩膜材料层110起到保护作用，进而降低硬掩膜材料层110出现顶面高度不一致问题的概率，使后续所形成的目标图形的高度和形貌能满足工艺需求。此外，后续形成于核心层侧壁上的掩膜侧墙也通过沉积和刻蚀相结合的工艺所形成，在形成掩膜侧墙的过程中，所述刻蚀停止层115的顶面也能定义刻蚀工艺的停止位置。
45.本实施例中，所述刻蚀停止层115的材料为氧化硅。
46.本实施例中，采用化学气相沉积工艺，形成所述硬掩膜材料层110和刻蚀停止层115。其中，化学气相沉积工艺的工艺温度较低，例如为100摄氏度至200摄氏度。
47.继续参考图1，以第一预设沉积温度在所述基底100上形成非晶硅材料层200，所述非晶硅材料层200用于形成核心(core)层，所述第一预设沉积温度低于非晶硅的晶化温度。
48.所述非晶硅材料层200用于经后续的刻蚀工艺后，形成核心层。
49.通过使第一预设沉积温度低于非晶硅的晶化温度，能够降低在形成非晶硅材料层200的过程中非晶硅发生晶化的概率，不易使非晶硅转化为多晶硅，即有利于将所述非晶硅材料层200的材料状态保持为非晶态，非晶硅材料不具有晶向，相应的，后续刻蚀所述非晶硅材料层200以形成核心层时，有利于提高刻蚀速率的均一性以及刻蚀效果的均一性，从而减小核心层的线边缘粗糙度，进而提高后续图形传递的质量，相应提高半导体结构的性能。
50.本实施例中，采用炉管工艺，在所述基底100上形成非晶硅材料层200。
51.炉管工艺的工艺温度较高，有利于提高非晶硅材料层200的沉积速率，从而提高制造效率，而且，炉管工艺的工艺时间也较长。
52.提高所述第一预设沉积温度，有利于提高非晶硅的沉积速率。其中，当温度高于550摄氏度时，非晶硅发生晶化的概率会变高，因此，所述第一预设沉积温度小于或等于510摄氏度，以显著降低非晶硅发生晶化的概率。
53.但是，当所述第一预设沉积温度过低时，容易导致所述非晶硅材料层200无法形成，从而降低所述非晶硅材料层200的膜层质量，或者，在其他工艺参数一定的情况下，容易导致所述非晶硅材料层200的厚度难以达到预设值，为了使所述非晶硅材料层200的厚度达到预设值，相应需要增加工艺时间，而在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高。
54.为此，本实施例中，所述第一预设沉积温度为400摄氏度至510摄氏度，从而使得所述非晶硅材料层200的膜层质量和厚度能够满足工艺需求，同时，降低非晶硅发生晶化的概
率。
55.结合参考图1和图2，刻蚀所述非晶硅材料层200(如图1所示)，形成非晶硅层210，所述非晶硅层210用于作为核心层。
56.本实施例中，采用自对准双重图形化(self-aligned double patterning，sadp)工艺形成鳍部，所述核心层用于为后续形成掩膜侧墙提供工艺基础，所述核心层用于定义相邻鳍部的间隔。其中，所述掩膜侧墙用于定义鳍部的形状、位置和尺寸。
57.具体地，形成非晶硅层210的步骤包括：如图1所示，在所述非晶硅材料层200上形成掩膜叠层(未标示)，所述掩膜叠层包括覆盖所述非晶硅材料层200的底部抗反射涂(bottom anti-reflective coating，barc)层300、以及位于所述底部抗反射涂层300上的光刻胶层310；如图2所示，以所述光刻胶层310为掩膜，依次刻蚀所述底部抗反射涂层300和非晶硅材料层200，将所述非晶硅材料层200图形化为非晶硅层210；形成所述非晶硅层210后，去除剩余的所述掩膜叠层。
58.所述底部抗反射涂层300用于减小曝光时的反射效应，从而提高图形的转移精度。
59.本实施例中，通过刻蚀非晶硅材料层200，形成核心层，这有利于提高核心层的侧壁垂直度。
60.需要说明的是，所述形成方法用于形成鳍部，因此，形成所述核心层后，所述形成方法还包括：
61.结合参考图3和图4，在所述核心层(即非晶硅层210)的侧壁形成掩膜侧墙230(如图4所示)。
62.所述掩膜侧墙230用于作为刻蚀所述基底100的掩膜。
63.后续还需去除所述核心层，因此，所述核心层和掩膜侧墙230之间具有较高的刻蚀选择比，从而在去除所述核心层的过程中，降低掩膜侧墙230受损的概率。
64.因此，所述掩膜侧墙230的材料选取为：在去除所述核心层的步骤中，所述核心层与所述掩膜侧墙230的刻蚀选择比大于或等于3:1。具体地，所述核心层与所述掩膜侧墙230的刻蚀选择比大于或等于5:1。
65.本实施例中，所述掩膜侧墙230的材料为氮化硅。非晶硅与氮化硅的刻蚀选择比较高，而且，硅与氮化硅的刻蚀选择比较高，从而能够较好地将所述掩膜侧墙230的图形传递至所述基底100中。
66.在其他实施例中，所述掩膜侧墙的材料还可以为氮氧化硅、碳化硅或碳氮氧化硅等其他合适的材料。
67.具体地，形成所述掩膜侧墙230的步骤包括：如图3所示，以第二预设沉积温度形成保形覆盖所述核心层(即非晶硅层210)和硬掩膜材料层110的掩膜材料层220，所述第二预设沉积温度低于非晶硅的晶化温度；如图4所示，去除位于所述核心层顶部和所述硬掩膜材料层110上的所述掩膜材料层220，保留位于所述核心层侧壁的剩余掩膜材料层220作为掩膜侧墙230。
68.本实施例中，采用原子层沉积工艺，形成所述掩膜材料层220。
69.原子层沉积工艺通常用于进行原子尺度可控的薄膜生长，该工艺是以单原子层形式逐层沉积形成薄膜，有利于提高对掩膜材料层220厚度的控制精度以及掩膜材料层220的厚度均一性，并且，该工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述掩膜材料
层220对核心层和硬掩膜材料层110的覆盖效果。
70.其中，由于原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，原子层沉积工艺包括多个循环过程，因此，原子层沉积工艺的工艺时间通常较长。
71.所述掩膜材料层220沉积在所述非晶硅层210上，在形成掩膜材料层220的过程中，所述非晶硅层210也位于沉积腔室中，在热传导的作用下，所述第二预设沉积温度也会对所述非晶硅层210产生影响，由于原子层沉积工艺的工艺时间通常较长，在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高，当所述第二预设沉积温度过高时，也容易导致非晶硅发生晶化，因此，通过使所述第二预设沉积温度低于非晶硅的晶化温度，以进一步降低非晶硅发生晶化的概率。
72.同理，提高所述第二预设沉积温度，有利于提高掩膜材料层220的沉积速率。其中，当温度高于550摄氏度时，非晶硅发生晶化的概率则变高，因此，所述第二预设沉积温度小于或等于510摄氏度，以降低非晶硅发生晶化的概率。
73.但是，当所述第二预设沉积温度过低时，容易导致所述掩膜材料层220无法形成，从而降低所述掩膜材料层220的膜层质量、导致所述掩膜材料层220的厚度难以达到预设值，从而影响后续所形成鳍部的形貌和尺寸，或者，为了使掩膜材料层220的厚度达到预设值，相应需要增加工艺时间，而在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高。
74.本实施例中，所述第二预设沉积温度为400摄氏度至510摄氏度，从而使得所述掩膜材料层220的膜层质量和厚度能够满足工艺需求，同时，降低非晶硅发生晶化的概率。
75.本实施例中，采用各向异性的无掩膜刻蚀工艺进行刻蚀，形成所述掩膜侧墙230，从而能够去除所述核心层顶部以及所述硬掩膜材料层110上的掩膜材料层220，并使得所述核心层侧壁上的掩膜材料层220被保留。
76.具体地，所述各向异性的无掩膜刻蚀工艺为干法刻蚀工艺。
77.参考图5，形成所述掩膜侧墙230后，去除所述核心层(即非晶硅层210)(如图4所示)。
78.通过去除所述核心层，从而为后续以所述掩膜侧墙230为掩膜刻蚀所述基底100作准备。
79.本实施例中，采用干法刻蚀工艺(例如各向异性的干法刻蚀工艺)刻蚀去除所述核心层。在干法刻蚀工艺的过程中，会在掩膜侧墙230的侧壁形成聚合物(polymer)，聚合物能够对掩膜侧墙230起到保护作用，从而减小对掩膜侧墙230的损伤，进而有利于减小掩膜侧墙230的线边缘粗糙度。
80.参考图6，去除所述核心层(即非晶硅层210)(如图4所示)后，以所述掩膜侧墙230为掩膜刻蚀所述基底100(如图5所示)，形成衬底130以及凸出于所述衬底130的鳍部140。
81.具体地，形成衬底130以及凸出于所述衬底130的鳍部140的步骤包括：以所述掩膜侧墙230为掩膜，刻蚀所述刻蚀停止层115和硬掩膜材料层110，将所述掩膜侧墙230的图形传递至硬掩膜材料层110中，以形成硬掩膜层120；形成所述硬掩膜层120后，以所述硬掩膜层120为掩膜，继续刻蚀所述基底100，刻蚀后的剩余基底100作为衬底130，位于所述衬底130上的凸起作为鳍部140。
82.需要说明的是，在刻蚀所述硬掩膜材料层110的过程中，所述掩膜侧墙230会发生
消耗。其中，在形成所述硬掩膜层120后，当所述硬掩膜层120上仍有剩余的掩膜侧墙230时，保留剩余的所述掩膜侧墙230，从而在刻蚀基底100的过程中，使剩余的所述掩膜侧墙230能够继续起到刻蚀掩膜的作用，而且，省去了单独去除所述掩膜侧墙230的步骤。
83.其中，在刻蚀硬掩膜材料层110的过程中，图形化的刻蚀停止层115仍能够起到刻蚀掩膜的作用。
84.作为一种示例，在形成所述硬掩膜层120后，所述掩膜侧墙230被去除。
85.本实施例中，采用干法刻蚀工艺(例如为各向异性的干法刻蚀工艺)，刻蚀所述硬掩膜材料层110和基底100。干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高所述鳍部140的形貌质量，而且，在所述干法刻蚀工艺过程中，通过调整刻蚀气体和刻蚀参数，能够在同一刻蚀设备中依次刻蚀所述刻蚀停止层115、硬掩膜材料层110和基底100，工艺简单，且无需转换机台。
86.本实施例中，刻蚀部分厚度的所述基底100后，所述鳍部140与衬底130为一体结构。
87.在其他实施例中，当所述基底包括第一半导体层以及外延生长于第一半导体层上的第二半导体层时，刻蚀所述基底的步骤中，仅刻蚀所述第二半导体层，所述第一半导体层用于作为衬底，凸出于第一半导体层上的剩余第二半导体层用于作为鳍部。相应的，鳍部的材料也可以与衬底的材料不同。
88.图7至图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
89.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：如图8所示，在基底(未标示)上形成非晶硅材料层500的步骤中，所述非晶硅材料层500用于形成伪栅结构。
90.参考图7，提供基底400(未标示)。
91.本实施例中，所形成的半导体结构为鳍式场效应晶体管，因此所述基底400包括衬底410以及位于所述衬底410上多个分立的鳍部420。
92.本实施例中，所述衬底410为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
93.本实施例中，所述鳍部420与衬底410为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
94.因此，本实施例中，所述鳍部420的材料与所述衬底410的材料相同，所述鳍部420的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
95.在另一些实施例中，所述方法还可用于形成全包围栅极(gate-all-around，gaa)晶体管或平面晶体管。
96.需要说明的是，所述鳍部420露出的衬底410上还形成有隔离层401，所述隔离层401覆盖所述鳍部420的部分侧壁，且所述隔离层401的顶部低于所述鳍部420的顶部。
97.所述隔离层401用于作为浅沟槽隔离结构(shallow trench isolation，sti)，所述隔离层401用于对相邻晶体管起到隔离作用。本实施例中，所述隔离层401的材料为氧化
硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
98.参考图8，以第一预设沉积温度在所述基底400上形成非晶硅材料层500，所述非晶硅材料层500用于形成伪栅结构(dummy gate)，所述第一预设沉积温度低于非晶硅的晶化温度。
99.所述非晶硅材料层500用于经后续的刻蚀工艺后，形成伪栅结构。其中，所述伪栅结构用于为金属栅极结构的形成占据空间位置。
100.所述非晶硅材料层500的材料为非晶硅，由于非晶硅不具有晶向，这相应提高了刻蚀速率的均一性以及刻蚀效果的均一性；而且，还提高了后续对所述非晶硅材料层500的刻蚀速率，相应提高了制造效率。
101.其中，通过使第一预设沉积温度低于非晶硅的晶化温度，能够降低在形成非晶硅材料层500的过程中非晶硅发生晶化的概率，不易使非晶硅转化为多晶硅，即有利于将所述非晶硅材料层500的材料状态保持为非晶态，相应的，后续刻蚀所述非晶硅材料层500以形成伪栅结构时，有利于提高刻蚀速率的均一性以及刻蚀效果的均一性，从而减小伪栅结构的线边缘粗糙度，相应能够减小金属栅极结构的线边缘粗糙度，进而提高半导体结构的性能。
102.而且，后续形成伪栅结构后，还包括去除所述伪栅结构的步骤，从而在所述伪栅结构的位置处形成金属栅极结构，因此，通过将所述非晶硅材料层500的材料状态保持为非晶态，提高刻蚀速率的均一性以及刻蚀效果的均一性，这相应有利于保障对所述伪栅结构的去除效果和去除速率，从而降低伪栅结构发生残留的问题，进而进一步提高半导体结构的性能。
103.本实施例中，采用炉管工艺，在所述基底400上形成非晶硅材料层500。
104.炉管工艺的工艺温度较高，有利于提高非晶硅材料层500的沉积速率，从而提高制造效率，而且，炉管工艺的工艺时间也较长。
105.提高所述第一预设沉积温度，有利于提高非晶硅的沉积速率。其中，当温度高于550摄氏度时，非晶硅发生晶化的概率则变高，因此，所述第一预设沉积温度小于或等于510摄氏度，以显著降低非晶硅发生晶化的概率。
106.但是，当所述第一预设沉积温度过低时，容易导致所述非晶硅材料层500无法形成，从而降低所述非晶硅材料层500的膜层质量，而且，在工艺时间等其他参数一定的情况下，容易导致所述非晶硅材料层500的厚度难以达到预设值，为了使所述非晶硅材料层500的厚度达到预设值，相应需要增加工艺时间，而在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高。
107.为此，本实施例中，所述第一预设沉积温度为400摄氏度至510摄氏度，从而使得所述非晶硅材料层500的膜层质量和厚度能够满足工艺需求，同时，降低非晶硅发生晶化的概率。
108.具体地，所述非晶硅材料层500覆盖所述鳍部420和隔离层401。
109.需要说明的是，形成所述非晶硅材料层500后，所述形成方法还包括：在所述非晶硅材料层500上形成硬掩膜材料层510以及位于所述硬掩膜材料层510上的刻蚀停止层520。
110.所述硬掩膜材料层510用于经后续刻蚀工艺形成硬掩膜层，所述硬掩膜层用于作为刻蚀所述非晶硅材料层500的掩膜，还用于对伪栅结构顶部起到保护作用。
111.本实施例中，所述硬掩膜材料层510的材料为氮化硅。
112.后续还会在所述刻蚀停止层520上形成分立的核心层，形成核心层的制程通常包括形成核心材料层的步骤、以及刻蚀核心材料层的步骤，在刻蚀核心材料层的过程中，所述刻蚀停止层520的顶面用于定义该刻蚀工艺的停止位置，以免引起过刻蚀的问题，从而降低其下方待刻蚀膜层(例如，硬掩膜材料层510)出现顶面高度不一致问题的概率，使后续所形成目标图形的高度和形貌能满足工艺需求。此外，后续形成于核心层侧壁上的掩膜侧墙通过沉积和刻蚀相结合的工艺所形成，在形成掩膜侧墙的过程中，所述刻蚀停止层520的顶面也能定义刻蚀工艺的停止位置。其中，在sadp工艺中，掩膜侧墙选用的材料通常为氮化硅。
113.因此，本实施例中，所述刻蚀停止层520的材料为氧化硅。
114.非晶硅与氧化硅的刻蚀选择比较高，氮化硅与氧化硅的刻蚀选择比也较高，从而减小形成核心层和掩膜侧墙时所采用刻蚀工艺对所述刻蚀停止层520的损伤。而且，所述硬掩膜材料层510的材料为氮化硅，所述刻蚀停止层520还用于对所述硬掩膜材料层510起到保护作用，以免形成核心层和掩膜侧墙的工艺对所述硬掩膜材料层510造成损伤。此外，后续将掩膜侧墙的图形传递至硬掩膜材料层510中的过程中，先将掩膜侧墙的图形传递至刻蚀停止层520中，因此，图形化后的刻蚀停止层520还能够在刻蚀所述硬掩膜材料层510时起到掩膜的作用。
115.在其他实施例中，根据核心层和掩膜侧墙的材料，所述刻蚀停止层的材料还可以为氮化硅或氮氧化硅。
116.结合参考图9至图11，所述形成方法还包括：在所述非晶硅材料层500上形成分立的核心层640(如图11所示)。
117.具体地，在所述刻蚀停止层520上形成所述核心层640。
118.本实施例中，采用sadp工艺形成伪栅结构，所述核心层640用于为后续形成掩膜侧墙提供工艺基础，所述核心层640用于定义相邻伪栅结构的间隔。其中，所述掩膜侧墙用于定义伪栅结构的形状、位置和尺寸。
119.后续还会去除所述核心层640，因此，所述核心层640的材料为易于被去除的材料，且去除所述核心层640的工艺对其他膜层的损伤较小。本实施例中，所述核心层640的材料为非晶硅。通过非晶硅，有利于提高核心层640的侧壁垂直度。
120.具体地，形成所述核心层640的步骤包括：如图9所示，以第三预设沉积温度在所述非晶硅材料层500上形成核心材料层600，所述第三预设沉积温度低于非晶硅的晶化温度；如图11所示，刻蚀所述核心材料层600，形成分立的核心层640。
121.本实施例中，采用炉管工艺，在所述非晶硅材料层500上形成核心材料层600。炉管工艺的工艺温度较高，有利于提高核心材料层600的沉积速率，从而提高制造效率，而且，炉管工艺的工艺时间也较长。
122.其中，所述核心材料层600沉积在所述非晶硅材料层500上，在形成核心材料层600的过程中，所述非晶硅材料层500也位于沉积腔室中，在热传导的作用下，所述第三预设沉积温度也会对所述非晶硅材料层500产生影响，当所述第三预设沉积温度过高时，也容易导致非所述非晶硅材料层500发生晶化，因此，通过使所述第三预设沉积温度低于非晶硅的晶化温度，以进一步降低所述非晶硅材料层500发生晶化的概率，从而减小后续所形成的伪栅结构的线边缘粗糙度。
123.而且，本实施例中，所述核心层640的材料也为非晶硅，因此，通过使所述第三预设沉积温度低于非晶硅的晶化温度，也能够在形成所述核心材料层600的过程中，降低核心材料层600的材料(即非晶硅)发生晶化的概率，相应的，刻蚀所述核心材料层600以形成核心层640时，有利于提高刻蚀速率的均一性以及刻蚀效果的均一性，从而减小核心层640的线边缘粗糙度。
124.后续在所述核心层640的侧壁形成掩膜侧墙，并通过所述掩膜侧墙将图形传递至所述非晶硅材料层500中，减小核心层640的线边缘粗糙度，相应也有利于减小掩膜侧墙的线边缘粗糙度，从而减小后续所形成的伪栅结构的线边缘粗糙度。
125.提高所述第三预设沉积温度，有利于提高非晶硅的沉积速率。其中，当温度高于550摄氏度时，非晶硅发生晶化的概率则变高，因此，为了降低非晶硅发生晶化的概率，所述第三预设沉积温度小于或等于510摄氏度。
126.但是，当所述第三预设沉积温度过低时，容易导致所述核心材料层600无法形成，从而降低所述核心材料层600的膜层质量，而且，在工艺时间等其他参数一定的情况下，容易导致所述核心材料层600的厚度难以达到预设值，为了使所述核心材料层600的厚度达到预设值，相应需要增加工艺时间，而在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高。
127.为此，本实施例中，所述第三预设沉积温度为400摄氏度至510摄氏度，从而使得所述核心材料层600的膜层质量和厚度能够满足工艺需求，同时，降低非晶硅发生晶化的概率。
128.需要说明的是，形成所述核心材料层600后，还包括：在所述核心材料层600上形成保护层610。
129.所述保护层610用于保护核心材料层600，从而避免后续形成的有机材料层污染所述核心材料层600，此外，通过所述保护层610，还有利于提高核心材料层600和有机材料层的粘附性。
130.本实施例中，所述保护层610的材料为氧化硅，采用化学气相沉积工艺形成所述保护层610。其中，化学气相沉积工艺的工艺温度较低，例如为100摄氏度至200摄氏度，因此，形成保护层610的工艺导致非晶硅材料层500发生晶化的概率较低。
131.结合参考图10和图11，刻蚀所述核心材料层600的步骤包括：在所述保护层610上形成掩膜叠层(未标示)，所述掩膜叠层包括覆盖所述保护层610的底部抗反射涂层620、以及位于所述底部抗反射涂层620上的光刻胶层630；以所述光刻胶层630为掩膜，依次刻蚀所述底部抗反射涂层620、保护层610和核心材料层600，将所述核心材料层600图形化为核心层640；形成所述核心层640后，去除剩余的所述掩膜叠层。
132.所述底部抗反射涂层620用于减小曝光时的反射效应，从而提高图形的转移精度。
133.本实施例中，采用干法刻蚀工艺(例如为各向异性的干法刻蚀工艺)，刻蚀所述核心材料层600。干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高所述核心层640的形貌质量，而且，在所述干法刻蚀工艺过程中，通过调整刻蚀气体和刻蚀参数，能够在同一刻蚀设备中依次刻蚀所述底部抗反射涂层620、保护层610和核心材料层600，工艺简单，且无需转换机台。
134.其中，在刻蚀底部抗反射涂层620的过程中，所述保护层610顶面用于定义该刻蚀
工艺的停止位置，氧化硅和非晶硅之间具有较高的刻蚀选择比，通过先将图形传递至保护层610中，再继续传递至核心材料层600中，有利于提高核心层640的侧壁垂直度，减小核心层640的线边缘粗糙度。
135.结合参考图12至图13，在所述核心层640的侧壁形成掩膜侧墙660(如图13所示)。
136.所述掩膜侧墙660用于作为刻蚀所述非晶硅材料层500的掩膜。
137.后续还需去除所核心层640，因此，所述核心层640和掩膜侧墙660之间具有较高的刻蚀选择比，从而在去除所述核心层640的过程中，降低掩膜侧墙660受损的概率。
138.因此，所述掩膜侧墙660的材料选取为：在去除所述核心层640的步骤中，所述核心层640与所述掩膜侧墙660的刻蚀选择比大于或等于3:1。具体地，所述核心层640与所述掩膜侧墙660的刻蚀选择比大于或等于5:1。
139.本实施例中，所述掩膜侧墙660的材料为氮化硅。非晶硅与氮化硅的刻蚀选择比较高，从而能够较好地将所述掩膜侧墙660的图形传递至所述非晶硅材料层500中。
140.在其他实施例中，所述掩膜侧墙的材料还可以为氮氧化硅、碳化硅或碳氮氧化硅等其他合适的材料。
141.具体地，形成所述掩膜侧墙660的步骤包括：如图12所示，以第二预设沉积温度形成保形覆盖所述核心层640和非晶硅材料层500的掩膜材料层650，所述第二预设沉积温度低于非晶硅的晶化温度；如图13所示，去除位于所述核心层640顶部和所述非晶硅材料层500上的所述掩膜材料层650，保留位于所述核心层640侧壁的剩余掩膜材料层650作为掩膜侧墙660。
142.本实施例中，采用原子层沉积工艺，形成所述掩膜材料层650。
143.原子层沉积工艺通常用于进行原子尺度可控的薄膜生长，该工艺是以单原子层形式逐层沉积形成薄膜，有利于提高对掩膜材料层650厚度的控制精度以及掩膜材料层650的厚度均一性，并且，该工艺具有较强的填隙能力和台阶覆盖能力。其中，由于原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，原子层沉积工艺包括多个循环过程，因此，原子层沉积工艺的工艺时间通常较长。
144.所述掩膜材料层650沉积在所述非晶硅材料层500上，在形成掩膜材料层650的过程中，所述非晶硅材料层500也位于沉积腔室中，在热传导的作用下，所述第二预设沉积温度也会对所述非晶硅材料层500产生影响，由于原子层沉积工艺的工艺时间通常较长，在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高，当所述第二预设沉积温度过高时，也容易导致非晶硅发生晶化，因此，通过使所述第二预设沉积温度低于非晶硅的晶化温度，以进一步降低所述非晶硅材料层500发生晶化的概率。
145.而且，本实施例中，所述核心层640的材料也为非晶硅，因此，通过使所述第二预设沉积温度低于非晶硅的晶化温度，也能降低所述核心层640发生晶化的概率，从而在后续去除核心层640的过程中，提高对核心层640的刻蚀速率均一性。
146.同理，提高所述第二预设沉积温度，有利于提高掩膜材料层650的沉积速率。其中，当温度高于550摄氏度时，非晶硅发生晶化的概率则变高，因此，所述第二预设沉积温度小于或等于510摄氏度，以降低非晶硅发生晶化的概率。
147.但是，当所述第二预设沉积温度过低时，容易导致所述掩膜材料层650无法形成，从而降低所述掩膜材料层650的膜层质量、导致所述掩膜材料层650的厚度难以达到预设
值，从而影响后续所形成伪栅结构的形貌和尺寸，或者，为了使掩膜材料层650的厚度达到预设值，相应需要增加工艺时间，而在相同温度下，工艺时间越长，非晶硅发生晶化的概率也会变高。
148.本实施例中，所述第二预设沉积温度为400摄氏度至510摄氏度，从而使得所述掩膜材料层650的膜层质量和厚度能够满足工艺需求，同时，降低非晶硅发生晶化的概率。
149.本实施例中，采用各向异性的无掩膜刻蚀工艺进行刻蚀，形成所述掩膜侧墙660，从而能够去除所述核心层640顶部以及所述非晶硅材料层500上的掩膜材料层650，并使得所述核心层640侧壁上的掩膜材料层650被保留。
150.具体地，所述各向异性的无掩膜刻蚀工艺为干法刻蚀工艺。
151.参考图14，形成所述掩膜侧墙660后，去除所述核心层640(如图13所示)。
152.通过去除所述核心层640，从而为后续以所述掩膜侧墙660为掩膜刻蚀所述非晶硅材料层500作准备。
153.本实施例中，采用干法刻蚀工艺(例如各向异性的干法刻蚀工艺)刻蚀去除所述核心层640。在干法刻蚀工艺的过程中，会在掩膜侧墙660的侧壁形成聚合物，聚合物能够对掩膜侧墙660起到保护作用，从而减小对掩膜侧墙660的损伤，进而有利于减小掩膜侧墙660的线边缘粗糙度。
154.结合参考图15和图16，刻蚀所述非晶硅材料层500(如图15所示)，形成非晶硅层550(如图16所示)，所述非晶硅层550用于作为伪栅结构。
155.所述伪栅结构用于为后续形成金属栅极结构占据空间位置。
156.具体地，刻蚀所述非晶硅材料层500的步骤包括：在去除所述核心层640(如图13所示)后，以所述掩膜侧墙660为掩膜刻蚀所述非晶硅材料层500，形成非晶硅层550。
157.具体地，如图15所示，以所述掩膜侧墙660为掩膜，依次刻蚀所述刻蚀停止层520和硬掩膜材料层510(如图14所示)，将所述掩膜侧墙660的图形传递至硬掩膜材料层510中，以形成硬掩膜层530；如图16所示，形成所述硬掩膜层530后，以所述硬掩膜层530为掩膜，继续刻蚀所述非晶硅材料层500，以形成非晶硅层550。
158.其中，在刻蚀硬掩膜材料层510的过程中，图形化的刻蚀停止层520仍能够起到刻蚀掩膜的作用。
159.需要说明的是，所述硬掩膜材料层510和掩膜侧墙660的材料相同，且刻蚀停止层520的材料为氧化硅，因此，在刻蚀所述硬掩膜材料层510和非晶硅材料层500的过程中，所述掩膜侧墙660和刻蚀停止层520容易被消耗。
160.作为一种示例，在形成所述硬掩膜层530后，掩膜侧墙660已被去除，仅保留部分厚度的刻蚀停止层520；在形成所述非晶硅层550后，所述刻蚀停止层520被去除。在其他实施例中，在形成硬掩膜层后，刻蚀停止层也可被完全去除。
161.本实施例中，采用干法刻蚀工艺(例如为各向异性的干法刻蚀工艺)，依次刻蚀所述刻蚀停止层520、硬掩膜材料层510和非晶硅材料层500。
162.干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高所述伪栅结构的形貌质量，而且，在所述干法刻蚀工艺过程中，通过调整刻蚀气体和刻蚀参数，能够在同一刻蚀设备中依次刻蚀所述刻蚀停止层520、硬掩膜材料层510和非晶硅材料层500，工艺简单，且无需转换机台。
163.本实施例中，核心层640的侧壁粗糙度较小，从而减小了掩膜侧墙660的侧壁粗糙度，而且，所述非晶硅材料层500的材料仍保持非晶态状态，因此，在刻蚀所述非晶硅材料层500时，刻蚀速率的均一性和刻蚀效果的均一性较佳，从而减小了伪栅结构的侧壁粗糙度，这相应有利于提高后续金属栅极结构的侧壁粗糙度，进而提高半导体结构的性能。
164.需要说明的是，金属栅极结构两侧形成有源漏掺杂区，因此，提高金属栅极结构的侧壁粗糙度，有利于降低与源漏掺杂区相连的导电插塞和金属栅极结构发生短接的概率，从而提高半导体结构的良率。
165.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。