一种优化排布的沟槽栅功率MOSFET器件的制作方法

一种优化排布的沟槽栅功率mosfet器件
技术领域
1.本发明涉及一种半导体器件，尤其涉及一种优化排布的沟槽栅功率mosfet器件。


背景技术：

2.传统硅基半导体器件的性能已经逐渐接近材料的物理极限，而采用以碳化硅为代表的第三代半导体材料所制作的器件具有高频、高压、耐高温、抗辐射等优异的工作能力，能够实现更高的功率密度和更高的效率。
3.碳化硅（sic）mosfet作为sic开关器件的代表，具有开关损耗低、工作频率高、易驱动、适合并联使用等优点，现已逐渐在电动汽车、充电桩、新能源发电、工业控制、柔性直流输电等应用场景中得到推广和使用。目前sic mosfet有两种技术路线：平面栅结构和沟槽栅结构。其中沟槽栅结构因其更高的沟道迁移率、更小的元胞尺寸而拥有更好的导通能力。但是，沟槽栅结构的栅氧层容易在器件阻断时暴露在高电场下，需要添加p型屏蔽层保护。
4.图1为传统排布方式的沟槽栅功率mosfet元胞000的结构示意图。所述传统沟槽栅功率mosfet器件包括漏极1、源极11（为使结构更加清晰，源极11仅画出投影，在图中用虚线形成的封闭区域表示）、衬底层2、第一n型碳化硅区域3、栅氧区域4、栅极区域5、传统p型屏蔽区域10。所述第一n型碳化硅区域3，位于衬底层2上方，具有第一n型掺杂浓度；第二n型碳化硅区域6、第一p型碳化硅区域7、第二p型碳化硅区域8位于所述第一n型碳化硅区域3上方，所述第二n型碳化硅区域6具有第二n型掺杂浓度，所述第一p型碳化硅区域7具有第一p型掺杂浓度，所述第二p型碳化硅区域8具有第二p型掺杂浓度；所述栅氧区域4位于第一n型碳化硅区域3之上；所述栅极区域5位于栅氧区域4之上；所述传统p型屏蔽区域10，位于第一p型碳化硅区域7下方，具有第三p型掺杂浓度；所述源极11与第二n型碳化硅区域6及第一p型碳化硅区域7、所述漏极1与衬底层2均形成欧姆接触。图中方向x、方向y和方向z相互垂直。
5.在图1所示的传统沟槽栅功率mosfet元胞000中，传统p型屏蔽区域10之间是相互孤立的，这可能会导致各个传统p型屏蔽区域10的电位不同，影响器件的可靠性。同时，这种排布方式的有源区利用率也不高。为进一步提高器件的通流能力和可靠性，需要对器件的元胞排布进行优化。


技术实现要素：

6.为了解决上述现有技术的一个或多个技术问题，本发明提出一种优化排布的沟槽栅功率mosfet器件。
7.根据本发明一实施例提出了一种优化排布的碳化硅沟槽栅功率mosfet器件，包括：衬底；形成于衬底上方的第一半导体区域，具有第一掺杂类型；互相孤立的沟槽隔离栅结构，形成于所述第一半导体区域上方，所述沟槽隔离栅结构包括栅氧层和栅极；形成于所述互相孤立的沟槽隔离栅结构之间的第二半导体区域和第三半导体区域，所述第二半导体区域具有第一掺杂类型，所述第三半导体区域具有第二掺杂类型；以及第一屏蔽区域，形成
于第三半导体区域下方，同时连接多个互相孤立的沟槽隔离栅结构。
8.根据本发明又一实施例提出了一种优化排布的沟槽栅功率mosfet器件，包括衬底和形成于衬底上方且具有第一掺杂类型的第一半导体区域，所述沟槽栅功率mosfet器件包括：互相孤立的沟槽隔离栅结构，形成于所述第一半导体区域上方；以及第一屏蔽区域，同时连接多个互相孤立的沟槽隔离栅结构，具有第二掺杂类型，其形状和位置由与其连接的多个沟槽隔离栅结构的相邻顶点所定义。
9.所述优化排布的沟槽栅功率mosfet器件能进一步降低器件的元胞尺寸，通过合理排布源极区域及p型屏蔽区域，利用p型屏蔽区域连接多个互相孤立的沟槽隔离栅结构，能在提升器件通流能力的同时维持栅氧层的可靠性，获得器件性能与可靠性之间的优化与平衡。
附图说明
10.图1为传统排布方式的沟槽栅功率mosfet元胞000的结构示意图。
11.图2为根据本发明一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图。
12.图3为根据本发明一实施例的图2中四边形沟槽栅功率mosfet元胞100的结构示意图。
13.图4为根据本发明一实施例的图2中四边形沟槽栅功率mosfet元胞100在1001区域的截面图。
14.图5为根据本发明一实施例的图2中四边形沟槽栅功率mosfet元胞100在1002区域的截面图。
15.图6为根据本发明一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图。
16.图7为根据本发明一实施例的图6中六边形沟槽栅功率mosfet元胞200的结构示意图。
17.图8为根据本发明一实施例的图6中六边形沟槽栅功率mosfet元胞200在2001区域的截面图。
18.图9为根据本发明一实施例的图6中六边形沟槽栅功率mosfet元胞200在2002区域的截面图。
19.图10为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图。
20.图11为根据本发明一实施例的图10中四边形沟槽栅功率mosfet元胞300的结构示意图。
21.图12为根据本发明一实施例的图10中四边形沟槽栅功率mosfet元胞300在3001区域的截面图。
22.图13为根据本发明一实施例的图10中四边形沟槽栅功率mosfet元胞300在3002区域的截面图。
23.图14为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图。
24.图15为根据本发明一实施例的图14中六边形沟槽栅功率mosfet元胞400的结构示意图。
25.图16为根据本发明一实施例的图14中六边形沟槽栅功率mosfet元胞400在4001区域的截面图。
26.图17为根据本发明一实施例的图14中六边形沟槽栅功率mosfet元胞400在4002区域的截面图。
27.图18为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图。
28.图19为根据本发明一实施例的图18中四边形沟槽栅功率mosfet元胞500的结构示意图。
29.图20为根据本发明一实施例的图18中四边形沟槽栅功率mosfet元胞500在5001区域的截面图。
30.图21为根据本发明一实施例的图18中四边形沟槽栅功率mosfet元胞500在5002区域的截面图。
31.图22为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图。
32.图23为根据本发明一实施例的图22中六边形沟槽栅功率mosfet元胞600的结构示意图。
33.图24为根据本发明一实施例的图22中六边形沟槽栅功率mosfet元胞600在6001区域的截面图。
34.图25为根据本发明一实施例的图22中六边形沟槽栅功率mosfet元胞600在6002区域的截面图。
35.图26为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图。
36.图27为根据本发明一实施例的图26中四边形沟槽栅功率mosfet元胞700的结构示意图。
37.图28为根据本发明一实施例的图26中四边形沟槽栅功率mosfet元胞700在7001区域的截面图。
38.图29为根据本发明一实施例的图26中四边形沟槽栅功率mosfet元胞700在7002区域的截面图。
39.图30为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图。
40.图31为根据本发明一实施例的图30中六边形沟槽栅功率mosfet元胞800的结构示意图。
41.图32为根据本发明一实施例的图30中六边形沟槽栅功率mosfet元胞800在8001区域的截面图。
42.图33为根据本发明一实施例的图30中六边形沟槽栅功率mosfet元胞800在8002区域的截面图。
43.图34为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯
视图。
44.图35为根据本发明一实施例的图34中四边形沟槽栅功率mosfet元胞900的结构示意图。
45.图36为根据本发明一实施例的图34中四边形沟槽栅功率mosfet元胞900在9001区域的截面图。
46.图37为根据本发明一实施例的图34中四边形沟槽栅功率mosfet元胞900在9002区域的截面图。
47.图38为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图。
48.图39为根据本发明一实施例的图38中六边形沟槽栅功率mosfet元胞1000的结构示意图。
49.图40为根据本发明一实施例的图38中六边形沟槽栅功率mosfet元胞1000在10001区域的截面图。
50.图41为根据本发明一实施例的图38中六边形沟槽栅功率mosfet元胞1000在10002区域的截面图。
具体实施方式
51.下面将结合附图详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了便于对本发明的透彻理解，阐述了大量特定细节。然而，本领域普通技术人员可以理解，这些特定细节并非为实施本发明所必需。此外，在一些实施例中，为了避免混淆本发明，未对公知的电路、材料或方法做具体描述。在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图均是为了说明的目的，其中相同的附图标记指示相同的元件。这里使用的术语“和/或
”ꢀ
包括一个或多个相关列出的项目的任何和所有组合。本发明所述的功率mosfet器件中的半导体区域材料包括但不限于碳化硅、氮化镓、硅。在整个说明书中，本发明中的半导体区域可以为碳化硅区域、硅区域或者其它任何适用本发明的半导体材料区域，本发明虽在实施例中指出了各区域的掺杂类型为n型或p型，但本领域技术人员应当知晓，在其它实施例中，各区域的掺杂类型不限于本发明指出的n型或p型，例如n型与p型掺杂可以互换。本发明示例的俯视平面也不限于是半导体区域表面上的俯视平面，也可以是器件的某一切面。
52.图2为根据本发明一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20在俯视图中的分布，其投影亦显示在俯视图中）。图3为图2中四边形沟槽栅功率mosfet元胞100的结构示意图。图4、图5分别为四边形沟槽栅功率mosfet元胞100在1001、1002区域的截面图。如图2至图5所示实施例中，所述四边形沟槽栅功率mosfet元胞100包括漏极区域12、源极区域21（为使结构更加清晰，源极区域21仅画出投影，在图中
用虚线形成的封闭区域表示）、衬底13、第一半导体区域14、沟槽隔离栅结构56、第二半导体区域17、第三半导体区域18、第四半导体区域19、第一屏蔽区域20。所述第一半导体区域14，形成于衬底13上方，具有第一n型掺杂浓度（例如1
×
10
16
cm
‑3）；所述第二半导体区域17、第三半导体区域18、第四半导体区域19，形成于多个沟槽隔离栅结构56之间；所述第二半导体区域17具有第二n型掺杂浓度（例如1
×
10
19
cm
‑3）；所述第三半导体区域18具有第一p型掺杂浓度（例如1
×
10
19
cm
‑3）；所述第四半导体区域19具有第二p型掺杂浓度（例如2
×
10
17
cm
‑3）；所述沟槽隔离栅结构56包括栅氧层15和栅极16，所述栅氧层15形成于第一半导体区域14之上、第二半导体区域17与第四半导体区域19两侧；所述栅极16被栅氧层15包围；所述第一屏蔽区域20，同时连接多个互相孤立的沟槽隔离栅结构56，形成于第三半导体区域18下方，其形状与位置由与其连接的多个栅氧层15的相邻顶点所定义（例如由相邻顶点之间的最短直线连线所定义），具有第三p型掺杂浓度，所述第三p型掺杂浓度可以等于第一p型掺杂浓度，也可以略高于或略低于第一p型掺杂浓度，所述第三p型掺杂浓度可以是箱式分布，也可以采用随深度衰退的分布；所述源极区域21与第二半导体区域17及第三半导体区域18、所述漏极区域12与衬底13均形成欧姆接触。在本发明一个实施例中，第一屏蔽区域20的截面形状与第三半导体区域18的截面形状相同，为与其相邻的四个栅氧层15的四个顶点连接形成的四边形。在其它实施例中，四边形沟槽栅功率mosfet器件在1001区域的截面结构不限于图4所示结构，四边形沟槽栅功率mosfet器件在1002区域的截面结构也不限于图5所示结构，本领域技术人员可以根据实际需要在本发明说明书附图所示结构中增加适当的区域和结构。
53.图6为根据本发明一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20在俯视图中的分布，其投影亦显示在俯视图中）。图7为图6中六边形沟槽栅功率mosfet元胞200的结构示意图。图8、图9分别为六边形沟槽栅功率mosfet元胞200在2001、2002区域的截面图。方向α与方向y之间的夹角呈60度，所指六边形可以是正六边形。六边形沟槽栅功率mosfet元胞200与图2至图5实施例中的四边形沟槽栅功率mosfet元胞200的区别在于，沟槽隔离栅结构56呈六边形排布，第一屏蔽区域20同时连接多个互相孤立的沟槽隔离栅结构56，其形状与位置由与其连接的多个栅氧层15的相邻顶点所定义（例如由相邻顶点之间的最短直线连线所定义），其截面形状与第三半导体区域18的截面形状相同，为与其相邻的三个栅氧层15的三个顶点连接形成的三角形。图9所示实施例中，第一屏蔽区域20位于第三半导体区域18的下方，且位于第二半导体区域17和第四半导体区域19的两侧。
54.图2至图9所示实施例相较于图1传统元胞设计的优势在于，通过变换第三半导体区域18、第一屏蔽区域20和沟槽隔离栅结构56的位置（例如互换位置），并将第三半导体区域18和第一屏蔽区域20的位置设置于相邻沟槽隔离栅结构56的顶点之间，大幅减小器件的元胞尺寸，提高了器件的通流能力，同时维持了栅氧的可靠性。
55.图10为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20、第二屏蔽区域23在俯视图中的分布，其投影亦显示在图中）。图11为图10中四边形沟槽栅功率mosfet元胞300的结构示意图。图12、图13分别为四边形沟槽栅功率mosfet元胞300在3001、3002区域的截面图。如图10至图13所示实施例中，四边形沟槽栅功率mosfet元胞300与图2至图5实施例所示的四边形沟槽栅功率mosfet元胞200的
区别在于，还包括形成于第五半导体区域22下方的第二屏蔽区域23，其中第五半导体区域22具有第一p型掺杂浓度（例如1
×
10
19
cm
‑3）第二屏蔽区域23同时与两个或两个以上沟槽隔离栅结构56相交于沟槽隔离栅结构56的侧壁（例如同时与两个相邻的栅氧层15的相邻边或对边相交），且与第一屏蔽区域20不相交，其形状可以由与其连接的两个或多个栅氧层15的相邻边所定义，具有第三p型掺杂浓度。在本发明一个实施例中，第二屏蔽区域23的截面形状与第五半导体区域22的截面形状相同，为与其相邻的两个栅氧层15的两条边之间的四方形或长方形，与相邻的两个沟槽隔离栅结构56相连。图12所示实施例中，第二半导体区域17和第四半导体区域19的两侧分别分布有第一屏蔽区域20和第二屏蔽区域23。
56.图14为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20、第二屏蔽区域23在俯视图中的分布，其投影亦显示在俯视图中）。图15为图14中元胞400的结构示意图。图16、图17分别为图14中六边形沟槽栅功率mosfet元胞400在4001、4002区域的截面图。如图14至图17所示实施例中，六边形沟槽栅功率mosfet元胞400与图5至图9实施例所示的六边形沟槽栅功率mosfet元胞200的区别在于，还包括形成于第五半导体区域22下方的第二屏蔽区域23，第二屏蔽区域23分布于相邻的两个沟槽隔离栅结构56之间，同时与两个或两个以上沟槽隔离栅结构56相交于沟槽隔离栅结构56的侧壁（例如同时与两个相邻的栅氧层15的相邻边或对边相交），且与第一屏蔽区域20不相交，其形状可以由与其连接的两个或多个栅氧层15的相邻边所定义，也可以具有第三p型掺杂浓度。在本发明一个实施例中，每两个相邻的沟槽隔离栅结构56之间均形成有第二屏蔽区域23，第二屏蔽区域23的截面形状与第五半导体区域22的截面形状相同，为与其相邻的两个栅氧层15的两条边之间的四方形或长方形，与相邻的两个沟槽隔离栅结构56相连。图16所示实施例中，第二半导体区域17和第四半导体区域19的两侧分别分布有第一屏蔽区域20和第二屏蔽区域23。图17所示实施例中，第一屏蔽区域20位于第三半导体区域18的下方，且位于第二半导体区域17和第四半导体区域19的两侧。
57.图10至图17的实施例相较于图2至图9的实施例进一步增加了屏蔽区域的总面积，提升了栅氧的可靠性，同时增加的屏蔽区域并不需要额外的工艺步骤或套刻裕量，维持了器件的面积利用率。
58.图18为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20在俯视图中的分布，其投影亦显示在俯视图中）。图19为图18中四边形沟槽栅功率mosfet元胞500的结构示意图。图20、图21分别为四边形沟槽栅功率mosfet元胞500在5001、5002区域的截面图。如图18至图21所示实施例中，四边形沟槽栅功率mosfet元胞500与图2至图5实施例所示的四边形沟槽栅功率mosfet元胞200的区别在于，同时连接多个互相孤立的沟槽隔离栅结构56的第一屏蔽区域20的截面形状与第三半导体区域18的截面形状相同，为与其相邻的四个栅氧层15的四个顶点确定的最小外接圆。
59.图22为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20在俯视图中的分布，其投影亦显示在俯视图中）。图23为图22中六边形沟槽栅功率mosfet元胞600的结构示意图。图24、图25分别为六边形沟槽栅功率mosfet元胞600在6001、6002区域的截面图。如图22至图25所示实施例中，六边形沟槽栅功率mosfet元胞600与图6至图9实施例中的六边形沟槽栅功率mosfet元胞200的区别在于，第一屏蔽区域20的截面形状与第三半导体区域18的截面形状相同，为与其相邻的三个栅氧层
15的三个顶点确定的最小外接圆。
60.图18至图25所示实施例相较于图2至图9所示的实施例进一步增加了屏蔽区域的总面积，且着重强化了沟槽角落的屏蔽，有利于降低栅氧层角落的电场，进一步提升了栅氧的可靠性。
61.图26为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20、第二屏蔽区域23在俯视图中的分布，其投影亦显示在图中）。图27为图26中四边形沟槽栅功率mosfet元胞700的结构示意图。图28、图29分别为四边形沟槽栅功率mosfet元胞700在7001、7002区域的截面图。如图26至图29所示实施例中，四边形沟槽栅功率mosfet元胞700与图2至图6实施例所示的四边形沟槽栅功率mosfet元胞100的区别在于，还包括形成于第二半导体区域17下方的第二屏蔽区域23，第二屏蔽区域23位于两个相邻的沟槽隔离栅结构56之间，同时连接多个第一屏蔽区域20（例如每两个相邻第一屏蔽区域20之间均形成有第二屏蔽区域23，所有第一屏蔽区域20通过第二屏蔽区域连接在一起），具有第三p型掺杂浓度。在本发明一个实施例中，第二屏蔽区域23的截面形状为与其相邻的两个栅氧层15的两条边之间的四方形或长方形，且与第一屏蔽区域20相交，与相邻的两个沟槽隔离栅结构56不相交。图28所示实施例中，第一屏蔽区域20位于两个第二屏蔽区域23之间。
62.图30为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20、第二屏蔽区域23在俯视图中的分布，其投影亦显示在图中）。图31为图30中六边形沟槽栅功率mosfet元胞800的结构示意图。图32、图33分别为六边形沟槽栅功率mosfet元胞800在8001、8002区域的截面图。如图30至图33所示实施例中，六边形沟槽栅功率mosfet元胞800与图6至图9实施例所示的六边形沟槽栅功率mosfet元胞200的区别在于，还包括形成于第二半导体区域17下方的第二屏蔽区域23，第二屏蔽区域23位于两个相邻的沟槽隔离栅结构56之间，同时连接多个第一屏蔽区域20（例如每两个相邻的第一屏蔽区域20之间均形成有第二屏蔽区域23，所有第一屏蔽区域20通过第二屏蔽区域23连接在一起），具有第三p型掺杂浓度。在本发明一个实施例中，第二屏蔽区域23的截面形状为与其相邻的两个栅氧层15的两条边之间的四方形或长方形，且与第一屏蔽区域20相交，与相邻的两个沟槽隔离栅结构56不相交。图32和图33所示实施例中，第一屏蔽区域20位于两个第二屏蔽区域23之间。
63.图26至图33所示实施例相较于图2至图9所示的实施例进一步增加了屏蔽区域的总面积，且所有的沟槽位置均被有效屏蔽，有利于降低栅氧层角落的电场，进一步提升了栅氧的可靠性。
64.图34为根据本发明又一实施例的优化排布的四边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20、第二屏蔽区域23在俯视图中的分布，其投影亦显示在俯视图中）。图35为图34中四边形沟槽栅功率mosfet器件元胞900的结构示意图。图36、图37分别为四边形沟槽栅功率mosfet器件元胞900在9001、9002区域的截面图。如图34至图37所示实施例中，四边形沟槽栅功率mosfet元胞900与图18至图21实施例所示的四边形沟槽栅功率mosfet元胞500的区别在于，还包括形成于第二半导体区域17和第四半导体区域19下方的第二屏蔽区域23，第二屏蔽区域23位于两个相邻的沟槽隔离栅结构56之间，同时连接多个第一屏蔽区域20（例如每两个相邻的第一屏蔽区域20之间均形成有第二屏蔽区域23，所有
第一屏蔽区域20通过第二屏蔽区域23连接在一起），具有第三p型掺杂浓度。在本发明一个实施例中，第二屏蔽区域23的截面形状为与其相邻的两个栅氧层15的两条边之间的四方形或长方形，且与第一屏蔽区域20相交，与相邻的两个沟槽隔离栅结构56不相交。图36所示实施例中，第一屏蔽区域20位于两个第二屏蔽区域23之间。
65.图38为根据本发明又一实施例的优化排布的六边形沟槽栅功率mosfet器件的俯视图（为体现第一屏蔽区域20、第二屏蔽区域23在俯视图中的分布，其投影亦显示在俯视图中）。图39为图38中六边形沟槽栅功率mosfet元胞1000的结构示意图。图40、图41分别为六边形沟槽栅功率mosfet元胞1000在10001、10002区域的截面图。如图38至图41所示实施例中，六边形沟槽栅功率mosfet元胞1000与图22至图25实施例所示的六边形沟槽栅功率mosfet元胞600的区别在于，还包括形成于第二半导体区域17下方的第二屏蔽区域23，第二屏蔽区域23位于两个相邻的沟槽隔离栅结构56之间，同时连接多个第一屏蔽区域20（例如每两个相邻的第一屏蔽区域20之间均形成有第二屏蔽区域23，所有第一屏蔽区域20通过第二屏蔽区域23连接在一起），具有第三p型掺杂浓度。在本发明一个实施例中，第二屏蔽区域23的截面形状为与其相邻的两个栅氧层15的两条边之间的四方形或长方形，且与第一屏蔽区域20相交，与相邻的两个沟槽隔离栅结构56不相交。图40和图41所示实施例中，第一屏蔽区域20位于两个第二屏蔽区域23之间。
66.图34至图41所示实施例结合了图18至图25所示实施例与图26至图33所示实施例的优点，相较于图2至图9所示的实施例进一步增加了屏蔽区域的总面积，有利于降低栅氧层角落的电场，进一步提升了栅氧的可靠性。
67.申请人未在说明书中将所有情况一一用图例示出，本领域技术人员应当知晓，由图2至图41所示实施例的任意组合也应当被理解为是本发明所公开的技术方案或实施例，例如第一屏蔽区域与第二屏蔽区域可以同时或者独立形成于器件中。本发明提及的第一屏蔽区域或第二屏蔽区域可以被认为是整个器件所有元胞包括的第一屏蔽区域或第二屏蔽区域，也可以被认为是元胞中某一部分的第一屏蔽区域或第二屏蔽区域。
68.虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。