熔断开关、熔断控制结构以及熔断系统的制作方法

1.本技术涉及半导体技术领域，特别是涉及一种熔断开关、熔断控制结构以及熔断系统。


背景技术：

2.随着晶片复杂程度的增加，熔丝开关作为一种容错机制或可应用在晶片完成后的一次性调教方案上被大幅度的使用。晶片除了常见的laser fuse(雷射烧断之金属熔丝)，其主要用于在半导体元件中形成连接熔丝，熔丝接收半导体元件导通区或截止区额外的电压或应力，以达到熔断或连接的目的。而熔断是一种破坏性行为，常见的熔断机制有em行为及热行为的stress(应力)方案。目前最常见的四种熔断开关包括poly fuse(多晶硅熔丝)、interface fuse(接口保险丝)、metal fuse(金属熔丝)以及anti
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fuse(反熔丝)，其中，为了降低熔断电压，metal fuse存在绕线面积的问题；poly fuse要避免refill的问题；interface fuse在熔断时会产生对上及对下的应力可能破坏结构；anti
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fuse当用在非fpga/rom等领域时成本高。
3.目前，在otp(one time programmable memory，一次性可编程存储器)应用上常用的熔断操作方法：可加入熔断开关来针对特定点进行熔断动作，虽然该方法具有面积小且可内部控制，但是为了达成低电压或低电流熔断，其通常用90纳米以下的细线宽制程来实现，poly fuse或metal fuse为了有效熔断控制，每组熔断开关都需要2个pad(管脚)来控制熔断，因此造成额外的面积损耗，因此，在实现过程中，发明人发现传统技术中至少存在如下问题：传统熔断开关易产生额外的应力，造成半导体元件的破坏。


技术实现要素：

4.基于此，有必要针对传统熔断开关易产生额外的应力，造成半导体元件的破坏的问题，提供一种熔断开关、熔断控制结构以及熔断系统。
5.为了实现上述目的，一方面，本技术实施例提供了一种熔断开关，包括顶层导体层、底层导体层、至少一层中间导体层以及多个导体线；
6.各层中间导体层均夹设于顶层导体层和底层导体层之间；与顶层导体层最近邻的中间导体层与顶层导体层之间形成有间隙；与底层导体层最近邻的中间导体层与底层导体层之间形成有间隙；
7.中间导体层上开设有通槽；当中间导体层的层数为两层以上时，中间导体层之间形成有间隙；
8.各间隙内设置有至少一个导体线，导体线用于连通间隙两侧的导体层。
9.可选的，还包括钝化层；
10.钝化层设于顶层导体层上远离底层导体层的一侧端；钝化层上开设有贯通至顶层导体层的测试窗口。
11.可选的，测试窗口为方形测试窗口或圆形测试窗口。
12.可选的，测试窗口为面积大于或等于2平方微米的窗口。
13.可选的，各层中间导体层上开设的通槽为环形通槽。
14.可选的，与底层导体层最近邻的中间导体层与底层导体层之间的间隙内的至少一个导体线的一端连接在环形通槽围成的区域内，另一端连接在底层导体层上。
15.可选的，顶层导体层为面积大于10平方微米的导体层。
16.另一方面，本技术实施例提供了一种熔断控制结构，包括半导体控制元件以及上述熔断开关；
17.底层导体层连接半导体控制元件的发射极层。
18.可选的，半导体控制元件为mos元件、bjt元件或diode元件。
19.又一方面，本技术实施例提供了一种熔断系统，包括n个上述熔断控制结构；还包括公共管脚以及n个独立管脚；
20.利用第一类布线将各半导体控制元件的集电区层与公共管脚电连接；
21.分别利用第二类布线将各顶层导体层与对应的独立管脚电连接。
22.上述技术方案中的一个技术方案具有如下优点和有益效果：
23.本技术各实施例提供的熔断开关，包括顶层导体层、底层导体层、至少一层中间导体层以及多个导体线；各层中间导体层均夹设于顶层导体层和底层导体层之间；与顶层导体层最近邻的中间导体层与顶层导体层之间形成有间隙；各层中间导体层之间形成有间隙；与底层导体层最近邻的中间导体层与底层导体层之间形成有间隙；各层中间导体层上开设有通槽；各间隙内设置有至少一个导体线，导体线用于连通间隙两侧的导体层，通过本技术的熔断开关的多层结构可以使得熔断开关因电流或电压发热时容纳更多的应力，中间导体层上开设的通槽可进一步缓冲应力，靠近底层导体层不易产生应力，避免熔断开关在熔断时产生的应力破坏半导体元器件，且多层结构使得无需更大面积的熔断开关，缩小了熔断开关占有的面积。
附图说明
24.图1为本技术实施提供的熔断开关的第一位置截面示意图。
25.图2为本技术实施提供的熔断开关的第二位置截面示意图。
26.图3为本技术实施提供的带钝化层的熔断开关的第一位置截面示意图。
27.图4为本技术实施提供的带钝化层的熔断开关的第二位置截面示意图。
28.图5为本技术实施提供的熔断控制结构的结构示意图。
29.图6为本技术实施提供的熔断系统的原理示意图。
30.图7为本技术实施提供的熔断系统的结构示意图。
31.附图标号说明：
32.10、熔断开关；101、顶层导体层；103、底层导体层；105、中间导体层；107、导体线；109、钝化层；1091、测试窗口；20、半导体控制元件；201、集电区层；30、公共管脚；40、独立管脚。
具体实施方式
33.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中
给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
34.需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“开设”、“一端”、“设于”以及类似的表述只是为了说明的目的。
35.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
36.随着晶片功能越来越复杂，晶片上的半导体元器件数量也是成指数型增长。为了实现多功能化与晶片制作后期的调整方案实现多功能化与晶片制作后期的调整方案，或者避免某个半导体元器件损害而导致整个晶片失效，或者为了防止半导体元器件损害，在半导体元器件内增设熔断开关10，熔断开关10吸收半导体元器件的导通区或截至区的额外的电压或应力以熔断或者连接。为了解决传统熔断开关10易产生额外的应力，造成半导体元件的破坏的问题，本技术提供的熔断开关10为多层结构，熔断开关10包括顶层导体层101、底层导体层103、至少一层中间导体层105以及多个导体线107。
37.以下结合附图1和2对熔断开关10的结构进行介绍：
38.示例性的，如图1和2所示，各层中间导体层105均夹设于顶层导体层101和底层导体层103之间；与顶层导体层101最近邻的中间导体层105与顶层导体层101之间形成有间隙；与底层导体层103最近邻的中间导体层105与底层导体层103之间形成有间隙。
39.中间导体层105上开设有通槽；当中间导体层105的层数为两层以上时，中间导体层105之间形成有间隙。
40.各间隙内设置有至少一个导体线107(附图1和2中，107a和107b为位于不同通道的导体线107)，导体线107用于连通间隙两侧的导体层。
41.需要说明的是，顶层导体层101在测试过程中可以测试探针接触，顶层导体层101可为金属材料层，顶层导体层101为一层完整的金属材料层，用于传导电能、热能等；在一个示例中，顶层导体层101可为钨金属材料层、铝金属材料层、铜金属材料层或者合金材料层。在一个示例中，顶层导体层101为面积大于10平方微米的导体层，例如11平方微米、12平方微米。
42.熔断开关10成型后，如图3和4所示，顶层导体层101的一侧端设置有钝化层109，具体的，钝化层109设于顶层导体层101上远离底层导体层103的一侧端，即顶层导体层101的一侧端设置有钝化层109，顶层导体层101的另一侧端用于与底层导体层103夹设中间导体层105。其中，钝化层109用于对顶层导体层101进行保护，在一个示例中，钝化层109可为氮化硅材料层、氧化硅材料层等。另外，钝化层109上开设有贯通至顶层导体层101的测试窗口1091，在测试过程中测试探针透过该测试窗口1091与顶层导体层101进行接触。测试窗口1091的位置可根据实际需求而定，测试窗口1091可开设于钝化层109的中央区域(在测试过程时，测试窗口朝向测试者，即如图1所示方位的上方)，以改变能量传导。测试窗口1091的形状可根据实际需求而定，为了简化制备工艺测试窗口1091为规则形状的测试窗口1091，在一个示例中，测试窗口1091为方形测试窗口1091或圆形测试窗口1091。同时，为了测试探
针能够与顶层导体层101接触，测试窗口1091要具有一定尺寸，在一个示例中，测试窗口1091为面积大于或等于2平方微米的窗口，例如3平方微米、4平方微米。
43.底层导体层103用于与半导体控制元件20连接，从而实现对熔断开关10的熔断控制，底层导体层103可为金属材料层，用于传导热能、电能等，在一个示例中，底层导体层103为一层完整的金属材料层；在一个示例中，底层导体层103可为钨金属材料层、铝金属材料层、铜金属材料层或者合金材料层。
44.中间导体层105夹设于顶层导体层101与底层导体层103之间，用于形成熔断开关10的多层结构，中间导体层105可为金属材料层，用于传导热能、电能等，在一个示例中，中间导体层105可为钨金属材料层、铝金属材料层、铜金属材料层或者合金材料层。为了增加中间导体层105承受应力的能力，中间导体层105上开设有通槽(通槽贯穿中间导体层105)，在中间导体层105收应力变形时刻向通槽方向挤压，避免向底层导体板挤压，通槽的形状可根据实际需求而定，在一个示例中，各层中间导体层105上开设的通槽为环形通槽，例如，环形通槽围成的区域为圆形、方形等。环形通槽的开始位置可根据实际需求而定，为了改变熔断开关10中的能量分布，在一个示例中，环形通槽开设于中间导体层105的中间区域。
45.由于顶层导体层101、中间导体层105和底层导体层103之间均存在间隙，为了保证顶层导体层101、中间导体层105和底层导体层103相通，在间隙内设置导体线107，以使顶层导体层101和中间导体层105相通，中间导体层105与底层导体层103相通，中间导体层105为两层以上时，还是使得中间导体层105相通，导体线107为金属材料制成的导体线107，顶层导体层101、中间导体层105和底层导体层103之间的各间隙中至少设置有一个导体线107，例如，两个导体线107、三个导体线107。在中间导体层105上开设有环形通槽，即将中间导体层105分成了分隔的两部分，为了保证各部分相同，各部分连接有导体线107，例如，在一个示例中，与底层导体层103最近邻的中间导体层105与底层导体层103之间的间隙内的至少一个导体线107的一端连接在环形通槽围成的区域内，另一端连接在底层导体层103上，其它导体线107连接在环形通槽围成区域以外的区域。
46.为了将能量阻挡在熔断开关10的上层区域(即靠近顶层)，可以使得下层的导体层的材料导热系数降低，避免能量快速地向下传导，在一个示例中，顶层导体层101的材料导热系数大于中间导体层105的材料导热系数；中间导体层105的材料导热系数大于底层导体层103的材料导热系数；当中间导体层105的层数为两层以上时，从顶层导体层101指向底层导体层103的方向，中间导体层105的材料导热系数组成降低。例如，当中间导体层的层数为两层时，靠近顶层导体层的中间导体层的材料导热系数大于靠近底层导体层的中间导体层的材料导热系数。其中，材料导热系数的变化可以利用材料的选择实现。
47.现以中间导体层105为一层的实施例说明本技术熔断开关10的结构：
48.一种熔断开关10，包括顶层导体层101、底层导体层103、第一中间导体层105、第一导体线107、第二导体线107、第三导体线107、第四导体线107以及钝化层109。
49.第一中间导体层105夹设于顶层导体层101和底层导体层103之间，第一中间导体层105与顶层导体层101之间形成有间隙，第一中间导体层105与底层导体层103之间形成有间隙。
50.第一中间导体层105的中央区域开设有环形通槽；环形通槽围成的区域为规则图形。
51.第一导体线107和第二导体线107分别设置于第一中间导体层105与顶层导体层101之间的间隙，且第一导体线107分别连接第一中间导体层105和顶层导体层101；第二导体线107分别连接第一中间导体层105和顶层导体层101。
52.第三导体线107和第四导体线107分别设置于第一中间导体层105与底层导体层103之间的间隙；第三导体线107的一端连接在环形通槽围成的区域内，另一端连接底层导体层103；第四导体线107的一端连接在环形通槽围成的区域外，另一端连接底层导体层103。
53.钝化层109设于顶层导体层101上远离底层导体层103的一侧端；钝化层109上开设有贯通至顶层导体层101的测试窗口1091。
54.本技术熔断开关10的各实施例中，包括顶层导体层101、底层导体层103、至少一层中间导体层105以及多个导体线107；各层中间导体层105均夹设于顶层导体层101和底层导体层103之间；与顶层导体层101最近邻的中间导体层105与顶层导体层101之间形成有间隙；各层中间导体层105之间形成有间隙；与底层导体层103最近邻的中间导体层105与底层导体层103之间形成有间隙；各层中间导体层105上开设有通槽；各间隙内设置有至少一个导体线107，导体线107用于连通间隙两侧的导体层，通过本技术的熔断开关10的多层结构可以使得熔断开关10因电流或电压发热时容纳更多的应力，中间导体层105上开设的通槽可进一步缓冲应力，靠近底层导体层103不易产生应力，避免熔断开关10在熔断时产生的应力破坏半导体元器件，且多层结构使得无需更大面积的熔断开关10，缩小了熔断开关10占有的面积。
55.将上述熔断开关10与控制元件连接形成本技术的熔断控制结构，如图5所示，还提供了一种熔断控制结构，包括半导体控制元件20以及本技术熔断开关10各实施例所述的熔断开关10。
56.底层导体层103连接半导体控制元件20的发射极层。
57.需要说明的是，该实施例熔断开关10为本技术熔断开关10各实施例所述的熔断开关10，详情请参照本技术熔断开关10各实施例的记载，此处不再赘述。
58.半导体控制元件20用于作为熔断开关10的控制结构，半导体控制元件20可选择n型半导体或p型半导体，在一个示例中，半导体控制元件20为mos(metal
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oxide
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semiconductor field
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effect transistor，场效应管)元件、bjt(bipolar junction transistor，双极结型晶体管)元件或diode(二极管)元件。
59.为了缩减占有的面积，将上述n各熔断控制结构进行管脚公共，形成本技术的熔断系统，如图6和7所示，熔断系统包括n个本技术熔断控制结构各实施例所述的熔断控制结构；还包括公共管脚30以及n个独立管脚40。
60.利用第一类布线将各半导体控制元件20的集电区层201与公共管脚30电连接。
61.分别利用第二类布线将各顶层导体层101与对应的独立管脚40电连接。
62.需要说明的是，该实施例熔断控制结构为本技术熔断控制结构各实施例所述的熔断控制结构，详情请参照本技术熔断控制结构各实施例的记载，此处不再赘述。
63.为了节省晶片的面积，本技术将n个熔断控制结构共用一个公共管脚30，避免过多的布线，以缩减面积，本实施例中各半导体控制元件20的集电区层201通过第一类布线连通，并引出第一类布线与公共管脚30电连接，以实现一个公开管脚可控制管理n个熔断控制
结构，熔断控制结构从顶层导体层101通过布线引出与对应的独立管脚40电连接。熔断控制结构的数量为根据晶片的半导体元器件数量设定。
64.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
65.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。