半导体器件及制造方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及制造方法。


背景技术：

2.对于在硅衬底上形成多种mosfet的半导体器件，核心mosfet（core mosfet，即在半导体器件中用于起核心功能的mosfet）及输入/输出mosfet（i/o mosfet，即在半导体器件中用于起输入/输出功能的mosfet）的栅极绝缘材料具有不同厚度，而栅极常采用相同沉积及刻蚀工序形成，因而核心mosfet和输入/输出mosfet的栅极厚度相同。例如，对于55nm技术节点，需将栅极厚度设为约100nm。在形成输入/输出mosfet的ldd区（轻掺杂漏区）时，通过以栅极为掩模且采用较低的注入能量执行离子注入的方式形成该ldd区。但是，在该情形中，衬底中形成的输入/输出mosfet的ldd区出于改善热载流子不稳定性（hci）的目的，无法形成于衬底深处。
3.为了解决上述问题，一种现有方案将输入/输出mosfet的栅极厚度设为大于核心mosfet的栅极厚度，使得以栅极为掩模进行输入/输出mosfet的ldd离子注入时，可以采用较高的注入能量，以求使得输入/输出mosfet的ldd区形成于衬底深处。
4.然而，形成厚度不同的栅极相对于形成厚度相同的栅极需要额外的掩模工艺，因此存在增加制造成本的技术问题。


技术实现要素：

5.为了降低制造成本，同时使ldd区能够达到改善热载流子不稳定性的目的，本发明提供一种半导体器件，另外提供一种半导体器件的制造方法。
6.一方面，本发明提供一种半导体器件，所述半导体器件包括半导体衬底以及形成于所述半导体衬底表面区域的mos晶体管，所述mos晶体管具有在所述半导体衬底表面叠加形成的栅极绝缘层和栅极，并且，所述半导体衬底的表面具有未被所述栅极绝缘层覆盖且连接所述栅极绝缘层覆盖区域的凹陷区，所述凹陷区的半导体衬底中形成有所述mos晶体管的ldd区。
7.可选的，所述半导体衬底的表面在所述凹陷区具有连接所述栅极绝缘层覆盖区域的侧壁，所述侧壁与朝向所述凹陷区的所述栅极和所述栅极绝缘层的侧面齐平。
8.可选的，所述半导体衬底的表面在所述凹陷区基于所述栅极绝缘层底面的深度为10nm以上且40nm以下。
9.可选的，所述半导体衬底表面区域形成有栅极绝缘层厚度不同的输入/输出mos晶体管和核心mos晶体管，其中，至少所述输入/输出mos晶体管的ldd区形成于相应的所述凹陷区的半导体衬底中。
10.可选的，所述mos晶体管的源区和漏区当中的至少一个形成于所述凹陷区的半导体衬底中。
11.一方面，本发明提供一种半导体器件的制造方法，包括以下步骤：
在半导体衬底表面叠加形成用于构造mos晶体管的栅极绝缘层和栅极；刻蚀所述半导体衬底，在所述半导体衬底表面形成未被所述栅极绝缘层覆盖且连接所述栅极绝缘层覆盖区域的凹陷区；以及，执行离子注入，在所述凹陷区的所述半导体衬底中形成所述mos晶体管的ldd区。
12.可选的，所述半导体衬底表面包括分别用于形成输入/输出mos晶体管和核心mos晶体管的区域，在形成所述凹陷区之前，在用于形成所述输入/输出mos晶体管的区域内形成有所述输入/输出mos晶体管的栅极绝缘层和栅极，在用于形成所述核心mos晶体管的区域内形成有所述核心mos晶体管的栅极绝缘层和栅极。
13.可选的，所述输入/输出mos晶体管的栅极绝缘层和所述核心mos晶体管的栅极绝缘层的厚度不同，而栅极的厚度相同。
14.可选的，在形成所述凹陷区的步骤中，采用形成于所述输入/输出mos晶体管和所述核心mos晶体管的栅极上表面的光刻胶层作掩模刻蚀所述半导体衬底，分别在用于形成所述输入/输出mos晶体管的区域内和用于形成所述核心mos晶体管的区域内形成所述凹陷区。可选的，形成所述凹陷区之后，利用所述输入/输出mos晶体管和所述核心mos晶体管的栅极作为掩模，执行所述离子注入，在所述输入/输出mos晶体管对应的凹陷区的半导体衬底中形成所述输入/输出mos晶体管的ldd区，在所述核心mos晶体管对应的凹陷区的半导体衬底中形成所述核心mos晶体管的ldd区。
15.可选的，在形成所述凹陷区的步骤中，先形成一光刻胶层，所述光刻胶层覆盖用于形成核心mos晶体管的区域和所述输入/输出mos晶体管的栅极的上表面，然后利用所述光刻胶层作掩模，刻蚀所述半导体衬底，在用于形成所述输入/输出mos晶体管的区域内形成所述凹陷区。可选的，形成所述凹陷区后，利用所述输入/输出mos晶体管的栅极和所述光刻胶层作掩模，执行所述离子注入，在所述凹陷区的所述半导体衬底中形成所述输入/输出mos晶体管的ldd区。
16.可选的，在形成所述凹陷区之前，还在所述mos晶体管的栅极上表面形成硬掩模层，所述硬掩模层的侧面与所述栅极的侧面齐平；在形成所述凹陷区的步骤中，先形成一光刻胶层，所述光刻胶层覆盖用于形成核心mos晶体管的区域，然后利用所述光刻胶层和所述硬掩模层作为掩模，刻蚀所述半导体衬底，在用于形成所述输入/输出mos晶体管的区域内形成所述凹陷区。可选的，形成所述凹陷区后，利用所述输入/输出mos晶体管的栅极和所述硬掩模层以及所述光刻胶层作为掩模，执行所述离子注入，在所述凹陷区的所述半导体衬底中形成所述输入/输出mos晶体管的ldd区。
17.可选的，形成所述ldd区采用的所述离子注入的方向与所述栅极绝缘层覆盖区域的所述半导体衬底表面的垂直方向的夹角为锐角。
18.可选的，所述半导体衬底的表面在所述凹陷区具有连接所述栅极绝缘层覆盖区域的侧壁，所述侧壁与朝向所述凹陷区的所述栅极和所述栅极绝缘层的侧面齐平。
19.可选的，在形成所述ldd区之后，本发明提供的半导体器件的制造方法还包括：形成侧墙，所述侧墙覆盖所述栅极和所述栅极绝缘层的侧面，且覆盖连接所述栅极绝缘层覆盖区域的所述凹陷区的侧壁；以及，执行离子注入，在所述栅极两侧且位于所述凹陷区的半导体衬底中分别形成所述mos晶体管的源区和漏区。
20.本发明提供的半导体器件，半导体衬底的表面具有未被mos晶体管的栅极绝缘层
覆盖且连接所述栅极绝缘层覆盖区域的凹陷区，在所述凹陷区的所述半导体衬底中形成有所述mos晶体管的ldd区，可在不增大成本的情况下，使mos晶体管的ldd区的设置能够达到改善热载流子不稳定性的目的，mos晶体管针对热载流子具有高电阻和低漏电流特性。
21.本发明提供的半导体器件的制造方法，可在不增大成本的情况下，使形成的mos晶体管的ldd区能够达到改善热载流子不稳定性的目的，mos晶体管针对热载流子具有高电阻和低漏电流特性。
附图说明
22.图1为本发明实施例一的半导体器件的剖面示意图。
23.图2为本发明实施例一的半导体器件的制造方法各步骤的剖面示意图。
24.图3至图6分别为本发明实施例一的半导体器件的不同特性的仿真结果。
25.图7为本发明实施例一的半导体器件中栅极绝缘层与ldd区和漏区交界处附近的放大剖视图。
26.图8至图10分别为本发明实施例一的半导体器件的不同特性的仿真结果。
27.图11为本发明实施例二的半导体器件的剖面示意图。
28.图12为本发明实施例二的半导体器件的制造方法各步骤的剖面示意图。
29.图13为本发明实施例三的半导体器件的制造方法各步骤的剖面示意图。
30.附图标记说明：10
‑
半导体衬底；12
‑
阱区；14
‑
分离区；16、30
‑
源区；18、32
‑
漏区；22、36
‑
栅极绝缘层；24、38
‑
栅极；26、40
‑
侧墙；20、34
‑
ldd区；42
‑
氮化硅层；100、200
‑
半导体器件；x
‑
凹陷区。
具体实施方式
31.以下结合附图和具体的实施例对本发明的半导体器件及制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。
32.应当理解，各个实施例仅是制造和应用实施例的示例性的具体实施方式，并不构成在制造和应用本发明时的范围限制。并且，对多个实施例分别进行描述仅是为了更清晰地阐释本发明的内涵，但每个实施例中的技术特征并不属于该实施例所独有的特征，各个实施例的全部特征也可以作为一个总的实施例的特征。在某些实施例下，下述多个实施例中的技术特征也可以相互关联、启发，以构成新的实施例。
33.<实施例一>半导体器件图1为本发明实施例一的半导体器件的剖面示意图。具体的，图1所示为半导体器件100所含的mosfet（简称mos晶体管）基本结构的剖面示意图。本实施例的半导体器件100的使用目的虽无具体限制，但应包含起输入/输出作用（即输入和/或输出，i/o）的mosfet，称为输入/输出mos晶体管。需要说明的是，图1旨在强调半导体器件100的各组成要素，各部分有可能并未按实际尺寸比例绘制。另外，处于描述的清楚性，器件的一些部分未作说明。
34.如图1所示，半导体器件100包括半导体衬底10、阱区12、分离区14、源区16、漏区18、ldd区20、栅极绝缘层22、栅极24以及侧墙26。
35.以下，以半导体器件100所含mos晶体管为n沟道mosfet为例进行说明。在该情形中，下文描述中的第一导电类型为p型，与第一导电类型相反的第二导电类型为n型。然而，半导体器件100所含mos晶体管并不限于n沟道mosfet，也可以为p沟道mosfet。在另一情形中，只需将下文描述的第一导电类型换为n型，并将与第一导电类型相反的第二导电类型换为p型即可。
36.半导体衬底10为表面区域形成半导体器件100的衬底。半导体衬底10例如为硅衬底。半导体衬底10具有第一导电类型，例如p型。阱区12形成于半导体衬底10的表面区域。阱区12为掺杂浓度高于半导体衬底10的区域。阱区12具有第一导电类型。阱区12例如为以p型掺杂物硼（b）掺杂的区域。阱区12的掺杂浓度优选为1
×
10
16
/cm3以上5
×
10
17
/cm3以下。
37.分离区14为在相邻元件之间进行绝缘的绝缘区域。分离区14设置为将源区16、漏区18、ldd区20、栅极绝缘层22和栅极24围于其中。分离区14可以为浅沟槽隔离（shallow trench isolation（sti））区或locos区。
38.源区16为用作半导体器件100所含mosfet的源极的区域。漏区18为用作半导体器件100所含mosfet的漏极的区域。源区16和漏区18具有与第一导电类型相反的第二导电类型。源区16和漏区18例如为以n型掺杂物磷（p）或砷（as）掺杂的区域。源区16和漏区18的掺杂浓度优选为1
×
10
19
/cm3以上1
×
10
21
/cm3以下。然而，源区16和漏区18的掺杂浓度可根据半导体器件100所需的特性设置。
39.ldd区20与源区16和漏区18具有相同导电类型，即第二导电类型。ldd区20形成于源区16与栅极绝缘层22下方的沟道区域之间的连接区域以及漏区18与栅极绝缘层22下方的沟道区域之间的连接区域内。ldd区20具有第二导电类型。ldd区20例如以n型掺杂物磷（p）掺杂。ldd区20的掺杂浓度优选为1
×
10
18
/cm3以上1
×
10
19
/cm3以下。然而，ldd区20的掺杂浓度可根据半导体器件100所需的特性设置。
40.此外，在半导体器件100中，源区16、漏区18以及ldd区20形成于在半导体衬底10的表面区域内自表面凹入至预设深度的凹陷区x内。
41.栅极绝缘层22为在半导体器件100所含mosfet的栅极与半导体衬底10之间设置的绝缘层。栅极绝缘层22在半导体衬底10的表面区域内跨源区16一侧的ldd区20与漏区18一侧ldd区20设置。栅极绝缘层22可以包括氧化硅层（sio2），氮化硅层（sin）或氮氧化硅层（sio
x
n
y
，x、y为正整数）。在半导体器件100中，栅极绝缘层22的厚度优选为10nm以上100nm以下。然而，栅极绝缘层22的厚度可根据半导体器件100所需的特性设置。半导体衬底10表面的所述凹陷区x位于未被栅极绝缘层22覆盖，且连接栅极绝缘层22覆盖的半导体衬底10表面区域。半导体衬底10表面在所述凹陷区x基于栅极绝缘层22底面的深度例如为10nm以上且40nm以下。
42.栅极24为用于向半导体器件100所含mosfet施加栅极电压的电极。栅极24形成于栅极绝缘层22上。栅极24例如为多晶硅层、金属层、硅化物或其叠层结构。在半导体器件100中，栅极24厚度优选为100nm以上200nm以下，例如为100nm。然而，栅极24厚度可根据半导体器件100所需的特性设置。侧墙26以覆盖栅极绝缘层22和栅极24侧面的方式形成。侧墙26可以为氧化硅层（sio2）、氮化硅层（sin）、氮氧化硅膜（sio
x
n
y
）。侧墙26的宽度可例如为50nm左
右。此外，半导体衬底10的表面在所述凹陷区x可具有连接栅极绝缘层22覆盖区域的侧壁，所述侧壁与朝向所述凹陷区x的栅极24和栅极绝缘层22的侧面例如是齐平的。进而，侧墙26还覆盖所述凹陷区的侧壁。
43.当在栅极绝缘层22上方的栅极24上施加栅极电压时，源区16与漏区18之间的阱区12内将形成沟道。此时，当在源区16与漏区18之间施加电压时，会有源漏电流流过。也就是说，通过调节施加于栅极24上的栅极电压，可以控制源漏电流。
44.半导体器件100可以包括在半导体衬底10表面区域形成且具有不同栅极绝缘层厚度的多个mos晶体管，除输入/输出mos晶体管以外，半导体衬底10表面区域还可以形成核心mos晶体管（core mosfet），且核心mos晶体管和输入/输出mos晶体管均可具有如图1所示的基本结构，优选的，至少所述输入/输出mos晶体管的ldd区对应于相应的凹陷区x形成（即至少所述输入/输出mos晶体管的ldd区形成于相应的凹陷区x的半导体衬底10中）。并且，mos晶体管的源区和漏区当中的至少一个形成于所述凹陷区的半导体衬底中。由于ldd区20形成于上述凹陷区内，输入/输出mos晶体管即使在采用无法穿透多晶硅等材料构成的栅极24的低能量离子注入的情形中，亦可形成能够充分降低沟道区域电场的ldd区20。输入/输出mos晶体管的栅极并不需要限定为大于核心mos晶体管的栅极厚度，例如，在半导体衬底10表面区域形成的多个mos晶体管的栅极厚度可以相等。
45.制造方法以下参考图2对半导体器件100的制造方法进行说明。图2为本发明实施例一的半导体器件的制造方法各步骤的剖面示意图。图2旨在强调构成半导体器件100的各个部分，各部分平面方向的尺寸以及厚度方向的尺寸有可能并未按实际尺寸比例绘制。
46.半导体衬底10以作为第一导电类型的p型掺杂物掺杂的硅衬底为例进行说明。
47.在步骤s10中，形成阱区12和分离区14。分离区14可通过使用掩模的现有locos工艺或sti工艺形成。当采用locos工艺时，可以以氧化硅膜（sio2）或氮化硅膜（sin）为掩模，并在通入氧气（o2）的同时，对半导体衬底10进行加热，以使得掩模开口区域内的半导体衬底10表面发生热氧化，从而形成分离区14。此外，当采用sti工艺时，可以以氮化硅膜作为掩模，在氮化硅膜的开口区域内向下刻蚀形成沟槽，并通过高密度等离子体cvd等工艺在该沟槽内填充绝缘膜，然后以化学机械研磨法（cmp）将该区域平坦化，从而形成分离区14。
48.阱区12通过在半导体衬底10表面注入p型掺杂物（硼b或二氟化硼bf2）离子的方式形成。例如，可对半导体衬底10进行硼（b）离子的多步注入，例如采用三步注入，且第一步至第三步的注入能量和注入密度分别为180kev和2.0
×
10
13
/cm2，100kev和8.0
×
10
12
/cm2以及30kev和2.6
×
10
12
/cm2。然而，掺杂物离子的注入密度、注入深度等参数可根据半导体器件100的尺寸和特性相应设置。离子注入后，进行离子扩散处理。在阱区12内注入掺杂物后，可通过对半导体衬底10进行退火处理（30秒，1050℃），形成阱区12。然而，加热温度和时间可根据半导体器件100的尺寸和特性相应设置。
49.在步骤s12中，形成栅极绝缘层22和栅极24。栅极绝缘层22可通过使用四乙氧基硅烷（teos）的化学气相沉积法（cvd）形成。此外，栅极绝缘层22也可通过使用氧气（o2）等含氧气体或氮气（n2）等含氮气体的热氧化法形成。栅极绝缘层22以在半导体衬底10的表面上跨构成源区16一侧ldd区20的表面区域和构成漏区18一侧ldd区20的表面区域的方式形成。栅极绝缘层22的厚度优选为10nm以上100nm以下。当mosfet的工作电压范围为5v~8v左右时，
栅极绝缘层22的厚度优选为10nm~20nm左右。此外，举例而言，当mosfet的工作电压范围为1.2v~1.5v左右时，栅极绝缘层22的厚度优选为4nm以下。
50.举例而言，通过在将半导体衬底10以1050℃的温度加热的状态下通入氧化气体，可形成厚度为14.6nm左右的栅极绝缘层22。
51.栅极24形成于栅极绝缘层22上。栅极24的形成方法虽无具体限制，但是在多晶硅层的情形中，可采用使用硅烷（sih4）等含硅气体的化学气相沉积法（cvd法）。在栅极24为金属层的情形中，可采用气相沉积法、溅射法、化学气相沉积法（cvd法）等方法。栅极24的厚度优选为100nm以上200nm以下。栅极24的厚度例如为100nm。
52.栅极绝缘层22和栅极24通过以现有光刻技术和刻蚀技术进行图案化而形成于半导体器件100的必要区域内。也就是说，先在栅极绝缘层22和栅极24上形成光刻胶层r，然后通过光刻技术将光刻胶层r图案化。之后，以光刻胶层r为掩模，将栅极绝缘层22和栅极24的非所需区域通过刻蚀技术去除，从而实现以图案化方法形成栅极绝缘层22和栅极24。
53.在步骤s14中，形成凹陷区x。其中，通过以栅极24上形成的光刻胶层r为掩模，对半导体衬底10表面从栅极绝缘层22边缘延伸至分离区14边缘的区域进行刻蚀，从而形成凹陷区x。该刻蚀可例如采用现有的各向异性刻蚀技术。如此，可以形成在半导体衬底10平面方向上相对于栅极绝缘层22和栅极24端部不存在位置偏差（偏移）的凹陷区x。从而，半导体衬底10的表面在凹陷区x具有连接栅极绝缘层22覆盖区域的侧壁（或侧面），所述侧壁与朝向凹陷区x的栅极24和栅极绝缘层22的侧面齐平。此处“齐平”指的是凹陷区x的衬底侧壁与朝向凹陷区x的栅极24和栅极绝缘层22的侧面基本在同一平面。此外，凹陷区x的深度优选为10nm以上40nm以下。
54.在步骤s16中，形成ldd区20。其中，在第二导电类型为n型的情形中，在半导体衬底10表面注入n型掺杂物（磷p或砷as）离子。在离子注入当中，优选以10kev以上100kev以下的离子注入能量以及1.0
×
10
13
/cm2以上1.0
×
10
14
/cm2以下的密度注入磷（p）离子。其中，优选相对于半导体衬底10表面的垂直方向（具体指栅极绝缘层22覆盖区域的半导体衬底10表面的垂直方向）成一定角度，多次执行离子注入。如图1和图2所示，通过相对于半导体衬底10表面的垂直方向成一定角度执行离子注入，可以形成自以相对于栅极绝缘层22端部无位置偏差（偏移）方式形成的凹陷区x延伸至栅极绝缘层22下方区域且具有自栅极绝缘层22端部向内侧（沟道区域一侧）膨出形状的ldd区20。然而，所注入掺杂物离子的密度、注入深度、注入角度以及注入次数等参数可根据半导体器件100的尺寸及特性相应设置。
55.举例而言，可将磷（p）离子沿相对于半导体衬底10表面的垂直方向成45
°
角的方向，以35kev的离子注入能量和2.0
×
10
13
/cm2的注入密度注入4次。离子注入完成后，去除光刻胶层r。一实施例中，光刻胶层r也可以在离子注入前去除，从而在进行离子注入时，利用输入/输出mos晶体管和核心mos晶体管的栅极作为掩模。
56.如此，通过在形成凹陷区x之后形成ldd区20，即使在采用无法穿透多晶硅等材料构成的栅极24的低能量离子注入的情形中，亦可形成能够充分降低沟道区域电场的ldd区20。
57.此外，通过以相对于半导体衬底10表面的垂直方向倾斜的角度执行离子注入，可以形成延伸至栅极绝缘层22下方阱区12内的ldd区20。也就是说，能够形成与栅极绝缘层22充分叠合的ldd区20。
58.在步骤s18中，形成侧墙26（sidewall）以及源区16和漏区18。所形成的侧墙26以从栅极24顶面延伸至凹陷区x底部的方式覆盖栅极绝缘层22、栅极24的侧面以及凹陷区x的衬底侧面。侧墙26可通过使用四乙氧基硅烷（teos）的化学气相沉积法（cvd）形成。侧墙26也可通过使用氧气（o2）等含氧气体或氮气（n2）等含氮气体的化学气相沉积法（cvd）形成。此外，还以使用光刻技术的刻蚀工艺对侧墙26进行处理，并将侧墙26保留于栅极绝缘层22、栅极24的侧面以及凹陷区x的衬底侧面上。侧墙26优选具有距栅极绝缘层22和栅极24端部50nm左右的宽度。
59.在形成侧墙26之后，进一步形成源区16和漏区18。源区16和漏区18通过掺杂物离子注入和退火扩散处理形成。在第二导电类型为n型的情形中，以分离区14、栅极绝缘层22、栅极24以及侧墙26为掩模，在半导体衬底10表面进行n型掺杂物（磷p或砷as）离子的注入。离子注入优选为多步注入。具体而言，多步注入优选以5kev以上50kev以下的离子注入能量及1
×
10
13
/cm2以上5
×
10
15
/cm2以下的密度，注入n型掺杂物离子。然而，所注入掺杂物离子的密度、注入深度等参数可根据半导体器件100的源区16和漏区18所需特性相应设置。例如，可将磷p离子以26kev的注入能量和2.0
×
10
13
/cm2的密度，将砷as离子以23kev的注入能量和4.0
×
10
15
/cm2的密度，并将磷p离子以6kev的注入能量和8.0
×
10
14
/cm2的密度多步注入。随后，通过高温尖峰退火（加热）激活半导体衬底10内的掺杂物。尖峰退火的温度例如为1055℃。如此，即形成源区16和漏区18。
60.半导体器件的特性以下，对半导体器件100特性的仿真分析结果进行说明。
61.图3所示为在漏极电压vd=6v的条件下将凹陷区x深度从0nm变化至40nm时最大衬底电流isub的变化率δisub。其中，所示最大衬底电流isub的变化率δisub以凹陷区x的深度为0时的最大衬底电流isub为基准。如图3所示，最大衬底电流isub随凹陷区x深度的增大而变小，并可在凹陷区x深度为40nm时减小至35%左右。
62.图4所示为漏极电压vd=6v且栅极电压vg=
‑
0.5v的条件下将凹陷区x深度从0nm变化至40nm时栅致漏极泄漏电流ioff的变化值dioff。其中，所示栅致漏极泄漏电流ioff（即gidl）的变化值dioff为以凹陷区x的深度为0时的栅致漏极泄漏电流ioff作为100%进行归一化后的值。如图4所示，虽然栅致漏极泄漏电流ioff的变化值dioff在凹陷区x深度为5nm时变大，但是当凹陷区x深度达到10nm以上时，栅致漏极泄漏电流ioff的变化值dioff急剧减小，并在凹陷区x深度为10nm时减小约1000倍左右。
63.图5所示为漏极电压vd=0.1v的条件下将凹陷区x深度从0nm变化至40nm时栅极阈值电压vth的变化率δvth。其中，所示栅极阈值电压vth的变化率δvth以凹陷区x的深度为0时的栅极阈值电压vth为基准。如图5所示，栅极阈值电压vth在凹陷区x深度为0~40nm时无较大变动。
64.图6所示为漏极电压vd=6v且栅极电压vg=6v的条件下将凹陷区x深度从0nm变化至40nm时源漏电流ids的变化率δids。其中，所示源漏电流ids的变化率δids以凹陷区x的深度为0时的源漏电流ids为基准。如图6所示，源漏电流ids在凹陷区x深度为0~40nm时无较大变动。
65.例如，相对于凹陷区x为0nm的情形，凹陷区x为30nm时最大衬底电流isub的变化为
‑
26%，栅致漏极泄漏电流ioff减小1000倍，栅极阈值电压vth的变化为 3mv，源漏电流ids
的变化为 0.8%。
66.研究后推测，上述结果产生的原因在于，凹陷区x深度从0nm变化至40nm后，半导体器件100内生成的热载流子变少，栅致漏极泄漏电流（即gidl）变小。
67.图7至图10示出了半导体器件100的栅极绝缘层22与ldd区20和漏区18交界处附近的特性。图7为半导体器件100的栅极绝缘层22与ldd区20和漏区18交界处附近的放大剖视图。
68.图8所示为漏极电压vd=6v且栅极电压vg=6v条件下凹陷区x深度为0或40nm时半导体器件100深度方向上的电场强度。图9所示为漏极电压vd=6v且栅极电压vg=6v条件下凹陷区x深度为0或40nm时半导体器件100深度方向上的碰撞电离强度。图10所示为漏极电压vd=6v且栅极电压vg=0条件下凹陷区x深度为0或40nm时能带之间隧道电流的大小。图8至图10所示均为栅极绝缘层22下方的ldd区20内沿图7单点划线的特性仿真结果。
69.如图8所示，在栅极绝缘层22与ldd区20和漏区18的交界处附近，与凹陷区x深度为0的情形相比，栅极绝缘层22正下方0.15μm深度附近以内区域的电场在凹陷区x深度为40nm时显著降低。此外，如图9所示，在栅极绝缘层22与ldd区20和漏区18的交界处附近，与凹陷区x深度为0的情形相比，栅极绝缘层22正下方0.04μm深度附近以内区域的碰撞电离强度在凹陷区x深度为40nm时有所减小。另外，如图10所示，在栅极绝缘层22与ldd区20和漏区18的交界处附近，与凹陷区x深度为0的情形相比，栅极绝缘层22正下方0.03μm深度附近以内区域的隧道电流大小在凹陷区x深度为40nm时有所减小。
70.研究后推测，上述结果正如图3以及图4所示，为最大衬底电流isub及栅致漏极泄漏电流ioff因半导体器件100中所设凹陷区x而减小所致。
71.<实施例二>在图2所示半导体器件100的制造方法中，凹陷区x利用栅极绝缘层22和栅极24刻蚀时的掩模形成。在该情形中，举例而言，当欲将输入/输出mos晶体管设置于凹陷区x内时，须将半导体衬底10表面除输入/输出mosfet之外还形成的核心mos晶体管等同样形成于凹陷区x内。
72.图11为本发明实施例二中的半导体器件的剖面示意图。需要说明的是，图11作为半导体器件200的剖面示意图，旨在强调组成半导体器件200的各个部分，各部分平面方向的尺寸以及厚度方向的尺寸有可能并未按实际尺寸比例绘制。
73.参照图11，半导体器件200不但包括设有凹陷区x的输入/输出mos晶体管，还包括不设凹陷区x的核心mosfet。输入/输出mos晶体管的结构与半导体器件100相同，因此不再赘述。
74.核心mosfet包括源区30、漏区32、ldd区34、栅极绝缘层36、栅极38以及侧墙40。此外，还设有与半导体器件100相同的半导体衬底10、阱区12以及分离区14。
75.以下，以核心mosfet为n沟道mosfet为例进行说明。在该情形中，下文描述中的第一导电类型为p型，与第一导电类型相反的第二导电类型为n型。然而，核心mosfet并不限于n沟道mosfet，也可以为p沟道mosfet。在该情形中，只需将第一导电类型换为n型，并将与第一导电类型相反的第二导电类型换为p型即可。
76.源区30为用作核心mosfet的源极的区域。漏区32为用作核心mosfet的漏极的区域。源区30和漏区32具有与第一导电类型相反的第二导电类型。源区30和漏区32例如将磷p
离子以26kev的注入能量和2.0
×
10
13
/cm2的密度，将砷as离子以23kev的注入能量和4.0
×
10
15
/cm2的密度，并将磷p离子以6kev的注入能量和8.0
×
10
14
/cm2的密度多步注入的方式形成。源区30和漏区32的掺杂浓度优选为1
×
10
19
/cm3以上1
×
10
21
/cm3以下。然而，源区30和漏区32的掺杂浓度可根据半导体器件100所需的特性设置。
77.ldd区34与源区30和漏区32具有相同导电类型，即第二导电类型。ldd区34形成于源区30与栅极绝缘层36下方的沟道区域之间的连接区域以及漏区32与栅极绝缘层36下方的沟道区域之间的连接区域内。ldd区34具有第二导电类型。ldd区34例如以n型掺杂物磷（p）或砷（as）掺杂。此外，为了实现防止短沟道效应的效果，还可掺入第一导电类型的铟（in）、硼（b）及锗（ge）。ldd区34的掺杂浓度优选为1
×
10
18
/cm3以上1
×
10
20
/cm3以下。然而，ldd区34的掺杂浓度可根据半导体器件100所需的特性设置。
78.栅极绝缘层36为作为核心mosfet栅极组成部分的绝缘层。栅极绝缘层36在半导体衬底10的表面区域内跨源区30一侧的ldd区34与漏区32一侧ldd区34设置。栅极绝缘层36可以为氧化硅层（sio2）、氮化硅层（sin）或氮氧化硅层（sio
x
n
y
）。栅极绝缘层36的厚度优选为2nm以上100nm以下。然而，栅极绝缘层36的厚度可根据半导体器件100所需的特性设置。
79.栅极38为用于向核心mosfet施加栅极电压的电极。栅极38形成于栅极绝缘层36上。栅极38可例如为多晶硅层、金属层、硅化物或其叠层结构。在半导体器件100中，栅极38的厚度优选为100nm以上200nm以下。然而，栅极38厚度可根据半导体器件100所需的特性设置。侧墙40以覆盖栅极绝缘层36和栅极38侧面的方式形成。侧墙40可以为氧化硅层（sio2）、氮化硅层（sin）或氮氧化硅层（sio
x
n
y
）。
80.当在栅极绝缘层36上方的栅极38上施加栅极电压时，源区30与漏区32之间的阱区12内将形成沟道。此时，当在源区30与漏区32之间施加电压时，会有源漏电流流过。也就是说，通过调节施加于栅极38上的栅极电压，可以控制源漏电流。
81.以下，参考图12，对半导体器件200的制造方法进行说明。图12作为半导体器件200制造方法的示意图，旨在强调构成半导体器件200的各个部分，各部分平面方向的尺寸以及厚度方向的尺寸有可能并未按实际尺寸比例绘制。
82.半导体衬底10以作为第一导电类型的p型掺杂物掺杂的硅衬底为例进行说明。此外，半导体器件100以同时含有设置凹陷区x的输入/输出mos晶体管以及不设凹陷区x的核心mos晶体管的结构为例进行说明。
83.在步骤s20中，形成阱区12和分离区14。该步骤与实施例一的步骤s10相同，因此不再赘述。
84.在步骤s22中，形成输入/输出mos晶体管的栅极绝缘层22和栅极24以及核心mos晶体管的栅极绝缘层36和栅极38。栅极绝缘层22和栅极绝缘层36可通过使用四乙氧基硅烷（teos）的化学气相沉积法（cvd）形成。此外，栅极绝缘层22和栅极绝缘层36也可通过使用氧气（o2）等含氧气体或氮气（n2）等含氮气体的热氧化法形成。
85.栅极绝缘层22和栅极绝缘层36上分别形成栅极24和栅极38。栅极24和栅极38的形成方法虽无具体限制，但是在多晶硅层的情形中，可采用使用硅烷（sih4）等含硅气体的化学气相沉积法（cvd法）。在栅极24和栅极38为金属层的情形中，可采用气相沉积法、溅射法、化学气相沉积法（cvd法）等方法。栅极24和栅极38可采用同一沉积以及刻蚀制程形成，从而栅极24和栅极38可具有相同的厚度。
86.具体而言，首先，栅极绝缘层22以在半导体衬底10的表面上跨过构成源区16一侧ldd区20的表面区域和构成漏区18一侧ldd区20的表面区域的方式形成。举例而言，通过在将半导体衬底10以1050℃的温度加热的状态下通入氧化气体，可形成厚度为14nm左右的栅极绝缘层22。随后，在栅极绝缘层22上形成栅极24。栅极绝缘层22和栅极24通过以光刻技术和刻蚀技术进行图案化而形成于半导体器件100的必要区域内。栅极绝缘层22和栅极24的形成方法与上述半导体器件100的情形相同。
87.在此之后，以在半导体衬底10的表面上跨过构成源区30一侧ldd区34的表面区域和构成漏区32一侧ldd区34的表面区域的方式形成栅极绝缘层36。栅极绝缘层36的厚度优选为2nm以上100nm以下。当mosfet的工作电压范围为5v~8v左右时，栅极绝缘层36的厚度优选为10nm~20nm左右。此外，举例而言，当mosfet的工作电压范围为1.2v~1.5v左右时，栅极绝缘层36的厚度优选为4nm以下。举例而言，通过将半导体衬底10以1080℃的温度加热的状态下通入氧化气体，可形成厚度为1.35nm左右的栅极绝缘层36。随后，在栅极绝缘层36上形成栅极38。栅极38的厚度优选为100nm以上200nm以下。栅极38的厚度例如为100nm。栅极绝缘层36和栅极38通过以光刻技术和刻蚀技术进行图案化而形成于半导体器件100的必要区域内。
88.在步骤s24中，形成输入/输出mos晶体管的凹陷区x和ldd区20。其中，通过以栅极24和核心mosfet区域上形成的光刻胶层r为掩模，对半导体衬底10表面从栅极绝缘层22边缘延伸至分离区14边缘的区域进行刻蚀，从而形成凹陷区x。该刻蚀可例如采用现有的各向异性刻蚀技术。如此，可以形成在半导体衬底10平面方向上相对于栅极绝缘层22和栅极24端部不存在位置偏差（偏移）的凹陷区x。从而，半导体衬底10的表面在凹陷区x具有连接栅极绝缘层22覆盖区域的侧壁（或侧面），所述侧壁与朝向凹陷区x的栅极24和栅极绝缘层22的侧面齐平。此外，凹陷区x的深度优选为10nm以上40nm以下。
89.除此之外，还形成ldd区20。其中，在第二导电类型为n型的情形中，在半导体衬底10表面注入n型掺杂物（磷p或砷as）离子。举例而言，可将磷（p）离子沿相对于半导体衬底10表面的垂直方向成30
°
角的方向，以90kev的离子注入能量和2.0
×
10
13
/cm2的注入密度注入4次。离子注入完成后，去除光刻胶层r。
90.在步骤s26中，形成核心mosfet的ldd区34。其中，以栅极38和输入/输出mos晶体管区域上形成的光刻胶层r为掩模，对半导体衬底10表面从栅极绝缘层36边缘延伸至分离区14边缘的区域执行离子注入。在第二导电类型为n型的情形中，在半导体衬底10表面注入n型掺杂物（磷p或砷as）离子。在形成ldd区34的离子注入工艺中，优选将砷（as）离子以2kev以上100kev以下的离子注入能量以及1.0
×
10
13
/cm2以上1.0
×
10
15
/cm2以下的密度注入。
91.举例而言，可将砷（as）离子沿垂直于半导体衬底10表面方向，以2kev的离子注入能量和9.0
×
10
14
/cm2的注入密度注入4次。与此同时，为了实现防止短沟道效应的效果，还将第一导电类型的铟（in）离子沿相对于半导体衬底10表面的垂直方向成35
°
角的方向，以50kev的离子注入能量和1.0
×
10
12
/cm2的注入密度注入4次。另外，还将硼（b）离子沿相对于半导体衬底10表面的垂直方向成30
°
角的方向，以6kev的离子注入能量和3.5
×
10
13
/cm2的注入密度注入4次。进一步地，还将锗（ge）离子沿垂直于半导体衬底10表面方向，以16kev的离子注入能量和4.0
×
10
14
/cm2的注入密度注入4次。
92.在步骤s28中，形成侧墙26和侧墙40以及源区16、漏区18、源区30及漏区32。所形成
的侧墙26以从栅极24顶面延伸至凹陷区x底部的方式覆盖栅极绝缘层22和栅极24的侧面以及凹陷区x的衬底侧面，所形成的侧墙40从栅极38顶面延伸至栅极绝缘层36的底部。侧墙26和侧墙40可通过使用四乙氧基硅烷（teos）的化学气相沉积法（cvd）形成。侧墙26和侧墙40也可通过使用氧气（o2）等含氧气体或氮气（n2）等含氮气体的化学气相沉积法（cvd）形成。此外，还以刻蚀工艺对侧墙26和侧墙40进行处理，并将侧墙26保留于栅极绝缘层22和栅极24的侧面以及凹陷区x的衬底侧面上，且将侧墙40保留于栅极绝缘层36和栅极38的侧面上。侧墙26优选具有距栅极绝缘层22和栅极24端部50nm左右的宽度。侧墙40优选具有距栅极绝缘层36和栅极38端部50nm左右的宽度。
93.在形成侧墙26和侧墙40后，进一步形成源区16和漏区18以及源区30和漏区32。源区16和漏区18以及源区30和漏区32通过掺杂物离子注入和退火扩散处理形成。其中，以分离区14、栅极绝缘层22、栅极24、侧墙26、栅极绝缘层36、栅极38以及侧墙40为掩模，在半导体衬底10表面执行离子注入。离子注入优选为多步注入。举例而言，将磷p离子以26kev的注入能量和2.0
×
10
13
/cm2的密度，将砷as离子以23kev的注入能量和4.0
×
10
15
/cm2的密度，并将磷p离子以6kev的注入能量和8.0
×
10
14
/cm2的密度多步注入。
94.随后，通过高温尖峰退火（加热）激活半导体衬底10内的掺杂物。尖峰退火的温度例如为1055℃。如此，即形成源区16和漏区18以及源区30和漏区32。
95.如上所述，无需使用额外掩模，便可制造同时含设置凹陷区x的输入/输出mos晶体管以及不设凹陷区x的核心mos晶体管的半导体器件200。
96.此外，在半导体器件200内，设有凹陷区x的输入/输出mos晶体管与半导体器件100所含输入/输出mos晶体管具有相同特性。也就是说，在半导体器件200的输入/输出mos晶体管内，凹陷区x的设置可减少所生成的热载流子，并减小泄漏电流。
97.<实施例三>图13所示为本发明实施例三的半导体器件的制造方法各步骤的剖面示意图。图13作为图11所示的半导体器件200的制造方法的剖面示意图，旨在强调构成半导体器件200的各个部分，各部分平面方向的尺寸以及厚度方向的尺寸有可能并未按实际尺寸比例绘制。
98.第三实施例与第二实施例的区别在于，在栅极绝缘层22和栅极24的叠层上以及栅极绝缘层36和栅极38的叠层上叠加作为硬掩模层的氮化硅层42。从而，在凹陷区x的形成过程中，以氮化硅层42代替光刻胶层r。
99.在步骤s30中，形成阱区12和分离区14。该步骤与上述第二实施例的步骤s20相同，因此不再赘述。
100.在步骤s32中，在用于形成输入/输出mos晶体管的区域形成输入/输出mos晶体管的栅极绝缘层22和栅极24，并在用于形成核心mos晶体管的区域形成核心mos晶体管的栅极绝缘层36和栅极38。该步骤与上述步骤s20相同，因此不再赘述。此外，还在栅极24和栅极38上形成氮化硅层42。氮化硅层42例如通过在将半导体衬底10以750℃的温度加热的状态下通入氮化气体的方式形成。氮化硅层42的厚度例如为120nm。此外，栅极绝缘层36、栅极38、氮化硅层42、栅极绝缘层36、栅极38以及氮化硅层42通过以使用光刻胶层r的光刻技术和刻蚀技术进行图案化而形成于半导体器件100的必要区域内。图案化之后，去除光刻胶层r。氮化硅层42的侧面例如下方覆盖的栅极的侧面齐平。
101.在步骤s34中，形成输入/输出mos晶体管的凹陷区x和ldd区20。其中，以输入/输出
mos晶体管区域形成的氮化硅层42以及形成于核心mos晶体管区域内的光刻胶层r为掩模，对半导体衬底10表面从栅极绝缘层22边缘延伸至分离区14边缘的区域进行刻蚀，从而形成凹陷区x。该刻蚀可采用现有的各向异性刻蚀技术。在本实施例中，通过将氮化硅层42用作掩模，可在防止生成使用光刻胶层r的光刻工艺中的套刻误差的同时，形成相对于栅极绝缘层22和栅极24端部不存在位置偏差（偏移）的凹陷区x。从而，半导体衬底10的表面在凹陷区x具有连接栅极绝缘层22覆盖区域的侧壁（或侧面），所述侧壁与朝向凹陷区x的栅极24和栅极绝缘层22的侧面齐平。凹陷区x的深度优选为10nm以上40nm以下。
102.除此之外，还形成ldd区20。其中，在第二导电类型为n型的情形中，在半导体衬底10表面注入n型掺杂物（磷p或砷as）离子。形成ldd区20的离子注入可利用输入/输出mos晶体管的栅极24和氮化硅层42以及位于核心mos晶体管区域的光刻胶层r作为掩模。
103.在步骤s36中，形成核心mosfet的ldd区34。其中，以核心mos晶体管区域的氮化硅层42和栅极38以及形成于输入/输出mosfet区域内的光刻胶层r为掩模，对半导体衬底10表面从栅极绝缘层36边缘延伸至分离区14边缘的区域执行离子注入。该离子注入与上述步骤s26相同。离子注入后，去除光刻胶层r。此外，还通过刻蚀处理去除氮化硅层42。
104.在步骤s38中，形成侧墙26、侧墙40、源区16、漏区18、源区30以及漏区32。该步骤可与上述步骤s28相同。
105.如上所述，通过以氮化硅层42代替光刻胶层r作为掩模，可以提高形成凹陷区x时的对准精度。此外，在本实施例制造方法中形成的半导体器件200内，设有凹陷区x的输入/输出mos晶体管与实施例一的半导体器件100所含输入/输出mos晶体管具有相同特性。也就是说，在半导体器件200的输入/输出mos晶体管内，凹陷区x的设置可减少所生成的热载流子，并减小泄漏电流。
106.根据上述第一至第三实施例，当在同一半导体衬底10中形成输入/输出mos晶体管和核心mos晶体管时，无需为了分别针对此两种mos晶体管形成厚度不同的栅极而设置两种掩模。此外，根据上述第一至第三实施例，可在不增大成本的情况下，提供针对热载流子具有高电阻和低漏电流特性的mos晶体管。因此，可以实现满足高压驱动器件高可靠性要求的最佳设计。
107.需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方可以互相参照理解。
108.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。