像素和包括该像素的显示装置的制作方法

像素和包括该像素的显示装置
1.相关申请的交叉引用
2.本技术要求2020年4月23日提交至韩国知识产权局的第10
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2020
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0049482号韩国专利申请的优先权的权益，该申请的公开通过引用整体合并于此。
技术领域
3.本公开涉及像素和包括该像素的显示装置。


背景技术：

4.诸如平板显示器(fpd)的显示装置是人们用来观看内容(例如，静止/运动图像)的电子装置。fpd装置比传统的阴极射线管(crt)装置更轻、更薄且使用更少电力。显示装置包括多个像素，其中每个像素包括显示元件以及用于控制传输到显示元件的电信号的像素电路。像素电路可以包括一个或多个晶体管。晶体管可以包括补偿晶体管和驱动晶体管。然而，在某些情况下，补偿晶体管是造成在驱动晶体管的栅节点处发生反冲电压的原因，该反冲电压导致残像要被感知。因此，需要提高由包括像素电路的显示装置生成的图像的质量。


技术实现要素：

5.本公开的至少一个示例性实施例提供能够防止残像的出现的显示装置。
6.根据本公开的示例性实施例，像素包括：驱动晶体管，包括半导体层和栅电极；以及补偿晶体管，连接到驱动晶体管的栅电极和半导体层。补偿晶体管包括：第一子晶体管，包括在一时段期间接收具有第一电压电平的第一扫描信号的第一栅电极；以及第二子晶体管，并联连接到第一子晶体管，并且包括在同一时段期间接收具有作为第一电压电平的反相的第二电压电平的第二扫描信号的第二栅电极。
7.第一子晶体管可以是p沟道薄膜晶体管，并且第二子晶体管可以是n沟道薄膜晶体管。
8.像素可以进一步包括：将第一扫描信号传输到第一子晶体管并且连接到第一子晶体管的第一扫描线；以及将第二扫描信号传输到第二子晶体管并且连接到第二子晶体管的第二扫描线，其中第一扫描线和第二扫描线平行地延伸，而驱动晶体管在第一扫描线和第二扫描线之间。
9.像素可以进一步包括：将第一子晶体管的半导体层与驱动晶体管的栅电极彼此连接的第一节点电极；以及将第二子晶体管的半导体层与驱动晶体管的栅电极彼此连接的第二节点电极。
10.像素可以进一步包括与驱动晶体管重叠的电容器。
11.像素可以进一步包括与第一节点电极设置在同一层上的数据线和驱动电压线。
12.驱动晶体管可以包括p沟道薄膜晶体管。
13.第一子晶体管和第二子晶体管中的每个可以包括包含硅的半导体层。
14.第一子晶体管可以包括包含硅的半导体层，并且第二子晶体管可以包括具有氧化
物的半导体层。
15.像素可以进一步包括连接到驱动晶体管的栅电极和初始化电压线的初始化晶体管。
16.初始化晶体管可以包括包含氧化物的半导体层。
17.根据本公开的示例性实施例，像素包括：包括半导体层和栅电极的驱动晶体管；以及连接到驱动晶体管的栅电极和半导体层的补偿晶体管。补偿晶体管包括：第一子晶体管，包括在一时段期间接收具有第一电压电平的第一扫描信号的第一栅电极以及在同一时段期间接收作为第一电压电平的反相的第二电压电平的第二扫描信号的第二栅电极；以及串联连接到第一子晶体管并且包括接收第一扫描信号的第三栅电极的第二子晶体管。
18.像素可以进一步包括：连接到第一子晶体管的第一栅电极和第二子晶体管的第三栅电极的第一扫描线；以及连接到第一子晶体管的第二栅电极的第二扫描线。
19.第二栅电极可以被设置在第一栅电极的下层上，并且第三栅电极与第一栅电极可以设置在同一层上。
20.像素可以进一步包括与驱动晶体管重叠的电容器。
21.像素可以进一步包括：将补偿晶体管的半导体层与驱动晶体管的栅电极彼此连接的节点电极；以及与节点电极设置在同一层上的数据线和驱动电压线。
22.根据本公开的示例性实施例，显示装置包括多个像素，并且多个像素中的每个像素包括：包括半导体层和栅电极的驱动晶体管；以及连接到驱动晶体管的栅电极和半导体层的补偿晶体管。补偿晶体管包括：第一子晶体管，包括在一时段期间接收具有第一电压电平的第一扫描信号的第一栅电极；以及第二子晶体管，包括在同一时段期间接收具有作为第一电压电平的反相的第二电压电平的第二扫描信号的第二栅电极。
23.第一子晶体管和第二子晶体管可以并联连接，第一子晶体管可以是p沟道薄膜晶体管，并且第二子晶体管可以是n沟道薄膜晶体管。
24.第一子晶体管可以包括包含硅的半导体层，并且第二子晶体管可以包括包含氧化物的半导体层。
25.显示装置可以进一步包括在同一时段期间接收第一扫描信号的第三栅电极，其中第三栅电极可以被设置在第二栅电极的下层上并且与第一栅电极设置在同一层上。
26.根据本公开的示例性实施例，像素包括驱动晶体管和补偿晶体管。补偿晶体管连接到驱动晶体管的栅电极。补偿晶体管包括第一子晶体管和第二子晶体管。第一子晶体管包括第一栅电极，该第一栅电极在帧时段的第一时段期间接收具有第一逻辑电平的第一扫描信号并且在帧时段的第二时段期间接收具有与第一逻辑电平不同的第二逻辑电平的第二扫描信号。第二子晶体管并联连接到第一子晶体管，并且包括接收在第一时段期间具有第二逻辑电压电平以及在第二时段期间具有第一逻辑电平的第二扫描信号的第二栅电极。
27.在示例性实施例中，驱动晶体管进一步包括半导体层，并且补偿晶体管进一步连接到驱动晶体管的半导体层。
28.在示例性实施例中，子晶体管中的一个为p沟道薄膜晶体管，并且子晶体管中的另一个为n沟道薄膜晶体管。
附图说明
29.本公开的某些实施例的以上以及其它方面、特征和元件将从结合附图进行的下面的描述更显而易见，在附图中：
30.图1是图示根据本公开的示例性实施例的显示装置的示意性透视图；
31.图2是图示根据本公开的示例性实施例的显示装置的示意性截面图；
32.图3是图示根据本公开的示例性实施例的像素的等效电路图；
33.图4是根据本公开的示例性实施例的图3的像素的驱动的时序图；
34.图5是图示根据本公开的示例性实施例的像素的等效电路图；
35.图6是根据本公开的示例性实施例的图5的像素的驱动的时序图；
36.图7a是图示根据本公开的示例性实施例的图5的像素电路的平面图；
37.图7b是图示根据本公开的示例性实施例的图7a的一部分的放大的平面图；
38.图8a和图8b是图示根据本公开的示例性实施例的沿图7b的线iia
‑
iia'和iib
‑
iib'截取的显示装置的截面图；
39.图9是图示根据本公开的示例性实施例的像素的等效电路图；
40.图10是图示根据本公开的示例性实施例的图9的像素电路的平面图；
41.图10a是图示根据本公开的示例性实施例的图10的一部分的放大的平面图；
42.图11是图示根据本公开的示例性实施例的沿图10a的线iii
‑
iii'截取的显示装置的截面图；
43.图12是图示根据本公开的示例性实施例的像素的等效电路图；
44.图13是图示根据本公开的示例性实施例的图12的像素电路的平面图；
45.图13a是图示根据本公开的示例性实施例的图13的一部分的放大的平面图；
46.图14a和图14b是图示根据本公开的示例性实施例的沿图13a的线iva
‑
iva'和ivb
‑
ivb'截取的显示装置的截面图；并且
47.图15是图示根据本公开的示例性实施例的显示面板的示意性平面图。
具体实施方式
48.现在将详细参考本公开的示例性实施例，示例性实施例的示例被图示在附图中。在整个附图和说明书中，相同的附图标记指相同的元件。就此而言，本发明可以具有不同的形式，并且不必被解释为限于本文中陈述的描述。因此，以下通过参考附图描述若干示例性实施例，以解释本描述的方面。如本文中使用的，术语“和/或”包括关联列出的项目中的一个或多个的任意和全部组合。在整个公开中，表述“a、b和c中的至少一个”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或它们的变体。
49.由于本公开允许各种改变和大量的实施例，因此具体的实施例将在附图中被图示并且在书面描述中被详细描述。参考用于图示本公开的示例性实施例的附图，以帮助读者理解本公开、本公开的优点以及通过本公开的实施而实现的目的。然而，本公开可以以许多不同形式体现，并且不必限于本文中阐述的示例性实施例。
50.将理解，尽管在本文中可以使用“第一”、“第二”等的术语来描述各种元件，但这些元件不必受这些术语限制。这些术语可以仅用于将一个元件与另一元件区分开。
51.如本文中使用的，单数形式的“一”和“该”旨在也包括复数形式，除非上下文另外
清楚地指示。
52.将进一步理解，本文中使用的术语“包括”和/或“包含”指定所陈述的特征或元件的存在，但不排除一个或多个其他特征或元件的存在或附加。
53.将理解，当层、区或元件被称为“形成在”另一层、区或元件“上”时，该层、区或元件可以直接或间接形成在另一层、区或元件上。例如，可以存在中间层、区或元件。
54.为便于说明，可以夸大附图中部件的尺寸。换句话说，由于附图中元件的尺寸和厚度可以为了便于说明被图示，因此下面的实施例不必限于此。
55.在本公开中，诸如“a和/或b”的表述指示a、b、或a和b。此外，诸如“a和b中的至少一个”的表述指示a、b、或a和b。
56.在以下描述的实施例中，线“在第一方向或第二方向上”延伸的描述包括线在直线上延伸，并且包括线沿第一方向或第二方向以之字形形状或曲线延伸。
57.在下面的实施例中，当元件被称为“在平面上”时，应理解为从顶部观察元件，并且当元件被称为“在截面上”时，应理解为元件被垂直切割并且从侧面被观察。在以下实施例中，当元件彼此“重叠”时，元件“在平面上”和“在截面”上重叠。
58.在以下实施例中，当x和y彼此连接时，该连接可以包括x与y之间的电连接、功能连接和直接连接。这里，x和y可以指代对象(例如，设备、装置、电路、布线、电极、端子、导电膜、层等)。因此，这种连接不必限于特定连接，例如，附图或详细描述中的连接，并且可以包括除上述连接以外的连接。
59.例如，当x和y彼此电连接时，一个或多个装置(例如，开关、晶体管、电容器、电感器、电阻器、二极管等)可以存在于x与y之间，以允许x与y之间的电连接。
60.在实施例中，关于装置状态的术语“导通”可以指装置的激活状态，并且术语“截止”可以指装置的非激活状态。相对于由装置接收的信号而使用的术语“导通”可以指代用于激活装置的信号，并且术语“截止”可以指代用于使装置不激活的信号。装置可以根据高电平电压或低电平电压而被激活。例如，p沟道晶体管根据低电平电压而被激活，并且n沟道晶体管根据高电平电压而被激活。因此，应解释，施加到p沟道晶体管和n沟道晶体管的“导通”电压彼此相反(低对高)。
61.图1是根据本公开的示例性实施例的显示装置的示意性透视图。图2是根据本公开的示例性实施例的显示装置的示意性截面图，并且可以与沿图1的线i
‑
i'截取的截面相对应。
62.根据一个或多个实施例的显示装置可以被实现为诸如智能电话、移动电话、智能手表、导航装置、游戏装置、电视(tv)、汽车主机、便携式计算机、平板计算机、个人多媒体播放器(pmp)或个人数字助理(pda)的电子装置。此外，电子装置可以是柔性装置。
63.显示装置1包括显示图像的显示区域da以及在显示区域da周围的外围区域pa。显示装置1可以通过使用从布置在显示区域da中的像素发射的光来提供特定图像。
64.显示装置1的形状可以变化。例如，形状可以包括具有两对平行边的矩形。当显示装置1的形状是矩形时，两对边当中的任一对边可以大于另一对边。为了便于讨论，假定显示装置1的形状是包括一对长边和一对短边的矩形。然而，显示装置1的实施例并不限于这个形状。短边的延伸方向是第一方向(例如，x方向)，长边的延伸方向是第二方向(例如，y方向)，并且与以上延伸方向垂直的方向是第三方向(例如，z方向)。在示例性实施例中，显示
装置1具有非矩形形状。非矩形形状可以是例如圆形、椭圆形、部分为圆形的多边形以及除正方形以外的多边形。
65.当显示区域da是平面的时，显示区域da可以具有如图1中所示的矩形形状。在示例性实施例中，显示区域da的形状是诸如三角形、五边形、六边形、圆形、椭圆形或非典型形状的多边形。
66.外围区域pa是在显示区域da周围的区域，并且可以是不布置像素的非显示区域的类型。显示区域da可以被外围区域pa完全包围。外围区域pa可以包括焊盘(例如，导电元件)。用于将电信号传输到显示区域da的各种布线、印刷电路板或驱动器ic芯片可以附接到焊盘。
67.在下文中，有机发光显示装置被用作根据实施例的显示装置1，但本公开的实施例并不限于这种具体类型的显示装置。在示例性实施例中，显示装置1可以是无机发光显示(或无机el显示)装置或量子点发光显示装置。
68.参考图2，显示装置1包括显示面板10、设置在显示面板10上的输入感测层40以及设置在输入感测层40上的光学功能层50。显示面板10、输入感测层40和光学功能层50可以被窗口60覆盖。例如，窗口60可以由诸如玻璃或塑料的透明材料制成。
69.显示面板10可以显示图像。显示面板10包括布置在显示区域da中的像素。每个像素可以包括显示元件。显示元件可以连接到像素电路。显示元件可以包括有机发光二极管或量子点有机发光二极管。
70.输入感测层40可以根据外部输入(例如，触摸事件)获得坐标信息。例如，输入感测层40可以确定显示面板10内由用户触摸的位置。输入感测层40可以包括感测电极(或触摸电极)以及连接到感测电极的迹线。输入感测层40可以被设置在显示面板10上。输入感测层40可以以互电容方式和/或自电容方式检测外部输入。
71.输入感测层40可以直接形成在显示面板10上或者可以单独形成。输入感测层40可以通过使用诸如光学透明粘合剂的粘合剂层而耦接到显示面板10。例如，输入感测层40可以在形成显示面板10的工艺之后被连续地形成。输入感测层40可以是显示面板10的一部分。在示例性实施例中，粘合剂层不被设置在输入感测层40与显示面板10之间。图2示出了输入感测层40被设置在显示面板10与光学功能层50之间。然而，在示例性实施例中，输入感测层40被设置在光学功能层50上。例如，输入感测层40可以被设置在窗口60与光学功能层50之间。
72.光学功能层50可以包括防反射层。防反射层可以减小从外部通过窗口60入射到显示面板10的光(外部光)的反射率。在示例性实施例中，防反射层包括延迟器(或波片)和偏振器。在示例性实施例中，延迟器透射一束光并改变其偏振态，而不使光束衰减、偏离或移位。在示例性实施例中，偏振器是在阻挡其他偏振的光波的同时允许特定偏振的光波穿过的滤光器。延迟器可以是膜型或液晶涂布型的，并且可以包括λ/2延迟器和/或λ/4延迟器。偏振器也可以是膜型或液晶涂布型的。膜型的偏振器可以包括可伸缩合成树脂膜，并且液晶涂布型的偏振器可以包括以特定布置被布置的液晶。延迟器和偏振器可以进一步包括保护膜。延迟器和偏振器本身或保护膜可以是防反射层的基底层。
73.在示例性实施例中，防反射层包括黑矩阵和滤色器。可以通过考虑分别从像素发射的光的颜色来布置滤色器。在示例性实施例中，防反射层包括相消干涉结构。相消干涉结
构可以包括布置在不同层处的第一反射层和第二反射层。分别从第一反射层和第二反射层反射的第一反射光和第二反射光彼此相消干涉，并且外部光的反射率可以相应地降低。
74.在示例性实施例中，光学功能层50包括透镜层(例如，透镜)。透镜层可以提高从显示面板10发射的光的输出效率或者可以减小色差。透镜层可以包括具有凸透镜形状或凹透镜形状的层和/或可以包括折射率不同的层。光学功能层50可以包括防反射层和透镜层两者，或者可以包括防反射层和透镜层中的任一个。
75.在实施例中，光学功能层50在形成显示面板10和/或输入感测层40的工艺之后被连续地形成。在实施例中，当光学功能层50被连续地形成时，粘合剂层不被设置在光学功能层50与显示面板10和/或输入感测层40之间。
76.图3是图示根据本发明构思的示例性实施例的显示面板10的像素的等效电路图。图4是表示图3的像素的驱动的时序图。
77.参考图3，像素p1包括作为显示元件的有机发光二极管oled以及连接到有机发光二极管oled的像素电路pc1。像素电路pc1可以包括第一晶体管t1至第七晶体管t7，并且根据晶体管的类型(p型或n型)和/或操作条件，第一晶体管t1至第七晶体管t7中的每个的第一端子可以是源端子或漏端子，并且第一晶体管t1至第七晶体管t7中的每个的第二端子可以不同于第一端子。例如，当第一端子是源端子时，第二端子可以是漏端子。在实施例中，第一晶体管t1至第七晶体管t7可以由p沟道多氧化物半导体场效应晶体管(mosfet)或p沟道金属氧化物半导体(pmos)晶体管实现。
78.像素电路pc1连接到传输第一扫描信号gw的第一扫描线sl1、传输第二扫描信号gi的第二扫描线sl2、传输第三扫描信号gb的第三扫描线sl3、传输发射控制信号em的发射控制线el以及传输数据信号data的数据线dl。
79.像素电路pc1还连接到驱动电压线pl以及第一初始化电压线vl1和第二初始化电压线vl2。驱动电压线pl将驱动电压elvdd传输到第一晶体管t1。第一初始化电压线vl1可以将初始化电压vint传输到第一晶体管t1的栅端子。第二初始化电压线vl2可以将初始化电压vint传输到有机发光二极管oled。
80.第一晶体管t1包括连接到第二节点n2的栅端子、连接到第一节点n1的第一端子以及连接到第三节点n3的第二端子。第一晶体管t1用作驱动晶体管，并且根据第二晶体管t2的开关操作而接收数据信号data，因此将驱动电流提供到有机发光二极管oled。
81.第二晶体管t2(开关晶体管)包括连接到第一扫描线sl1的栅端子、连接到数据线dl的第一端子以及连接到第一节点n1(或第一晶体管t1的第一端子)的第二端子。第二晶体管t2可以响应于通过第一扫描线sl1传输的第一扫描信号gw而被导通，并且可以执行将被传输到数据线dl的数据信号data传输到第一节点n1的开关操作。
82.第三晶体管t3(补偿晶体管)包括连接到第一扫描线sl1的栅端子、连接到第二节点n2(或第一晶体管t1的栅端子)的第一端子以及连接到第三节点n3(或第一晶体管t1的第二端子)的第二端子。第三晶体管t3可以响应于通过第一扫描线sl1传输的第一扫描信号gw而被导通，并且可以将第一晶体管t1二极管连接，以补偿第一晶体管t1的阈值电压。第三晶体管t3可以具有在其中至少两个晶体管串联连接的结构。例如，图3中所示的第三晶体管t3可以由串联连接的一对晶体管实现。
83.第四晶体管t4(第一初始化晶体管)包括连接到第二扫描线sl2的栅端子、连接到
第一初始化电压线vl1的第一端子以及连接到第二节点n2的第二端子。第四晶体管t4可以响应于通过第二扫描线sl2传输的第二扫描信号gi而被导通，并且将初始化电压vint传输到第一晶体管t1的栅端子，从而初始化第一晶体管t1的栅电压。第四晶体管t4可以具有在其中至少两个晶体管串联连接的结构。例如，图3中所示的第四晶体管t4可以由串联连接的一对晶体管实现。
84.第五晶体管t5(第一发射控制晶体管)包括连接到发射控制线el的栅端子、连接到驱动电压线pl的第一端子以及连接到第一节点n1的第二端子。第六晶体管t6(第二发射控制晶体管)包括连接到发射控制线el的栅端子、连接到第三节点n3的第一端子以及连接到有机发光二极管oled的像素电极的第二端子。第五晶体管t5和第六晶体管t6响应于通过发射控制线el传输的发射控制信号em而同时被导通，并且因此驱动电流在有机发光二极管oled中流动。
85.第七晶体管t7(第二初始化晶体管)包括连接到第三扫描线sl3的栅端子、连接到第六晶体管t6的第二端子和有机发光二极管oled的像素电极的第一端子以及连接到第二初始化电压线vl2的第二端子。第七晶体管t7可以响应于通过第三扫描线sl3传输的第三扫描信号gb而被导通，并且可以通过将初始化电压vint传输到有机发光二极管oled的像素电极来初始化有机发光二极管oled的像素电极的电压。可以不形成第七晶体管t7。在示例性实施例中，第七晶体管t7被省略。当第七晶体管t7被省略时，第二初始化电压线vl2可以直接连接到有机发光二极管oled。
86.电容器cst包括连接到第二节点n2的第一电极以及连接到驱动电压线pl的第二电极。
87.有机发光二极管oled可以包括像素电极以及面对像素电极的公共电极。公共电极可以接收公共电压elvss。在示例性实施例中，驱动电压elvdd高于公共电压elvss。有机发光二极管oled在从第一晶体管t1接收驱动电流之后发射特定颜色的光，并且因此图像可以被显示。公共电极可以由像素p1以及和像素p1一样的一个以上的像素共享。
88.参考图4，在一个帧或帧时段期间，像素p1在第一时间段t1、第二时间段t2和第三时间段t3中被驱动。显示面板10可以包括若干行像素。每行可以在帧时段期间顺序地被驱动，使得图像数据的一帧在帧时段期间被输出到显示面板10。在一个水平时段1h期间，第一扫描信号gw和第二扫描信号gi可以作为导通电压被施加。这里，术语“导通电压”可以指代晶体管的接通电压，并且可以是具有低电平的电压。尽管在图4中未示出，但第三扫描信号gb可以以相同的时序作为具有低电平的导通电压被施加。在示例性实施例中，仅一行像素在一个水平时段1h期间被驱动。
89.第一时间段t1是在其中连接到第一晶体管t1的栅端子的第二节点n2被初始化并且导通偏压(例如，偏置电压或电流)被施加到第一晶体管t1的栅端子的时段。在第一时间段t1中，具有低电平的第二扫描信号gi被传输到第二扫描线sl2，并且第四晶体管t4被相应地导通。第二节点n2的电压(即，第一晶体管t1的栅端子的电压)通过从第一初始化电压线vl1供给的初始化电压vint被初始化。
90.第二时间段t2是阈值电压补偿和数据写入时段。在第二时间段t2中，具有低电平的第一扫描信号gw被传输到第一扫描线sl1，并且第二晶体管t2被相应地导通。从数据线dl供给的数据信号data被传输到第一节点n1。当第二晶体管t2被导通时，第三晶体管t3同时
被导通以将第一晶体管t1二极管连接，并且在数据信号data中被补偿的补偿电压(例如，第一晶体管t1的阈值电压)被施加到第二节点n2(即，第一晶体管t1的栅端子)。因此，驱动电压elvdd和补偿电压分别被施加到电容器cst的两端，并且与电容器cst的两端之间的电压差相对应的电荷被存储在电容器cst中。
91.在示例性实施例中，在第一时间段t1和第二时间段t2期间被传输到发射控制线el的发射控制信号em具有恒定的高电平，并且发射控制信号em的电平在第三时间段t3中从高电平转变为低电平。第三时间段t3是在其中有机发光二极管oled发光的发射时段。在第三时间段t3中，第五晶体管t5和第六晶体管t6被导通。与存储在电容器cst中的电荷相对应的驱动电流通过第一晶体管t1被提供到有机发光二极管oled，并且因此，有机发光二极管oled发光。
92.当第二时间段t2改变为第三时间段t3时，已导通的第三晶体管t3被截止，并且因此，由于在第三晶体管t3的栅端子与第一端子之间产生的寄生电容c
gs
，第二节点n2的电压(例如，第一晶体管t1的栅端子的电压v
g
)可以改变。第一晶体管t1的栅端子的电压v
g
的变化被称为反冲电压δv
kb
。当像素p1显示黑色并且然后显示白色时，由于反冲电压δv
kb
，可能在图像中感知到残像。
93.由于反冲电压δv
kb
与寄生电容c
gs
的大小成比例，因此需要通过减小第三晶体管t3的寄生电容c
gs
来减小反冲电压δv
kb
，以减少残像。
94.图5是图示根据本发明构思的示例性实施例的像素的等效电路图。图6是用于图5的像素的驱动的时序图。
95.参考图5，像素p2包括作为显示元件的有机发光二极管oled以及连接到有机发光二极管oled的像素电路pc2。像素电路pc2包括第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7，并且根据晶体管的类型(p型或n型)和操作条件，第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7中的每个的第一端子可以是源端子或漏端子，并且第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7中的每个的第二端子可以不同于第一端子。例如，当第一端子是源端子时，第二端子可以是漏端子。
96.在实施例中，第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7中的第三晶体管t3a的3
‑
2晶体管t32可以由n沟道mosfet或n沟道金属氧化物半导体(nmos)晶体管实现，并且第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7中的其余晶体管可以各自由pmos晶体管实现。
97.像素电路pc2可以连接到传输第一扫描信号gw的第一扫描线sl1、传输第二扫描信号gi的第二扫描线sl2、传输第三扫描信号gb的第三扫描线sl3、传输第四扫描信号gwn的第四扫描线sl4、传输发射控制信号em的发射控制线el以及传输数据信号data的数据线dl。
98.像素电路pc2也可以连接到驱动电压线pl以及第一初始化电压线vl1和第二初始化电压线vl2。驱动电压线pl可以将驱动电压elvdd传输到第一晶体管t1。第一初始化电压线vl1可以将初始化电压vint传输到第一晶体管t1的栅端子。第二初始化电压线vl2可以将初始化电压vint传输到有机发光二极管oled。
99.第一晶体管t1包括连接到第二节点n2的栅端子、连接到第一节点n1的第一端子以及连接到第三节点n3的第二端子。第一晶体管t1用作驱动晶体管，并且根据第二晶体管t2的开关操作，第一晶体管t1通过接收数据信号data将驱动电流提供到有机发光二极管oled。
100.第二晶体管t2(开关晶体管)包括连接到第一扫描线sl1的栅端子、连接到数据线dl的第一端子以及连接到第一节点n1(或第一晶体管的第一端子)的第二端子。第二晶体管t2可以响应于通过第一扫描线sl1传输的第一扫描信号gw而被导通，并且可以执行将被传输到数据线dl的数据信号data传输到第一节点n1的开关操作。
101.第三晶体管t3a(补偿晶体管)可以包括并联连接的两个子晶体管。例如，如图5中所示，第三晶体管t3a包括作为第一子晶体管的3
‑
1晶体管t31和作为第二子晶体管的3
‑
2晶体管t32。3
‑
1晶体管t31可以是pmos晶体管，并且3
‑
2晶体管t32可以是nmos晶体管。
[0102]3‑
1晶体管t31包括连接到第一扫描线sl1的栅端子、连接到第二节点n2(或第一晶体管t1的栅端子)的第一端子以及连接到第三节点n3(或第一晶体管t1的第二端子)的第二端子。3
‑
2晶体管t32包括连接到第四扫描线sl4的栅端子、连接到第二节点n2的第一端子以及连接到第三节点n3的第二端子。3
‑
1晶体管t31可以响应于通过第一扫描线sl1传输的第一扫描信号gw而被导通，并且3
‑
2晶体管t32可以响应于通过第四扫描线sl4传输的第四扫描信号gwn而被导通。在示例性实施例中，第四扫描信号gwn是第一扫描信号gw的反相信号。3
‑
1晶体管t31和3
‑
2晶体管t32可以同时被导通，并且可以将第一晶体管t1二极管连接。
[0103]
第四晶体管t4可以包括串联连接的两个子晶体管。例如，如图5中所示，第四晶体管t4包括作为第一子晶体管的4
‑
1晶体管t41和作为第二子晶体管的4
‑
2晶体管t42。4
‑
1晶体管t41和4
‑
2晶体管t42可以各自是pmos晶体管。
[0104]4‑
1晶体管t41包括连接到第二扫描线sl2的栅端子、连接到4
‑
2晶体管t42的第二端子的第一端子以及连接到第二节点n2的第二端子。4
‑
2晶体管t42包括连接到第二扫描线sl2的栅端子、连接到第一初始化电压线vl1的第一端子以及连接到4
‑
1晶体管t41的第一端子的第二端子。4
‑
1晶体管t41和4
‑
2晶体管t42可以响应于通过第二扫描线sl2传输的第二扫描信号gi而同时被导通，并且将初始化电压vint传输到第一晶体管t1的栅端子，从而初始化第一晶体管t1的栅电压。
[0105]
第五晶体管t5(第一发射控制晶体管)包括连接到发射控制线el的栅端子、连接到驱动电压线pl的第一端子以及连接到第一节点n1的第二端子。第六晶体管t6(第二发射控制晶体管)包括连接到发射控制线el的栅端子、连接到第三节点n3的第一端子以及连接到有机发光二极管oled的像素电极的第二端子。第五晶体管t5和第六晶体管t6响应于通过发射控制线el传输的发射控制信号em而同时被导通，并且因此驱动电流在有机发光二极管oled中流动。
[0106]
第七晶体管t7(第二初始化晶体管)包括连接到第三扫描线sl3的栅端子、连接到第六晶体管t6的第二端子和有机发光二极管oled的像素电极的第一端子以及连接到第二初始化电压线vl2的第二端子。第七晶体管t7可以响应于通过第三扫描线sl3传输的第三扫描信号gb而被导通，并且可以通过将初始化电压vint传输到有机发光二极管oled的像素电极来初始化有机发光二极管oled的像素电极的电压。在本公开的示例性实施例中，第七晶体管t7被省略。例如，当第七晶体管t7被省略时，第二初始化电压线vl2可以直接连接到有机发光二极管oled。
[0107]
电容器cst包括连接到第二节点n2的第一电极以及连接到驱动电压线pl的第二电极。
[0108]
有机发光二极管oled可以包括像素电极以及面对像素电极的公共电极，并且公共
电极可以接收公共电压elvss。有机发光二极管oled在从第一晶体管t1接收驱动电流之后发射特定颜色的光，并且因此图像可以被显示。公共电极可以由像素p2以及和像素p2一样的像素共享。公共电压elvss可以低于驱动电压elvdd。初始化电压vint可以是与公共电压elvss相同的电压或者是低于公共电压elvss的电压。
[0109]
参考图6，在一个帧或帧时段期间，像素p2在第一时间段t1、第二时间段t2和第三时间段t3被驱动。第一扫描信号gw、第二扫描信号gi和第四扫描信号gwn可以在一个水平时段1h期间作为导通电压被施加。第一扫描信号gw和第二扫描信号gi的导通电压可以是具有低电平的电压，并且第四扫描信号gwn的导通电压可以是具有高电平的电压。
[0110]
第一时间段t1是在其中连接到第一晶体管t1的栅端子的第二节点n2被初始化并且导通偏压(例如，偏置电流或电压)被施加到第一晶体管t1的栅端子的初始化时段。在第一时间段t1中，具有低电平的第二扫描信号gi被传输到第二扫描线sl2，并且第四晶体管t4被相应地导通。第二节点n2的电压(例如，第一晶体管t1的栅端子的电压)通过从第一初始化电压线vl1供给的初始化电压vint被初始化。
[0111]
第二时间段t2是阈值电压补偿和数据写入时段。在第二时间段t2中，具有低电平的第一扫描信号gw被传输到第一扫描线sl1，并且具有高电平的第四扫描信号gwn同时被传输到第四扫描线sl4。因此，第二晶体管t2、3
‑
1晶体管t31和3
‑
2晶体管t32可以同时被导通。
[0112]
从数据线dl提供的数据信号data通过第二晶体管t2被传输到第一节点n1。已导通的3
‑
1晶体管t31和3
‑
2晶体管t32将第一晶体管t1二极管连接，并且补偿电压(例如，在数据信号data中被补偿的第一晶体管t1的补偿电压)被施加到第二节点n2(即，第一晶体管t1的栅端子)。因此，驱动电压elvdd和补偿电压分别被施加到电容器cst的两端，并且与电容器cst的两端之间的电压差相对应的电荷被存储在电容器cst中。
[0113]
在示例性实施例中，传输到发射控制线el的发射控制信号em在第一时间段t1和第二时间段t2中具有恒定的高电平，并且发射控制信号em的电平在第三时间段t3中从高电平转变为低电平。第三时间段t3是在其中有机发光二极管oled发光的发射时段。在第三时间段t3中，第五晶体管t5和第六晶体管t6被导通。与存储在电容器cst中的电荷相对应的驱动电流通过第一晶体管t1被提供到有机发光二极管oled，并且因此，有机发光二极管oled发光。
[0114]
在示例性实施例中，像素p2的第三晶体管t3a具有在其中作为pmos的3
‑
1晶体管t31和作为nmos的3
‑
2晶体管t32并联连接的结构。当第二时间段t2改变为第三时间段t3时，已导通的3
‑
1晶体管t31和3
‑
2晶体管t32分别被截止。当3
‑
1晶体管t31和3
‑
2晶体管t32被截止时，在第一晶体管t1的栅端子处由于3
‑
1晶体管t31的寄生电容c
gs(t31)
产生的反冲电压δv
kb(gw)
被在第一晶体管t1的栅端子处由于3
‑
2晶体管t32的寄生电容c
gs(t32)
产生的反冲电压δv
kb(gwn)
抵消(消去)。因此，当像素p2显示黑色并且然后显示白色时(或反之亦然)，由于第二节点n2(例如，第一晶体管t1的栅端子)处的反冲电压δv
kb
减小(或变为零)，因此图像中被感知的残像可以减少。
[0115]
图7a是图示根据本公开的示例性实施例的图5的像素电路pc2的平面图。图7b是图7a的一部分的放大的平面图。图8a和图8b是沿图7b的线iia
‑
iia'和iib
‑
iib'截取的截面图。图7a对应于图5的像素p2的平面图。在下文中，将参考图7a至图8b提供描述。
[0116]
图5的第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7可以各自由薄膜晶体管(tft)实
现。在下文中，第一至第七晶体管t1、t2、t3a、t4、t5、t6、t7将被称为第一至第七薄膜晶体管t1、t2、t3a、t4、t5、t6、t7。第三薄膜晶体管t3a可以包括并联连接的两个子晶体管。例如，第三薄膜晶体管t3a可以包括作为第一子薄膜晶体管的3
‑
1薄膜晶体管t31和作为第二子薄膜晶体管的3
‑
2薄膜晶体管t32。第四薄膜晶体管t4可以包括串联连接的两个子晶体管。例如，第四薄膜晶体管t4可以包括作为第一子薄膜晶体管的4
‑
1薄膜晶体管t41和作为第二子薄膜晶体管的4
‑
2薄膜晶体管t42。
[0117]
图5的像素电路pc2的晶体管的栅端子、第一端子和第二端子可以分别与图7a的每个薄膜晶体管的栅电极、源区和漏区相对应。源区和漏区可以是根据其他实施例的薄膜晶体管的源电极和漏电极。
[0118]
半导体层act可以形成在基板100上。在示例性实施例中，缓冲层111可以被设置在基板100上，并且半导体层act可以被设置在缓冲层111上。半导体层act的一些区可以分别形成第一薄膜晶体管t1至第七薄膜晶体管t7的半导体层。
[0119]
基板100可以包括玻璃材料、陶瓷材料、金属材料或者柔性或可弯曲的材料。当基板100为柔性或可弯曲的时，基板100可以包括诸如聚醚砜(pes)、聚丙烯酸酯、聚醚酰亚胺(pei)、聚萘二甲酸乙二醇酯(pen)、聚对苯二甲酸乙二醇酯(pet)、聚苯硫醚(pps)、聚芳酯、聚酰亚胺(pi)、聚碳酸酯(pc)或乙酸丙酸纤维素(cap)的聚合物树脂。
[0120]
基板100可以具有多层结构。例如，如图8a中所示，基板100可以具有在其中第一基底层101、第一阻挡层102、第二基底层103和第二阻挡层104被顺序地堆叠的结构。第一基底层101和第二基底层103可以包括上述的聚合物树脂。第一阻挡层102和第二阻挡层104可以是用于防止外部杂质的渗透的层，并且可以是包括诸如氮化硅sin
x
或氧化硅sio
x
的无机材料的一层或多层。
[0121]
缓冲层111可以增加基板100的上表面的均匀度(或一致性)，并且可以包括诸如sio
x
的氧化物层、诸如sin
x
或sion的氮化物层。
[0122]
半导体层act可以包括硅半导体。例如，半导体层act可以包括低温多晶硅(ltps)。
[0123]
第一至第七薄膜晶体管t1、t2、t3a、t4、t5、t6、t7的半导体层可以各自包括源区s1至s7、漏区d1至d7以及在源区s1至s7与漏区d1至d7之间的沟道区。图8a和图8b示出了第一薄膜晶体管t1的沟道区c1、3
‑
1薄膜晶体管t31的沟道区c31和3
‑
2薄膜晶体管t32的沟道区c32的示例。
[0124]
沟道区可以是与栅电极重叠的区。源区和漏区可以是在沟道区周围掺杂有杂质的区。根据实施例，源区和漏区的位置可以改变。在实施例中，第一至第七薄膜晶体管t1、t2、t3a、t4、t5、t6、t7中的第三晶体管t3a的3
‑
2薄膜晶体管t32的源区和漏区可以掺杂有作为5族元素的氮(n)，并且其他薄膜晶体管的源区和漏区可以掺杂有作为3族元素的硼(b)。例如，用于掺杂连接到3
‑
2薄膜晶体管t32的漏区d32的第一薄膜晶体管t1的漏区d1和第六薄膜晶体管t6的源区s6的材料可以不同于用于掺杂3
‑
2薄膜晶体管t32的漏区d32的材料。因此，3
‑
2薄膜晶体管t32可以由nmos晶体管实现，并且其他薄膜晶体管可以各自由pmos晶体管实现。
[0125]
第一栅绝缘层112可以被设置在半导体层act上，并且第一薄膜晶体管t1的栅电极g1、第一扫描线sl1、第二扫描线sl2、第三扫描线sl3、第四扫描线sl4和发射控制线el可以被设置在第一栅绝缘层112上。第一扫描线sl1、第二扫描线sl2、第三扫描线sl3、第四扫描
线sl4和发射控制线el可以在第一方向(例如，x方向)上延伸并且可以彼此隔开。
[0126]
第一栅绝缘层112可以包括sio2、sin
x
、sion、氧化铝(al2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铪(hfo2)或氧化锌(zno2)。
[0127]
第一薄膜晶体管t1的栅电极g1可以与半导体层act重叠，并且具有隔离的图案。
[0128]
第一扫描线sl1的与第二薄膜晶体管t2的沟道区重叠的区可以是第二薄膜晶体管t2的栅电极g2，并且第一扫描线sl1的与3
‑
1薄膜晶体管t31的沟道区重叠的区可以是3
‑
1薄膜晶体管t31的栅电极g31。第四扫描线sl4的与3
‑
2薄膜晶体管t32的沟道区重叠的区可以是3
‑
2薄膜晶体管t32的栅电极g32。第二扫描线sl2的与第四薄膜晶体管t4的沟道区重叠的区可以是第四薄膜晶体管t4的栅电极g41和g42。第三扫描线sl3的与第七薄膜晶体管t7的沟道区重叠的区可以是第七薄膜晶体管t7的栅电极g7。发射控制线el的与第五薄膜晶体管t5和第六薄膜晶体管t6的沟道区重叠的区可以分别是第五薄膜晶体管t5的栅电极g5和第六薄膜晶体管t6的栅电极g6。
[0129]
第一薄膜晶体管t1的栅电极g1、第一扫描线sl1、第二扫描线sl2、第三扫描线sl3、第四扫描线sl4和发射控制线el可以各自包括铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、锂(li)、钙(ca)、钼(mo)、钛(ti)、钨(w)或铜(cu)，并且可以各自是包括至少一种材料的一层或多层。
[0130]
第二栅绝缘层113可以被设置在第一薄膜晶体管t1的栅电极g1、第一扫描线sl1、第二扫描线sl2、第三扫描线sl3、第四扫描线sl4和发射控制线el上。第二栅绝缘层113可以包括sio2、sin
x
、sion、al2o3、tio2、ta2o5、hfo2或zno2。
[0131]
第一初始化电压线vl1、第二初始化电压线vl2和电极电压线hl可以被设置在第二栅绝缘层113上。电极电压线hl以及第一初始化电压线vl1和第二初始化电压线vl2可以在第一方向(例如，x方向)上延伸，并且可以彼此分开设置。
[0132]
在示例性实施例中，电极电压线hl覆盖第一薄膜晶体管t1的栅电极g1的至少一部分。电极电压线hl可以用作电容器cst的上电极cst2。在示例性实施例中，电极电压线hl完全覆盖栅电极g1。
[0133]
电容器cst的下电极cst1可以与第一薄膜晶体管t1的栅电极g1一体地形成。例如，第一薄膜晶体管t1的栅电极g1可以用作电容器cst的下电极cst1。第一开口sop1和第二开口sop2可以形成在电容器cst的上电极cst2中。
[0134]
电极电压线hl、第一初始化电压线vl1和第二初始化电压线vl2可以各自包括从由al、pt、pd、ag、mg、au、ni、nd、ir、cr、li、ca、mo、ti、w和cu组成的组中选择的至少一种，并且可以是一层或多层。
[0135]
层间绝缘层114被设置在电极电压线hl、第一初始化电压线vl1和第二初始化电压线vl2上。层间绝缘层114可以包括sio2、sin
x
、sion、al2o3、tio2、ta2o5、hfo2或zno2。
[0136]
数据线dl、驱动电压线pl、第一节点电极1174a和第二节点电极1174b以及连接电极1173a、1173b和1175可以被设置在层间绝缘层114上。数据线dl和驱动电压线pl可以在第二方向(例如，y方向)上延伸，并且可以被设置成彼此隔开。
[0137]
数据线dl、驱动电压线pl、第一节点电极1174a和第二节点电极1174b以及连接电极1173a、1173b和1175可以包括诸如mo、al、cu和ti的导电材料，并且可以各自是一层或多层。在实施例中，数据线dl、驱动电压线pl、第一节点电极1174a和第二节点电极1174b以及
连接电极1173a、1173b和1175各自具有ti/al/ti的多层结构。
[0138]
数据线dl可以通过形成在第一栅绝缘层112、第二栅绝缘层113、层间绝缘层114中的接触孔1154电连接到第二薄膜晶体管t2的源区s2。在示例性实施例中，数据线dl的一部分是接触源区s2的源电极。
[0139]
驱动电压线pl可以通过形成在层间绝缘层114中的接触孔1158电连接到电容器cst的上电极cst2。因此，电极电压线hl可以具有与驱动电压线pl相同的电压电平(恒定电压)。此外，驱动电压线pl可以通过形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1155电连接到第五薄膜晶体管t5的源区s5。
[0140]
如图7a和图8a中所示，第一节点电极1174a可以通过形成在电容器cst的上电极cst2中的第一开口sop1将第一薄膜晶体管t1的栅电极g1电连接到3
‑
1薄膜晶体管t31的源区s31和4
‑
1薄膜晶体管t41的漏区d41。第一节点电极1174a的一端可以通过形成在第二栅绝缘层113和层间绝缘层114中的接触孔1157a电连接到第一薄膜晶体管t1的栅电极g1。第一节点电极1174a的另一端可以通过形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1156a电连接到3
‑
1薄膜晶体管t31的源区s31。
[0141]
如图7a和图8b中所示，第二节点电极1174b可以通过形成在电容器cst的上电极cst2中的第二开口sop2将第一薄膜晶体管t1的栅电极g1电连接到3
‑
2薄膜晶体管t32的源区s32。第二节点电极1174b的一端可以通过形成在第二栅绝缘层113和层间绝缘层114中的接触孔1157b电连接到第一薄膜晶体管t1的栅电极g1。第二节点电极1174b的另一端可以通过形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1156b电连接到3
‑
2薄膜晶体管t32的源区s32。
[0142]
连接电极1173a可以通过形成在层间绝缘层114中的接触孔1151a以及形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1152a分别电连接第一初始化电压线vl1和4
‑
2薄膜晶体管t42的源区s42。连接电极1173b可以通过形成在层间绝缘层114中的接触孔1151b以及形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1152b分别电连接第二初始化电压线vl2和第七薄膜晶体管t7的漏区d7。
[0143]
连接电极1175可以通过形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1153电连接到第六薄膜晶体管t6的漏电极d6。第六薄膜晶体管t6可以通过连接电极1175电连接到有机发光二极管oled的像素电极210。
[0144]
平坦化层115可以被设置在数据线dl、驱动电压线pl、第一节点电极1174a和第二节点电极1174b以及连接电极1173a、1173b和1175上，并且有机发光二极管oled可以被设置在平坦化层115上。
[0145]
图7a示出了一个像素电路pc2的结构。在实施例中，具有相同像素电路pc2的像素p2被布置在第一方向(例如，x方向)和第二方向(例如，y方向)上。在该实施例中，第一初始化电压线vl1、第二扫描线sl2、第二初始化电压线vl2和第三扫描线sl3由在第二方向(例如，y方向)上彼此相邻的两个像素电路pc2共享。
[0146]
即，第一初始化电压线vl1和第二扫描线sl2可以电连接到在附图中所示的第二方向(例如，y方向)上与图7a的像素电路pc2的上侧邻近的不同像素电路pc2的第七薄膜晶体管。因此，传输到第二扫描线sl2的第二扫描信号gi可以作为第三扫描信号被传输到该不同像素电路pc2的第七薄膜晶体管。如所描述的，第二初始化电压线vl2和第三扫描线sl3可以
电连接到在附图中所示的第二方向(例如，y方向)上与图7a的像素电路pc2的下侧邻近的不同像素电路pc2的第四薄膜晶体管。因此，传输到第三扫描线sl3的第三扫描信号gb可以作为第二扫描信号被传输到该不同像素电路pc2的第四薄膜晶体管。
[0147]
平坦化层115可以具有平坦的上表面，以确保像素电极210是平坦的。平坦化层115可以是包括有机材料的单层或多层。平坦化层115可以包括诸如苯并环丁烯(bcb)、pi、六甲基二硅烷(hmdso)、聚甲基丙烯酸甲酯(pmma)或聚苯乙烯(ps)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或它们的共混物。
[0148]
在示例性实施例中，平坦化层115包括无机材料。平坦化层115可以包括sio2、sin
x
、sion、al2o3、tio2、ta2o5、hfo2或zno2。当平坦化层115包括无机材料时，可以执行化学平坦化抛光。在示例性实施例中，平坦化层115包括有机材料和无机材料两者。
[0149]
如图8a和图8b中所示，有机发光二极管oled包括像素电极210、公共电极230以及设置在像素电极210与公共电极230之间的包括发射层的中间层220。
[0150]
像素电极210可以通过形成在平坦化层115中的接触孔1163电连接到连接电极1175，并且连接电极1175可以通过形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1153电连接到第六薄膜晶体管t6。
[0151]
像素电极210可以是透明(半透明)电极或反射电极。在一些实施例中，像素电极210可以包括包含ag、mg、al、pt、pd、au、ni、nd、ir、cr或它们的化合物的反射层以及形成在反射层上的透明或半透明电极层。透明或半透明电极层可以包括从由氧化铟锡(ito)、氧化铟锌(izo)、氧化锌(zno)、氧化铟(in2o3)、氧化铟镓(igo)以及氧化铝锌(azo)组成的组中选择的至少一种。在一些实施例中，像素电极210可以具有ito/ag/ito的堆叠结构。
[0152]
像素限定层116可以被设置在平坦化层115上，并且可以通过暴露像素电极210的一部分来限定像素p2的发射区。像素限定层116可以覆盖像素电极210的边缘。在示例性实施例中，像素电极210的相对侧之间的上表面不被像素限定层116覆盖。像素限定层116可以包括诸如聚酰亚胺(pi)、聚酰胺、丙烯酸树脂、苯并环丁烯(bcb)树脂、六甲基二硅烷(hmdso)或酚醛树脂的有机绝缘材料。
[0153]
中间层220可以包括发射层。发射层可以包括有机材料，该有机材料包括发射红光、绿光、蓝光或白光的荧光或磷光材料。发射层可以包括低分子量或高分子量有机材料。如图8a和图8b中所示，为了方便起见，仅示出了中间层220的发射层。有机发光二极管oled可以进一步包括在发射层上和在发射层下方的第一功能层和/或第二功能层。第一功能层和/或第二功能层可以包括空穴传输层(htl)、空穴注入层(hil)、电子传输层(etl)或电子注入层(eil)。中间层220可以被设置成分别对应于像素电极210。然而，本公开的实施例并不限于此，并且包括在中间层220的层中的至少一些层可以一体地形成在像素电极210上方。
[0154]
公共电极230可以是透明电极或反射电极。在一些实施例中，公共电极230可以是透明或半透明电极，并且可以包括包含li、ca、lif、al、ag、mg或它们的化合物并且具有低功函数的金属薄膜。此外，包括ito、izo、zno或in2o3的透明导电氧化物(tco)层可以进一步形成在金属薄膜上。公共电极230可以一体地形成为对应于像素电极210。
[0155]
尽管未示出，但薄膜封装层(未示出)或密封基板(未示出)可以被设置在公共电极
230上。薄膜封装层可以覆盖显示区域da并且延伸到显示区域da的外侧。这样的薄膜封装层可以包括包含无机材料的至少一个无机封装层以及包含有机材料的至少一个有机封装层。在一些实施例中，薄膜封装层可以具有在其中堆叠有第一无机封装层/有机封装层/第二无机封装层的结构。密封基板(未示出)可以面对基板100，并且在外围区域pa中，密封基板可以通过诸如密封剂或玻璃料的密封构件耦接到基板100。此外，用于防止掩模中的压痕的间隔件可以被设置在像素限定层116上。
[0156]
图9是图示根据本公开的示例性实施例的像素的等效电路图。将不详细描述与图5的像素电路pc2的结构相同的结构，并且将主要描述它们之间的不同之处。
[0157]
参考图9，像素p3包括作为显示元件的有机发光二极管oled以及连接到有机发光二极管oled的像素电路pc3。像素电路pc3包括第一至第七晶体管t1、t2、t3b、t4、t5、t6、t7。在实施例中，第一至第七晶体管t1、t2、t3b、t4、t5、t6、t7各自由pmos晶体管来实现。图9的像素p3可以以图6的驱动时序被驱动。
[0158]
像素电路pc3可以连接到传输第一扫描信号gw的第一扫描线sl1、传输第二扫描信号gi的第二扫描线sl2、传输第三扫描信号gb的第三扫描线sl3、传输第四扫描信号gwn的第四扫描线sl4、传输发射控制信号em的发射控制线el以及传输数据信号data的数据线dl。像素电路pc3也可以连接到驱动电压线pl以及第一初始化电压线vl1和第二初始化电压线vl2。
[0159]
第三晶体管t3b(补偿晶体管)可以包括串联连接的两个子晶体管。例如，第三晶体管t3b可以包括作为第一子晶体管的3
‑
1晶体管t31'和作为第二子晶体管的3
‑
2晶体管t32'。
[0160]3‑
1晶体管t31'包括连接到第一扫描线sl1的第一栅端子g31a、连接到第四扫描线sl4的第二栅端子g31b、连接到第二节点n2的第一端子以及连接到3
‑
2晶体管t32'的第一端子的第二端子。3
‑
2晶体管t32'包括连接到第一扫描线sl1的栅端子g32、连接到3
‑
1晶体管t31'的第二端子的第一端子以及连接到第三节点n3的第二端子。
[0161]3‑
1晶体管t31'的第一栅端子g31a可以通过第一扫描线sl1接收第一扫描信号gw，并且第二栅端子g31b可以通过第四扫描线sl4接收第四扫描信号gwn。在示例性实施例中，第四扫描信号gwn是第一扫描信号gw的反相电压。第四扫描信号gwn可以以与第一扫描信号gw相同的时序被施加。3
‑
2晶体管t32'的栅端子g32可以通过第一扫描线sl1接收第一扫描信号gw。3
‑
1晶体管t31'和3
‑
2晶体管t32'可以同时被导通，并且可以将第一晶体管t1二极管连接。
[0162]
在实施例中，像素p3的第三晶体管t3b的3
‑
1薄膜晶体管t31'和3
‑
2晶体管t32'当中的与第一晶体管t1的栅端子邻近的3
‑
1薄膜晶体管t31'可以包括一对栅端子。彼此反相的信号可以分别被传输到3
‑
1薄膜晶体管t31'的栅端子。第三晶体管t3b可以与图5和图6的像素p2的第三晶体管t3a类似地被驱动。即，当第二时间段t2改变为第三时间段t3时，在第一晶体管t1的栅端子处由于3
‑
1晶体管t31'的第一栅端子g31a与源区之间的寄生电容c
g1s(t31')
产生的反冲电压可以被在第一晶体管t1的栅端子处由于3
‑
1晶体管t31'的第二栅端子g31b与源区之间的寄生电容c
g2s(t31')
产生的反冲电压抵消(消去)。因此，当像素p3显示黑色并且然后显示白色时(或反之亦然)，由于在第一晶体管t1的栅端子处的反冲电压减小(或变为零)，因此图像中被感知的残像可以减少。
[0163]
图10是图示根据本公开的示例性实施例的图9的像素电路pc3的平面图。图10a是根据本公开的示例性实施例的图10的一部分的放大的平面图。图11是沿图10a的线iii
‑
iii'截取的截面图。图10可以对应于图9的像素电路pc3的平面图。在下文中，将参考图10、图10a和图11提供描述，但将主要描述与图7a的平面图和图8b的截面图中的结构不同的结构。
[0164]
图9的第一至第七晶体管t1、t2、t3b、t4、t5、t6、t7可以各自被实现为薄膜晶体管。在下文中，第一至第七晶体管t1、t2、t3b、t4、t5、t6、t7将被称为第一至第七薄膜晶体管t1、t2、t3b、t4、t5、t6、t7。第三薄膜晶体管t3b可以包括串联连接的两个子晶体管。例如，第三薄膜晶体管t3b可以包括作为第一子晶体管的3
‑
1晶体管t31'和作为第二子晶体管的3
‑
2晶体管t32'。第四薄膜晶体管t4可以包括串联连接的两个子薄膜晶体管。例如，第四薄膜晶体管t4可以包括作为第一子晶体管的4
‑
1晶体管t41和作为第二子晶体管的4
‑
2晶体管t42。
[0165]
缓冲层111可以被设置在基板100上。缓冲层111可以具有在其中堆叠有第一缓冲层111a和第二缓冲层111b的结构。例如，第二缓冲层111b可以被设置在第一缓冲层111a的顶部上。在示例性实施例中，第一缓冲层111a和第二缓冲层111b包括不同的材料。例如，第一缓冲层111a可以包括诸如sin
x
的氮化硅。第二缓冲层111b可以包括诸如sio
x
的氧化硅。
[0166]
当第一缓冲层111a包括氮化硅时，在氮化硅的形成期间可以包括氢，并且因此，可以提高形成在缓冲层111上的半导体层act的载流子迁移率。可以相应地改善薄膜晶体管的电气特性。此外，半导体层act可以包括硅材料。可以改善包括硅的半导体层act与包括氧化硅的第二缓冲层111b之间的界面粘附，并且可以改善薄膜晶体管的电气特性。
[0167]
第四扫描线sl4可以被设置在基板100与半导体层act之间，例如，第一缓冲层111a与第二缓冲层111b之间。在示例性实施例中，第四扫描线sl4被设置在基板100与第一缓冲层111a之间。
[0168]
第四扫描线sl4可以包括al、pt、pd、ag、mg、au、ni、nd、ir、cr、ca、mo、ti、w和/或cu。
[0169]
半导体层act可以形成在缓冲层111上。半导体层act的一些区可以分别形成第一薄膜晶体管t1至第七薄膜晶体管t7的半导体层。半导体层act可以包括硅半导体。例如，半导体层act可以包括ltps。
[0170]
第一薄膜晶体管t1至第七薄膜晶体管t7的半导体层可以分别包括源区s1至s7、漏区d1至d7以及在源区s1至s7与漏区d1至d7之间的沟道区。图11示出了3
‑
1薄膜晶体管t31'的沟道区c31和3
‑
2薄膜晶体管t32'的沟道区c32。第一薄膜晶体管t1至第七薄膜晶体管t7可以各自由pmos晶体管实现。
[0171]
第一栅绝缘层112可以被设置在半导体层act上，第一薄膜晶体管t1的栅电极g1、第一扫描线sl1、第二扫描线sl2、第三扫描线sl3和发射控制线el可以被设置在第一栅绝缘层112上。
[0172]
如图11中所示，3
‑
1薄膜晶体管t31'可以包括作为顶栅电极的第一栅电极g31a、作为底栅电极的第二栅电极g31b以及包括源区s31、沟道区c31和漏区d31的半导体层。3
‑
1薄膜晶体管t31'的第二栅电极g31b可以被设置在基板100与半导体层之间，例如，第一缓冲层111a与第二缓冲层111b之间。在示例性实施例中，3
‑
1薄膜晶体管t31'的第二栅电极g31b被设置在基板100与第一缓冲层111a之间。在示例性实施例中，3
‑
1薄膜晶体管t31'的第二栅电极g31b是第四扫描线sl4的一部分。在示例性实施例中，第二栅电极g31b与3
‑
1薄膜晶体
管t31'的沟道区c31重叠。第二栅电极g31b可以与沟道区c31部分地重叠。从第一扫描线sl1突出并且与3
‑
1薄膜晶体管t31'的沟道区c31重叠的区可以是3
‑
1薄膜晶体管t31'的第一栅电极g31a。
[0173]3‑
2薄膜晶体管t32'包括栅电极g32和半导体层，该半导体层包括源区s32、沟道区c32和漏区d32。在示例性实施例中，第一扫描线sl1的与3
‑
2薄膜晶体管t32'的沟道区c32重叠的区是3
‑
2薄膜晶体管t32'的栅电极g32。
[0174]
第二栅绝缘层113可以被设置在第一薄膜晶体管t1的栅电极g1、第一扫描线sl1、第二扫描线sl2、第三扫描线sl3和发射控制线el上。
[0175]
在下文中，尽管在图11中未示出，但将参考图8a和图8b提供描述。
[0176]
电极电压线hl、第一初始化电压线vl1和第二初始化电压线vl2可以被设置在第二栅绝缘层113上。
[0177]
在示例性实施例中，电极电压线hl覆盖第一薄膜晶体管t1的栅电极g1的至少一部分。在示例性实施例中，电极电压线hl完全覆盖栅电极g1。电极电压线hl可以用作电容器cst的上电极cst2。电容器cst的下电极cst1可以与栅电极g1一体地形成。第一薄膜晶体管t1的栅电极g1可以用作电容器cst的下电极cst1。开口sop可以形成在电容器cst的上电极cst2中。
[0178]
层间绝缘层114可以被设置在电极电压线hl、第一初始化电压线vl1和第二初始化电压线vl2上。数据线dl、驱动电压线pl、节点电极1174以及连接电极1173a、1173b和1175可以被设置在层间绝缘层114上。
[0179]
节点电极1174可以通过形成在电容器cst的上电极cst2中的开口sop将第一薄膜晶体管t1的栅电极g1电连接到3
‑
1薄膜晶体管t31'的源区s31和4
‑
1薄膜晶体管t41的漏区d41。节点电极1174的一端可以通过形成在第二栅绝缘层113和层间绝缘层114中的接触孔1157电连接到第一薄膜晶体管t1的栅电极g1。节点电极1174的另一端可以通过形成在第一栅绝缘层112、第二栅绝缘层113和层间绝缘层114中的接触孔1156电连接到3
‑
1薄膜晶体管t31'的源区s31。
[0180]
平坦化层115可以被设置在数据线dl、驱动电压线pl、节点电极1174以及连接电极1173a、1173b和1175上，并且有机发光二极管oled可以被设置在平坦化层115上。
[0181]
参考图10，第一初始化电压线vl1、第二扫描线sl2、第二初始化电压线vl2和第三扫描线sl3可以由在第二方向(例如，y方向)上彼此相邻的两个像素电路pc3共享。
[0182]
即，第一初始化电压线vl1和第二扫描线sl2可以电连接到在附图中所示的第二方向(例如，y方向)上与图10的像素电路pc3的上侧邻近的不同像素电路pc3的第七薄膜晶体管。因此，传输到第二扫描线sl2的第二扫描信号gi可以作为第三扫描信号被传输到该不同像素电路pc3的第七薄膜晶体管。同样地，第二初始化电压线vl2和第三扫描线sl3可以电连接到在附图中的第二方向(例如，y方向)上与图10的像素电路pc3的下侧邻近的不同像素电路pc3的第四薄膜晶体管。因此，传输到第三扫描线sl3的第三扫描信号gb可以作为第二扫描信号被传输到该不同像素电路pc3的第四薄膜晶体管。
[0183]
图12是图示根据本公开的示例性实施例的像素的等效电路图。在下文中，将不详细描述与图5的像素电路pc2的结构相同的结构，并且将主要描述它们之间的不同之处。
[0184]
参考图12，像素p4包括作为显示元件的有机发光二极管oled以及连接到有机发光
二极管oled的像素电路pc4。像素电路pc4包括第一至第七晶体管t1、t2、t3c、t4'、t5、t6、t7、第一电容器cst和第二电容器cbt。在实施例中，第一至第七晶体管t1、t2、t3c、t4'、t5、t6、t7中的第三晶体管t3c的3
‑
2晶体管t32"和第四晶体管t4'各自由nmos晶体管实现，并且第一至第七晶体管t1、t2、t3c、t4'、t5、t6、t7中的其他晶体管由pmos晶体管实现。图12的像素p4可以以图6的驱动时序被驱动。
[0185]
像素电路pc4可以连接到传输第一扫描信号gw的第一扫描线sl1、传输第二扫描信号gin的第二扫描线sl2'、传输第三扫描信号gb的第三扫描线sl3、传输第四扫描信号gwn的第四扫描线sl4、传输发射控制信号em的发射控制线el以及传输数据信号data的数据线dl。像素电路pc4也可以连接到驱动电压线pl以及第一初始化电压线vl1和第二初始化电压线vl2。
[0186]
第三晶体管t3c(补偿晶体管)可以包括并联连接的两个子晶体管。例如，第三晶体管t3c可以包括作为第一子晶体管的3
‑
1晶体管t31"和作为第二子晶体管的3
‑
2晶体管t32"。3
‑
1晶体管t31"可以是pmos晶体管，并且3
‑
2晶体管t32"可以是nmos晶体管。
[0187]3‑
1晶体管t31"包括连接到第一扫描线sl1的栅端子、连接到第二节点n2的第一端子和连接到第三节点n3的第二端子。3
‑
2晶体管t32"包括连接到第四扫描线sl4的栅端子、连接到第二节点n2的第一端子以及连接到第三节点n3的第二端子。3
‑
1晶体管t31"可以响应于通过第一扫描线sl1传输的第一扫描信号gw而被导通，并且3
‑
2晶体管t32"可以响应于通过第四扫描线sl4传输的第四扫描信号gwn而被导通。在示例性实施例中，第四扫描信号gwn是第一扫描信号gw的反相信号。3
‑
1晶体管t31"和3
‑
2晶体管t32"可以同时被导通，以将第一晶体管t1二极管连接。
[0188]
第四晶体管t4'(第一初始化晶体管)包括连接到第二扫描线sl2'的栅端子、连接到第一初始化电压线vl1的第一端子以及连接到第二节点n2的第二端子。第四晶体管t4'可以响应于通过第二扫描线sl2'传输的第二扫描信号gin而被导通，并且可以将第一初始化电压vint1传输到第一晶体管t1的栅端子，从而初始化第一晶体管t1的栅电压。在示例性实施例中，第二扫描信号gin是第一扫描信号gw的反相信号。
[0189]
第七晶体管t7(第二初始化晶体管)包括连接到第三扫描线sl3的栅端子、连接到第六晶体管t6的第二端子和有机发光二极管oled的像素电极的第一端子以及连接到第二初始化电压线vl2的第二端子。第七晶体管t7可以响应于通过第三扫描线sl3传输的第三扫描信号gb而被导通，并且将第二初始化电压vint2传输到有机发光二极管oled的像素电极，从而初始化有机发光二极管oled的像素电极的电压。在本公开的示例性实施例中，第七晶体管t7被省略。
[0190]
第一电容器cst包括连接到第二节点n2的第一电极以及连接到驱动电压线pl的第二电极。第一电容器cst可以存储和保持与驱动电压线pl和第一晶体管t1的栅端子的两端之间的差相对应的电压，并且因此可以保持施加到第一晶体管t1的栅端子的电压。
[0191]
第二电容器cbt包括连接到第一扫描线sl1和第二晶体管t2的栅端子的第三电极以及连接到第一电容器cst的第一电极和第一晶体管t1的栅端子的第四电极。当第一扫描线sl1的第一扫描信号gw具有用于使第二晶体管t2截止的电压时，第二电容器cbt可以是升压电容器，并且可以通过增大第二节点n2的电压来降低用于显示黑色的电压(黑电压)。
[0192]
在本公开的示例性实施例中，第一至第七晶体管t1、t2、t3c、t4'、t5、t6、t7中的至
少一个包括包含氧化物的半导体层，并且第一至第七晶体管t1、t2、t3c、t4'、t5、t6、t7中的其他晶体管包括包含硅的半导体层。例如，直接影响显示装置的亮度的第一晶体管t1可以包括具有高可靠性并且包括多晶硅的半导体层，并且因此，可以实现高分辨率显示装置。
[0193]
由于氧化物半导体具有高载流子迁移率和低漏电流，因此即使长的驱动时间，电压也可以不显著下降。即，由于即使在低频率下操作，图像的颜色也可以不根据电压降而大大改变，因此显示装置可以在低频率下操作。在本公开的示例性实施例中，因为氧化物半导体具有小的漏电流，所以连接到第一晶体管t1的栅端子的3
‑
1晶体管t31"和第四晶体管t4'中的至少一个使用氧化物半导体，以防止漏电流流到第一晶体管t1的栅端子。氧化物半导体的使用还可以降低功耗。
[0194]
在本公开的示例性实施例中，包括包含硅的半导体层并且被体现为pmos晶体管的3
‑
1晶体管t31"可以并联连接到包括包含氧化物的半导体层并且被体现为nmos晶体管的3
‑
2晶体管t32"。第三晶体管t3c可以与图5和图6的像素p2的第三晶体管t3a类似地被驱动。即，由于在第一晶体管t1的栅端子处由于3
‑
2晶体管t32"的寄生电容c
gs(t32")
而产生的反冲电压，在第一晶体管t1的栅端子处由于3
‑
1晶体管t31"的寄生电容c
gs(t31")
而产生的反冲电压可以被抵消(消去)。因此，当像素p4显示黑色并且然后显示白色时(或反之亦然)，由于第一晶体管t1的栅端子处的反冲电压减小(或变为零)，因此图像中被感知的残像可以减少。
[0195]
图13是图示根据本公开的示例性实施例的布置在邻近列的同一行中的一对像素电路的平面图。图13a是根据本公开的示例性实施例的图13的一部分的放大的平面图。图14a和图14b是沿图13a的线iva
‑
iva'和ivb
‑
ivb'截取的截面图。图13可以对应于图12的像素电路pc4的平面图。在下文中，参考图13至图14b提供描述，但将主要描述与图7a的平面图和图8b的截面图中的结构不同的结构。
[0196]
图13的布置在左侧像素区pa1中的像素的像素电路可以与水平地布置在右侧像素区pa2中的像素的像素电路对称。
[0197]
在实施例中，第一晶体管t1、第二晶体管t2、3
‑
1晶体管t31"、第五晶体管t5、第六晶体管t6和第七晶体管t7各自是包括硅半导体的薄膜晶体管。3
‑
2晶体管t32"和第四晶体管t4'可以各自是包括氧化物半导体的薄膜晶体管。在下文中，它们将被描述为第一至第七薄膜晶体管t1、t2、t3c、t4'、t5、t6、t7。第三薄膜晶体管t3c可以包括并联连接的两个子晶体管(例如，薄膜晶体管)。例如，第三薄膜晶体管t3c可以包括作为第一子晶体管的3
‑
1晶体管t31"和作为第二子晶体管的3
‑
2晶体管t32"。
[0198]
缓冲层111可以被设置在基板100上。第一半导体层as(参见图13a)可以被设置在缓冲层111上。第一半导体层as的一些区可以分别形成第一薄膜晶体管t1、第二薄膜晶体管t2、3
‑
1薄膜晶体管t31"、第五薄膜晶体管t5、第六薄膜晶体管t6和第七薄膜晶体管t7的半导体层。第一半导体层as可以包括硅半导体。例如，第一半导体层as可以包括ltps。第一薄膜晶体管t1、第二薄膜晶体管t2、3
‑
1薄膜晶体管t31"、第五薄膜晶体管t5、第六薄膜晶体管t6和第七薄膜晶体管t7的半导体层可以彼此连接，并且可以被弯曲成各种形状。
[0199]
第一薄膜晶体管t1、第二薄膜晶体管t2、3
‑
1薄膜晶体管t31"、第五薄膜晶体管t5、第六薄膜晶体管t6和第七薄膜晶体管t7的半导体层可以分别包括源区s1、s2、s31"、s5、s6、s7，漏区d1、d2、d31"、d5、d6、d7以及它们之间的沟道区。源区和漏区可以被掺杂有杂质，并且可以包括p型杂质。图14a示出了第一薄膜晶体管t1的沟道区c1和3
‑
1薄膜晶体管t31"的
沟道区c31"。
[0200]
第一栅绝缘层112可以被设置在第一半导体层as上。
[0201]
第一扫描线sl1、第三扫描线sl3和发射控制线el可以在第一栅绝缘层112上在第一方向(例如，x方向)上延伸。在第一栅绝缘层112上，第一薄膜晶体管t1的栅电极g1可以被设置并且可以具有隔离的图案。第一扫描线sl1可以包括分支的一对1
‑
1扫描线sl1a和1
‑
2扫描线sl1b，而第一薄膜晶体管t1在1
‑
1扫描线sl1a和1
‑
2扫描线sl1b之间。
[0202]1‑
1扫描线sl1a的与第二薄膜晶体管t2的沟道区重叠的区(其中1
‑
1扫描线sl1a被设置在第一薄膜晶体管t1的上侧)可以是第二薄膜晶体管t2的栅电极g2。1
‑
2扫描线sl1b的与3
‑
1薄膜晶体管t31"的沟道区重叠的区(其中1
‑
2扫描线sl1b被设置在第一薄膜晶体管t1的下侧)可以是3
‑
1薄膜晶体管t31"的栅电极g31"。在示例性实施例中，第三扫描线sl3的与第七薄膜晶体管t7的沟道区重叠的区是第七薄膜晶体管t7的栅电极g7。发射控制线el的与第五薄膜晶体管t5和第六薄膜晶体管t6的沟道区重叠的区可以分别是第五薄膜晶体管t5的栅电极g5和第六薄膜晶体管t6的栅电极g6。在示例性实施例中，1
‑
1扫描线sl1a的一部分是第二电容器cbt的第三电极ce3。
[0203]
第一扫描线sl1、第三扫描线sl3和发射控制线el可以各自包括al、pt、pd、ag、mg、au、ni、nd、ir、cr、li、ca、mo、ti、w或cu，并且可以是包括一种或多种材料的单层或多层。
[0204]
第二栅绝缘层113a可以被设置在第一扫描线sl1、第三扫描线sl3和发射控制线el上。
[0205]
电极电压线hl、第一初始化电压线vl1、第二扫描线sl2'的下扫描线143和第四扫描线sl4的下扫描线145可以被设置在第二栅绝缘层113a上。
[0206]
电极电压线hl可以覆盖第一薄膜晶体管t1的栅电极g1的至少一些部分。在示例性实施例中，电极电压线hl覆盖栅电极g1的全部。电极电压线hl可以用作第一电容器cst的第二电极ce2。
[0207]
在示例性实施例中，第一电容器cst与第一薄膜晶体管t1重叠。第一电容器cst包括第一电极ce1和第二电极ce2。第一薄膜晶体管t1的栅电极g1可以用作控制电极以及第一电容器cst的第一电极ce1。第一电容器cst的第二电极ce2可以与第一电容器cst的第一电极ce1重叠，而第二栅绝缘层113a在第二电极ce2和第一电极ce1之间。
[0208]
第一电容器cst的第二电极ce2可以包括第一开口sop1和第二开口sop2。由第二电极ce2的被移除的部分形成的第一开口sop1和第二开口sop2可以具有闭合形状。
[0209]
电极电压线hl、第一初始化电压线vl1、第二扫描线sl2'的下扫描线143和第四扫描线sl4的下扫描线145可以各自包括al、pt、pd、ag、mg、au、ni、nd、ir、cr、li、ca、mo、ti、w或cu，并且可以是包括以上材料中的一种或多种的单层或多层。
[0210]
在第二栅绝缘层113a上，第一层间绝缘层114a可以被设置。
[0211]
在第一层间绝缘层114a上，包括氧化物半导体的第二半导体层ao(参见图13a)可以被设置。第二半导体层ao的一些区可以分别形成3
‑
2薄膜晶体管t32"和第四薄膜晶体管t4'的半导体层。第二半导体层ao可以包括基于zn氧化物的材料，诸如zn氧化物、in
‑
zn氧化物或ga
‑
in
‑
zn氧化物。在一些实施例中，第二半导体层ao可以包括在其中诸如铟(in)、镓(ga)或锡(sn)的金属包括在zno中的in
‑
ga
‑
zn
‑
o(igzo)半导体、in
‑
sn
‑
zn
‑
o(itzo)半导体或in
‑
ga
‑
sn
‑
zn
‑
o(igtzo)半导体。
[0212]3‑
2薄膜晶体管t32"和第四薄膜晶体管t4'的半导体层可以包括沟道区、在各自沟道区的两端上的源区s32"和s4'以及漏区d32"和d4'。图14b示出了3
‑
2薄膜晶体管t32"的沟道区c32"。3
‑
2薄膜晶体管t32"和第四薄膜晶体管t4'的源区s32"和s4'和漏区d32"和d4'可以通过调整氧化物半导体的载流子浓度并使它们导电来形成。例如，3
‑
2薄膜晶体管t32"和第四薄膜晶体管t4'的源区s32"和s4'和漏区d32"和d4'可以通过使用氢类气体、氟类气体或它们的组合的等离子体处理来增大载流子浓度来形成。
[0213]
第二半导体层ao的一部分可以是第二电容器cbt的第四电极ce4。第四电极ce4可以从3
‑
2薄膜晶体管t32"的半导体层或第四薄膜晶体管t4'的半导体层延伸。即，第四电极ce4可以包括氧化物半导体，并且可以被设置在第一层间绝缘层114a上。在示例性实施例中，第二电容器cbt的第四电极ce4与第三电极ce3重叠。在平面图中，第二电容器cbt可以被设置在3
‑
2薄膜晶体管t32"与第四薄膜晶体管t4'之间。
[0214]
第三栅绝缘层113b可以被设置在第二半导体层ao上，并且在第三栅绝缘层113b上，第二扫描线sl2'的上扫描线163和第四扫描线sl4的上扫描线165可以在第一方向(例如，x方向)上延伸。第二扫描线sl2'的上扫描线163可以与下扫描线143的至少一部分重叠。第四扫描线sl4的上扫描线165可以与下扫描线145的至少一部分重叠。即，第二扫描线sl2'和第四扫描线sl4可以是设置在不同层的两个导电层。
[0215]
如图13a中所示，第二扫描线sl2'的下扫描线143的与第二半导体层ao重叠的区可以是第四薄膜晶体管t4'的下栅电极g4a。第二扫描线sl2'的上扫描线163的与第二半导体层ao重叠的区可以是第四薄膜晶体管t4'的上栅电极g4b。此外，第四扫描线sl4的下扫描线145的与第二半导体层ao重叠的区可以是3
‑
2薄膜晶体管t32"的下栅电极g32a。第四扫描线sl4的上扫描线165的与第二半导体层ao重叠的区可以是3
‑
2薄膜晶体管t32"的上栅电极g32b。即，3
‑
2薄膜晶体管t32"和第四薄膜晶体管t4'可以具有在其中控制电极被设置在半导体层上和半导体层下方的双栅结构。
[0216]3‑
2薄膜晶体管t32"的上栅电极g32b和第四薄膜晶体管t4'的上栅电极g4b可以各自是包括mo、cu和ti中的至少一种的单层或多层。
[0217]
第二层间绝缘层114b可以覆盖3
‑
2薄膜晶体管t32"和第四薄膜晶体管t4'。在第二层间绝缘层114b上，第二初始化电压线vl2、第一节点电极1174c和第二节点电极1174d以及连接电极1176、1177、1178、1179和1180可以被设置。
[0218]
第二初始化电压线vl2可以通过形成在第一栅绝缘层112、第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1181连接到第七薄膜晶体管t7的漏区d7。
[0219]
如图13a和图14a中所示，第一节点电极1174c可以通过形成在电容器cst的第二电极ce2中的第一开口sop1将第一薄膜晶体管t1的栅电极g1电连接到3
‑
1薄膜晶体管t31"的源区s31"。第一节点电极1174c的一端可以通过形成在第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1157c电连接到第一薄膜晶体管t1的栅电极g1。第一节点电极1174c的另一端可以通过形成在第一栅绝缘层112、第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1156c电连接到3
‑
1薄膜晶体管t31"的源区s31"。
[0220]
如图13a和图14b中所示，第二节点电极1174d可以通过形成在电容器cst的第二电
极ce2中的第二开口sop2将第一薄膜晶体管t1的栅电极g1电连接到3
‑
2薄膜晶体管t32"的源区s32"。第二节点电极1174d的一端可以通过形成在第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1157d电连接到第一薄膜晶体管t1的栅电极g1。第二节点电极1174d的另一端可以通过形成在第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1156d电连接到3
‑
2薄膜晶体管t32"的源区s32"。
[0221]
连接电极1176可以通过形成在第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1182电连接到第一初始化电压线vl1。连接电极1176可以通过形成在第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1183电连接到第四薄膜晶体管t4'的源区s4'。
[0222]
连接电极1177可以通过形成在第一栅绝缘层112、第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1184电连接到第六薄膜晶体管t6的漏区d6。
[0223]
连接电极1178的一端可以通过形成在第一栅绝缘层112、第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1185电连接到3
‑
1薄膜晶体管t31"的漏区d31"。连接电极1178的另一端可以通过形成在第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1186电连接到3
‑
2薄膜晶体管t32"的漏区d32"。
[0224]
连接电极1179的一端可以通过形成在第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1187电连接到第一电容器cst的第二电极ce2。连接电极1179的另一端可以通过形成在第一栅绝缘层112、第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1188电连接到第五薄膜晶体管t5的源区s5。
[0225]
连接电极1180可以通过形成在第一栅绝缘层112、第二栅绝缘层113a、第一层间绝缘层114a、第三栅绝缘层113b和第二层间绝缘层114b中的接触孔1189电连接到第二薄膜晶体管t2的源区s2。
[0226]
第一栅绝缘层112、第二栅绝缘层113a和第三栅绝缘层113b可以各自包括诸如氧化物或氮化物的无机材料。例如，第一栅绝缘层112、第二栅绝缘层113a和第三栅绝缘层113b可以各自包括sio2、sin
x
、sion、al2o3、tio2、ta2o5、hfo2和zno2中的至少一种。
[0227]
第一层间绝缘层114a和第二层间绝缘层114b可以各自包括诸如氧化物或氮化物的无机材料。例如，第一层间绝缘层114a和第二层间绝缘层114b可以各自包括sio2、sin
x
、sion、al2o3、tio2、ta2o5、hfo2和zno2中的至少一种。
[0228]
第二初始化电压线vl2、第一节点电极1174c和第二节点电极1174d以及连接电极1176、1177、1178、1179和1180可以各自包括诸如金属和导电氧化物的高导电材料。例如，第二初始化电压线vl2、第一节点电极1174c和第二节点电极1174d以及连接电极1176、1177、1178、1179和1180可以各自是包括al、cu和ti中的至少一种的单层或多层。
[0229]
第二电容器cbt的第四电极ce4可以连接到第二节点电极1174d，并且可以电连接到第一栅电极g1。
[0230]
第一平坦化层115a可以被设置在第二层间绝缘层114b上，并且数据线dl和驱动电压线pl可以被设置在第一平坦化层115a上。
[0231]
当数据线dl通过形成在第一平坦化层115a中的接触孔1191电连接到连接电极
1180时，数据线dl可以电连接到第二薄膜晶体管t2的源区s2。
[0232]
当驱动电压线pl通过形成在第一平坦化层115a中的接触孔1192电连接到连接电极1179时，驱动电压线pl可以电连接到第五薄膜晶体管t5的源区s5。驱动电压线pl可以覆盖第二半导体层ao，并且可以阻挡可以从基板100之上进入的光。
[0233]
数据线dl和驱动电压线pl可以各自是包括al、cu和ti中的至少一种的单层或多层。
[0234]
第二平坦化层115b可以被设置在第一平坦化层115a上，并且有机发光二极管oled可以被设置在第二平坦化层115b上。有机发光二极管oled的像素电极可以通过其下方的连接电极1177和1193中的至少一个电连接到第六薄膜晶体管t6的漏区d6。连接电极1193可以通过形成在第二平坦化层115b中的接触孔电连接到连接电极1177。
[0235]
第一平坦化层115a和第二平坦化层115b可以各自包括诸如丙烯酸、bcb、pi或hmdso的有机材料。可替代地，第一平坦化层115a和第二平坦化层115b可以各自包括无机材料。第一平坦化层115a和第二平坦化层115b可以各自包括单层或多层。像素限定层可以被设置在第二平坦化层115b上。
[0236]
参考图13，1
‑
1扫描线sl1a和第三扫描线sl3可以由在第二方向(例如，y方向)上彼此邻近的两个像素电路pc4共享。
[0237]
即，1
‑
1扫描线sl1a可以电连接到在附图中所示的第二方向(例如，y方向)上与图13的像素电路pc4的上侧邻近的不同像素电路pc4的第七薄膜晶体管。因此，传输到1
‑
1扫描线sl1a的第一扫描信号gw可以作为第三扫描信号被传输到该不同像素电路pc4的第七薄膜晶体管。同样地，第三扫描线sl3可以电连接到在附图中所示的第二方向(例如，y方向)上与图13的像素电路pc4的下侧邻近的不同像素电路pc4的第二薄膜晶体管。因此，传输到第三扫描线sl3的第三扫描信号gb可以作为第一扫描信号被传输到不同像素电路pc4的第二薄膜晶体管。
[0238]
图15是根据本发明构思的示例性实施例的显示面板的示意性平面图。
[0239]
参考图15，像素p可以被布置在显示面板10的显示区域da中。像素p可以以各种形式(诸如条纹设置、五格型设置和马赛克设置)被布置，并且因此可以显示图像。每个像素p可以包括有机发光二极管(oled)作为显示元件，并且有机发光二极管(oled)可以连接到像素电路。每个像素p可以从有机发光二极管(oled)发射例如红光、绿光、蓝光或白光。
[0240]
在显示区域da中，第一扫描线至第四扫描线、发射控制线、第一初始化电压线和第二初始化电压线可以彼此间隔开，并且在行方向上被布置。此外，在显示区域da中，数据线和驱动电压线可以彼此间隔开，并且在列方向上被布置。
[0241]
第一扫描驱动电路sdrv1和第二扫描驱动电路sdrv2、发射控制驱动电路edrv和数据驱动电路ddrv可以被设置在显示区域da外部。第一扫描驱动电路sdrv1和第二扫描驱动电路sdrv2连接到第一扫描线至第四扫描线，并且传输扫描信号。发射控制驱动电路edrv连接到发射控制线el，并且传输发射控制信号。数据驱动电路ddrv连接到数据线dl，并且传输数据信号。用于提供初始化电压vint、驱动电压elvdd和公共电压elvss的主电压线(未示出)可以进一步被设置在显示区域da外部。
[0242]
第一扫描驱动电路sdrv1可以连接到扫描线，该扫描线连接到显示区域da的像素p的根据第一电压导通的薄膜晶体管的栅电极。第二扫描驱动电路sdrv2可以连接到扫描线，
该扫描线连接到显示区域da的像素p的根据第二电压导通的薄膜晶体管的栅电极。第一电压可以是具有高电平的电压，并且第二电压可以是第一电压的反相电压(即，具有低电平的电压)。
[0243]
在实施例中，像素p为图5的像素p2，第一扫描驱动电路sdrv1可以连接到第一扫描线sl1至第三扫描线sl3，并且第二扫描驱动电路sdrv2可以连接到第四扫描线sl4。
[0244]
在实施例中，像素p为图9的像素p3，第一扫描驱动电路sdrv1可以连接到第一扫描线sl1至第三扫描线sl3，并且第二扫描驱动电路sdrv2可以连接到第四扫描线sl4。
[0245]
在实施例中，像素p为图12的像素p4，第一扫描驱动电路sdrv1可以连接到第一扫描线sl1和第三扫描线sl3，并且第二扫描驱动电路sdrv2可以连接到第二扫描线sl2'和第四扫描线sl4。
[0246]
控制器con(例如，控制电路)可以从外部图形控制器(未示出)接收输入图像数据以及用于控制输入图像数据的显示的输入控制信号。控制器con可以响应于输入控制信号来生成控制信号，并且可以将生成的控制信号传输到第一扫描驱动电路sdrv1、第二扫描驱动电路sdrv2、发射控制驱动电路edrv和数据驱动电路ddrv。
[0247]
第一扫描驱动电路sdrv1、第二扫描驱动电路sdrv2和发射控制驱动电路edrv可以被直接设置在基板上。数据驱动电路ddrv可以被设置在柔性印刷电路板(fpcb)上，该柔性印刷电路板(fpcb)电连接到设置在基板的一侧上的焊盘。在示例性实施例中，数据驱动电路ddrv以玻璃上芯片(cog)方式或塑料上芯片(cop)方式被直接设置在基板上。
[0248]
如以上描述的，根据本公开的至少一个示例性实施例，可以防止残像的出现，并且因此，显示装置可以提供更高质量的图像。
[0249]
应理解，本文中描述的实施例应被视为仅是描述性的并且不用于限制的目的。每个实施例内的特征或方面的描述应典型地被认为是可用于其它实施例中的其它相似特征或方面。尽管已经参考附图描述了一个或多个实施例，但是本领域普通技术人员将理解，在不背离本公开的精神和范围的情况下，可以在一个或多个实施例中进行形式上和细节上的各种修改。