半导体器件及其制造方法与流程

1.本发明的实施例涉及半导体器件及其制造方法。


背景技术：

2.为了追求更高的器件密度、更高的性能和更低的成本，半导体行业已进入纳米技术工艺节点，因此对于三维集成和多芯片系统而言，制造和设计问题都面临着挑战。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种制造半导体器件的方法，包括：提供第一小芯片的第一电路和第二小芯片的第二电路，其中，第一电路和第二电路中的两个都形成在半导体晶圆的芯片区域上方，并且被布置在第一小芯片与第二小芯片之间的管芯对管芯空间上方的介电层分离；以及形成导电连接图案，导电连接图案电连接第一电路与第二电路并布置在管芯对管芯空间上方。
4.根据本发明实施例的另一个方面，提供了一种制造半导体器件的方法，包括：在布置在半导体晶圆上方的下层上方形成第一光刻胶层；使用用于第一小芯片的第一光掩模来对第一光刻胶层执行第一曝光；使用用于第二小芯片的第二光掩模来对第一光刻胶层执行第二曝光，其中，第一曝光的第一曝光区域中的第一电路图案区域不与第二曝光的第二曝光区域中的第二电路图案区域重叠；使第一光刻胶层显影以形成第一光刻胶图案；将第一光刻胶图案用作蚀刻掩模来对下层执行蚀刻操作以形成下层图案；在包括布置在半导体晶圆上方的下层图案的下层结构上方形成第二光刻胶层；以及对第一光刻胶层执行使用第三光掩模的第三曝光，其中，第三曝光的第三曝光区域与第一曝光区域和第二曝光区域部分重叠。
5.根据本发明实施例的又一个方面，提供了一种半导体器件，包括：半导体衬底，从半导体晶圆切割；包括第一电路的第一小芯片和包括第二电路的第二小芯片，第一小芯片和第二小芯片中的两个都布置在半导体衬底上方，并由填充有介电材料的管芯对管芯空间分离；以及多个导电连接图案，连接第一电路与第二电路并布置在管芯对管芯空间上方。
附图说明
6.当与附图一起阅读时，根据以下详细描述可最好地理解本发明。要强调的是，根据行业的标准实践，各种部件并未按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
7.图1a和图1b示出根据本发明的实施例的半导体单片ic的示意性平面图(布局)。
8.图2a、图2b和图2c示出根据本发明的实施例的晶圆上方的小芯片(管芯)的布局。
9.图3a、图3b、图3c和图3d示出根据本发明的实施例的晶圆上方的小芯片(管芯)的布局。
10.图4示出根据本发明的实施例的用于在信号芯片中包括多个小芯片(管芯)的半导
体器件的光刻操作。
11.图5a和图5b示出根据本发明的实施例的用于将相邻的小芯片(管芯)与导电线连接的布线方案。
12.图6a和图6b示出根据本发明的实施例的用于将相邻的小芯片(管芯)与导电线连接的布线方案。
13.图7a、图7b、图7c、图7d和图7e示出根据本发明的实施例的用于制造管芯对管芯(dtd)连接图案的顺序过程的各种视图。图7f示出根据本发明的实施例的管芯对管芯(dtd)连接图案的截面图。
14.图8、图9、图10、图11、图12、图13、图14、图15、图16和图17示出根据本发明实施例的用于制造管芯对管芯(dtd)连接图案的顺序过程的各个阶段。
15.图18a和图18b示出根据本发明的实施例的用于将相邻的小芯片(管芯)与导电线连接的布线方案。
16.图19示出根据本发明的实施例的曝光图(布局)。
17.图20示出根据本发明实施例的焊盘或焊盘电极的布局或布置。
18.图21a、图21b和图21c示出根据本发明实施例的用于在信号芯片中包括多个小芯片(管芯)的半导体器件的封装。
具体实施方式
19.可以理解，以下公开提供了用于实现本发明的不同特征的许多不同的实施例或实例。以下描述了元件和布置的实例的具体实施例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件与第二部件直接接触的实施例，也可以包括形成为插入第一部件和第二部件的附加部件，使得第一部件与第二部件不直接接触的实施例。为了简明和清楚起见，可以以不同比例任意绘制各种部件。
20.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由
…
制成”可以意指“包含”或“由
…
组成”。
21.由于具有更好的性能、更低的功耗和可靠性，因此包括单片集成电路和系统的多芯片系统对于当前集成电路的分立替代方案较为优选。然而，目前尚不存在具有成本效益的高产量单片系统集成方案。一种替代方案是单片3d集成系统，它们由于顺序集成而成本高昂，由于工艺复杂性而产量较低，并且与上层金属布线层的工艺热限制相关联而器件性能较差。另一种替代方案是2.5d/3d封装，它们是一种用于“系统级封装”(sip)的方法，并且可实现许多商业高性能计算产品。然而，这些系统和方法不是单片集成电路，并且需要涉及封装中的多个芯片的组装过程。组装过程通常需要以下过程中的一个或多个，从而增加成本：制造中介层和贯穿硅通孔(tsv)、晶圆减薄过程、键合过程和掩模缝合技术。此外，鉴于有限的键合间距，管芯对管芯互连的数量仍然有限，这对可实现的带宽(每秒在管芯之间传
输的字节数)施加更高的限制。
22.在本发明中，提供了一种实现改进的单片系统的新颖工艺和器件，它使得可在2d平面上组合超出光掩模面积限制的任何数量的小芯片。
23.在本发明中，单片集成电路(ic)通常是指包括形成在单个半导体衬底上方的多个小芯片的半导体器件，该单个芯片从半导体晶圆切割。芯片或半导体芯片是指从晶圆切割或从晶圆切割的半导体衬底。在一些实施例中，多个小芯片被模制成具有引线框架的单个树脂封装。小芯片也称为管芯，它通常是指在有或没有其他小芯片的情况下执行给定功能性并被划片道和/或管芯对管芯空间包围的电路区域。小芯片的大小通常对应于在光刻操作中设定的曝光区域，并且等于或小于可在光刻装置(步进仪或扫描仪)中布置的最大曝光区域。因此，在单个半导体衬底上具有多个小芯片的单片ic可具有比最大曝光面积更大的大小。最先进的曝光工具(例如，krf、arf扫描仪或euv扫描仪)利用6英寸的中间掩模/光掩模(150平方毫米的衬底)以1/4倍的缩小率成像在晶圆上，使得晶圆上场的最大曝光面积为26
×
33mm2(中间掩模上为104
×
132mm2)。
24.图1a和图1b示出根据本发明的实施例的单片ic的示意性平面图(布局)。在图1a中，在一些实施例中，四个小芯片cl1、cl2、cl3和cl4形成在半导体衬底10上。在一些实施例中，小芯片cl1、cl2、cl3和cl4具有不同电路布局和/或不同功能。在一些实施例中，小芯片中的一个可包括存储器件，诸如动态随机存取存储器(dram)、静态ram(sram)、闪存或其他基于cmos的存储器件，作为其主要电路(占据例如小芯片面积的多于75％)。管芯对管芯空间dtds布置在相邻的小芯片之间，并且划片道sl围绕四个小芯片。在单片ic的制造期间，在半导体晶圆(例如，300mm、200mm或150mm的si晶圆)上形成多个单片ic。划片道设置在相邻的单片ic区域之间，并在一些实施例中具有与每个单片ic内的管芯对管芯空间相同的宽度。由于将晶圆切割成多个单片ic芯片，因此通过切割划片道，划片道sl的宽度小于管芯对管芯空间dtds的宽度。在一些实施例中，在划片道sl和/或管芯对管芯空间dtds上设置除了电连接相邻小芯片的布线图案以外的不用作每个小芯片的功能电路的一部分的测试图案、测量图案或其他图案。
25.如图1a和图1b所示，提供四个小芯片，但一个单片ic中的小芯片的数量不限于四个，并且可以是两个、三个、五个、六个或更多个。在一些实施例中，如图1a所示，四个小芯片cl1至cl4具有相同的面积(由划片道和管芯对管芯空间包围的区域)。在其他实施例中，一个或多个小芯片具有与另一小芯片不同的大小。在一些实施例中，如图1b所示，小芯片cl5和cl6具有相同的大小(管芯大小)，并且小芯片cl7和cl8具有彼此不同的大小以及与小芯片cl5和cl6具有不同的大小。在一些实施例中，管芯对管芯空间dtds的宽度分别对于相邻小芯片是相同的。在其他实施例中，管芯对管芯空间dtds的宽度是不同的。图2a、图2b和图2c示出根据本发明的实施例的晶圆上方的小芯片的布局。图2a示出芯片中的单一类型的小芯片。图2b示出单片ic壳体，其中，在一个芯片中形成两种不同类型的小芯片。图2c示出单片ic壳体，其中，在一个芯片中形成四种不同类型的小芯片。在完成所有必要的制造芯片工艺之后，通过沿着划片道将其切割成多个芯片，从而将晶圆切割成小块。晶圆的轮廓仅出于说明的目的而示出，并且晶圆的大小可大于所示出的大小(即，芯片大小小于所示出的大小)。在一些实施例中，一个芯片内的小芯片的大小是相同的。
26.图3a、图3b、图3c和图3d示出根据本发明的实施例的晶圆上方的小芯片的布局。晶
圆的轮廓仅出于说明的目的而示出，并且晶圆的大小可大于所示出的大小(即，芯片大小小于所示出的大小)。与图2b和图2c的实施例不同，一个芯片内的小芯片的大小是不同的。在一些实施例中，通过调整掩模叶片和曝光装置的步长来调整用于不同管芯大小的曝光面积。
27.图3a示出在芯片中包括具有不同大小的两个小芯片的单片ic(芯片)。图3b示出包括在一个芯片中形成的具有彼此不同大小的三个小芯片的单片ic。图3c示出包括在一个芯片中形成的具有彼此不同大小的四个小芯片的单片ic。
28.图3d示出包括五个小芯片的单片ic。在一些实施例中，具有相同的第一电路图案(相同功能性)的两个第一小芯片、具有相同的第二电路图案的两个第二小芯片以及具有第三电路图案的一个第三小芯片形成在一个芯片中。在一些实施例中，相同的电路图案意味着小芯片中多于90％的电路图案彼此相同。在一些实施例中，相同性等于或小于100％。在一些实施例中，第一小芯片的大小与第二小芯片的大小相同并且与第三小芯片不同。
29.小芯片的数量和/或小芯片的大小不限于图2b、图2c和图3a至图3d所示。
30.图4示出根据本发明的实施例的用于单片ic的光刻操作。图4示出与每个曝光步骤的线x11
‑
x11和x12
‑
x12相对应的平面图(布局图)和截面图。
31.在一些实施例中，在下层ul上方形成光刻胶层pr，以在半导体晶圆上方形成图案。在一个实施例中，晶圆至少在其表面部分上包括单晶半导体层。晶圆包括单晶半导体材料，诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。光刻胶可以是正性或负性光刻胶。下层ul包括一种或多种介电材料(例如，氧化硅，氮化硅，sion、siocn、sioc，氧化铝，氧化铪等)、半导体材料(外延形成的半导体材料，多晶硅，非晶硅等))或导电材料(金属或金属合金)。
32.在第一曝光中，在曝光装置中设置具有用于第一小芯片cl1的电路图案的光掩模，并且执行第一曝光工艺以在光刻胶层pr中形成潜在图案。以行轴间距p1和列轴间距p2以逐步重复的方式进行曝光。然后，在将晶圆保持在曝光装置的晶圆台上的同时，将用于第一小芯片cl1的光掩模替换为用于第二小芯片cl2的光掩模。执行第二曝光工艺来以行轴间距p1和列轴间距p2以逐步重复的方式在光刻胶层pr中形成潜在图案。通过使用用于第三小芯片cl3的光掩模和用于第四小芯片cl4的光掩模来执行类似操作。在执行四个曝光步骤之后，使光刻胶层pr经受显影工艺以形成光刻胶图案。然后，对整个晶圆上方的下层ul执行一个或多个后续工艺，诸如蚀刻操作。在一些实施例中，用于制造多个小芯片的技术节点在小芯片之间是相同的。例如，所有小芯片的最小分辨率或设计规则都相同。
33.可以认为，即使当小芯片的大小在芯片内不同，步进重复曝光工艺也与上文解释大体上相同。然而，在图3d所示的布局的情况下，可以两个不同的行轴间距来执行第一小芯片和第二小芯片的曝光。
34.如上所述，单片ic包括多个小芯片，每个小芯片执行设计的功能。这些小芯片在单片集成电路中电连接以整体上用作集成电路。图5a和图5b示出将相邻的小芯片与导电线连接的布线方案在一些实施例中，通过使用一个或多个光掩模来形成被称为管芯对管芯连接图案的布线图案。图5a和图5b示出用于管芯对管芯(dtd)连接的这种光掩模图案。图5a和图5b中的每个示出对应于线x1
‑
x1和y1
‑
y1的平面图(布局)和截面图。
35.与每个小芯片中的电路图案类似，使用光掩模来将dtd连接图案形成为光刻胶图
案。在一些实施例中，dtd连接图案的曝光大小与每个小芯片的曝光大小(管芯大小)相同，其中，小芯片具有相同的管芯大小。如图5a所示，在一些实施例中，用于dtd连接图案的曝光区域仅与第一小芯片cl1和第二小芯片cl2部分地重叠，并且具有相等重叠量(50％)。在其他实施例中，第一小芯片与第二小芯片之间的重叠量不同。在如图5b所示的四个小芯片情况下，用于dtd连接图案的曝光区域仅部分地与第一、第二、第三和第四小芯片cl1至cl4重叠，在一些实施例中具有相等重叠量(25％)。在其他实施例中，第一小芯片至第四小芯片之间的重叠量不同。在形成光刻胶图案之后，执行一个或多个蚀刻操作和导电膜形成操作以形成连接相邻小芯片的导电连接图案。如图5a和图5b所示，导电连接图案被一个或多个介电层覆盖。在一些实施例中，dtd连接图案包括通孔(竖直连接)和导电线(横向连接)，因此至少两个光掩模(两种光刻工艺)用于形成此类导电连接图案。
36.在其他实施例中，dtd连接图案的暴露大小是不同的，例如，小于每个小芯片的暴露大小(管芯大小)，如图6a和图6b所示。
37.在一些实施例中，在小芯片中的所有金属布线层都形成之后，形成管芯对管芯连接图案。在一些实施例中，在小芯片中除了键合焊盘图案之外的所有金属布线层都形成之后，形成管芯对管芯连接图案。
38.图7a至图7e示出根据本发明的实施例的用于制造管芯对管芯(dtd)连接图案的顺序过程的各种视图。可以认为，可以在图7a至图7e所示的工艺之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以代替或消除下文描述的一些操作。操作/过程的顺序可以互换。
39.在一些实施例中，小芯片cl1和cl2中的每个包括晶体管和多层布线结构mw。在晶圆上方同时执行小芯片cl1和cl2的制造工艺，并且因此，第一小芯片cl1与第二小芯片cl2之间的多层布线的数量相同。
40.图7a示出形成将直接连接至dtd连接图案的最上下层导电图案ulp之后的结构。管芯对管芯空间dtds布置在第一小芯片cl1与第二小芯片cl2之间。在一些实施例中，在管芯对管芯空间dtds上方形成一个或多个介电层。在一些实施例中，一个或多个导电材料片布置在管芯对管芯空间dtds中，其不是成为小芯片cl1和cl2的功能电路的一部分。在一些实施例中，最上下层导电图案ulp包括焊盘，在焊盘上形成有au线或凸块电极。
41.然后，在下层导电图案上方形成一个或多个介电层dl。在一些实施例中，介电层包括氧化硅、氮化硅、sion、sicn、siocn、sion或任何其他合适的介电材料中的一种或多种。介电层通过包括低压cvd(lpcvd)和等离子增强cvd(pecvd)的化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他合适的工艺形成。
42.然后，如图7c所示，通过使用一种或多种光刻和蚀刻操作来形成包括接触开口和凹槽的开口图案。随后，用一种或多种导电材料填充接触开口和凹槽，并用附加掩模加以图案化以形成连接图案cp，如图7d所示。图7e是图7d的俯视图(平面图)。
43.图8至图17示出根据本发明的实施例的用于制造管芯对管芯(dtd)连接图案的顺序过程的各种视图。可以认为，对于该方法的附加实施例，可在图8至图17所示的过程之前、期间和之后提供附加操作，并且可替换或消除以下描述的一些操作。操作/过程的顺序可以互换。如与前述实施例一起解释的材料、过程、方法、大小和/或配置可应用于以下实施例，并且可省略其详细描述。在一些实施例中，与图8至图17一起解释的操作针对双镶嵌工艺。
44.如图8所示，在小芯片cl1和cl2中的每个的区域中的半导体晶圆100上方形成诸如场效应晶体管(fet)等下层器件110。此外，下层器件110被一个或多个层间介电(ild)层120覆盖。在各种实施例中，fet包括鳍式场效应晶体管(finfet)、栅极全能型fet(gaa fet)和/或其他mos晶体管、以及电容器、电阻和/或其他电子元件作为下层器件。
45.小芯片cl1和cl2中的每个都包括互连结构，该等互连结构包括具有导电图案的多个互连图案(布线)层和用于将一个部分/部件中的各种部件连接至小芯片中的其他部分/部件的多个接触孔/通孔。互连和通孔结构由诸如金属等导电材料形成，并且在各个实施例中，每个小芯片包括若干互连层。不同层中的互连层图案也通过在一个或若干互连层之间竖直延伸的通孔彼此耦合。在一些实施例中，互连层图案可代表位线、信号线、字线、电源轨和各种输入/输出连接。在本发明的一些实施例中，每个互连结构通过双或单镶嵌工艺形成，其中，沉积金属间电介质(imd)材料层，形成沟槽和通孔并用导电材料填充(例如，铜、铝或各种合金)，并且通过化学机械抛光(cmp)使表面平坦化，尽管在其他实施例中使用了其他图案化技术。多个图案化光刻工艺用于形成低于光刻工艺分辨率极限的密集排列的互连和/或通孔。
46.在一些实施例中，半导体晶圆是硅晶圆。可选地，晶圆可包括诸如锗等另一种基本半导体；诸如锗；化合物半导体，包括诸如sic和sige等iv
‑
iv族化合物半导体、诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp等iii
‑
v族化合物半导体；或其组合。诸如非晶硅或非晶sic等非晶层或诸如氧化硅等绝缘材料也可以用作晶圆。晶圆可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区。
47.ild或imd层包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、掺氟硅酸盐玻璃(fsg)或低k介电材料或任何其他合适的介电材料。可通过化学气相沉积(cvd)或其他合适的膜形成工艺来形成ild层。
48.在一些实施例中，互连层包括m层，其中，m是2或更大和20或更小的自然数。例如，图8仅出于简明起见示出最上第m布线层130。然而，应注意，该结构包括电连接至诸如晶体管等下层结构的第一至m
‑
1互连层。如图8所示，第m布线层130嵌入在ild层120的最上层中。在一些实施例中，小芯片的第m布线层130包括焊盘，在该焊盘上形成金线或凸块电极。类似于图7a至图7d，在管芯对管芯空间dtds中形成一个或多个介电层140。
49.然后，如图9所示，在第m金属布线层130上方形成一个或多个介电层150。介电层150包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、掺氟硅酸盐玻璃(fsg)或低k介电材料或任何其他合适的介电材料。可通过化学气相沉积(cvd)或其他合适的膜形成工艺来形成介电层150。此外，在一些实施例中，在介电层150上方形成硬掩模层160。在一些实施例中，硬掩模层160由与介电层150不同的材料制成，并且包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、氧化铝、氧化铪或其他合适的介电材料、非晶或多晶半导体材料(si、ge或sige)或导电材料(例如，tin)中的至少一种。
50.然后，如图10所示，通过使用光刻操作在硬掩模层160上方形成具有开口175的第一掩模图案170。在一些实施例中，第一掩模图案170是光刻胶图案。在一些实施例中，第一掩模图案170是barc层上的有机底部抗反射涂层(barc)层或光刻胶层。如上所述，用于形成第一掩模图案170的光刻操作中的曝光区域仅与用于第一小芯片cl1和第二小芯片cl2的区
域部分重叠。
51.接下来，如图11所示，通过使用一个或多个蚀刻操作，对硬掩模层160进行图案化以形成硬掩模图案160p。如图11所示，硬掩模图案160p包括沟槽图案165。
52.此外，如图12所示，通过使用光刻操作，在硬掩模图案160p和介电层150上方形成具有开口185的第二掩模图案180。在一些实施例中，第二掩模图案180是光刻胶图案，并且在其他实施例中，第二掩模图案180是barc层或在barc层上的光刻胶层。如上所述，在光刻操作中形成第二掩模图案180的曝光区域仅与第一小芯片cl1和第二小芯片cl2的区域部分重叠。在一些实施例中，开口185是孔图案。
53.然后，通过将第二掩模图案180用作蚀刻掩模，对介电层150进行图案化以形成孔155，如图13所示。在一些实施例中，蚀刻在到达第m金属布线层130之前停止，并且在其他实施例中，第m金属布线130在孔155的底部暴露。随后，除去第二掩模图案180。
54.接下来，如图14所示，通过使将硬掩模图案160p用作蚀刻掩模，对介电层150进一步图案化以形成沟槽157。如图14所示，第m金属布线130在孔155的底部暴露。
55.在介电层150中形成沟槽157和孔155之后，在沟槽157和孔155中以及硬掩模图案160p上方形成一个或多个导电层190，如图15所示。导电层190包括一层或多层导电材料、诸如铝、铜、钛、钽、钨、钴、钼、氮化钽、镍、tin、tan、金属合金、其他合适的材料和/或其组合。可通过cvd、ald、电镀或其他合适的方法形成导电层190。
56.然后，如图16所示，执行诸如cmp操作等一种或多种平坦化操作以除去硬掩模图案160p上方的过多导电层190。在一些实施例中，cmp操作在硬掩模图案160p处停止。然后，执行一个或多个附加平坦化操作，诸如cmp操作，以除去导电层190和硬掩模图案，从而形成管芯对管芯连接图案190p，如图17所示。在一些实施例中，cmp操作在介电层150处停止。在其他实施例中，在cmp操作中部分地除去介电层150。用于形成dtd连接图案190p的光刻操作(光刻胶涂覆、曝光和显影)的次数是两次。尽管图17示出一个连接图案190p，但可以认为，在一些实施例中，形成了多个连接图案190p以电连接并在功能上连接小芯片cl1和cl2。
57.在前述实施例中，dtd连接图案190p形成为小芯片cl1和cl2的第m个互连层上方的第m 1层。在其他实施例中，如图7f所示，在小芯片cl1和cl2的第二或第三至第m互连层(例如，第i互连层)中的一个或多个处形成dtd连接图案cpi。图7f示出dtd连接图案cp2、cp4、cp6和cp7，其中，cp7是第m层。在这种情况下，用与形成小芯片的互连图案相同的导电图案形成工艺来执行用于dtd连接图案190p的dtd连接图案形成工艺(例如，如图8至图17所示的双镶嵌工艺)。在其他实施例中，在针对小芯片cl1和cl2的相同互连图案的导电图案形成工艺之前或之后，针对dtd连接图案190p执行附加连接图案形成工艺。
58.尽管图8至图17示出具有一个水平(横向)部分和两个竖直部分(通孔)的一个连接图案，但连接图案的构造不限于此实施例。在一些实施例中，在电连接第一小芯片天元第二小芯片的管芯对管芯空间上方形成多个连接图案。在一些实施例中，一个连接图案包括位于第一小芯片或第二小芯片中的一个内的两个或更多个通孔。在一些实施例中，水平部分是分支的或具有一个或多个弯曲部分(例如，l形、曲柄形等)。
59.图18a和图18b示出根据本发明的实施例的管芯对管芯连接图案(曝光区域)的布局。如与前述实施例一起解释的材料、过程、方法、大小和/或配置可应用于以下实施例，并且可省略其详细描述。
60.在实施例中，如图5a和图5b所示，对应于管芯对管芯连接图案的曝光区域与芯片区域中的所有小芯片部分地重叠，并且dtd连接图案形成在与关于图8至图17解释的相同互连层中。
61.在图18a和图18b的实施例中，对应于管芯对管芯连接图案的曝光区域仅部分地与芯片区域中的一些小芯片而不是所有小芯片重叠，并且dtd连接图案形成在两个或更多个不同互连层中。
62.在一些实施例中，如图18a所示，小芯片cl1和cl3以及小芯片cl2和cl4分别通过连接图案300、305连接，并且小芯片cl1和cl2以及小芯片cl3和cl4分别通过连接图案310、315连接，如图18b所示。在一些实施例中，用于dtd连接图案300的光刻操作的曝光区域具有与小芯片cl1和cl3的曝光区域相同的面积，并且具有与小芯片cl1和cl3的曝光区域不同(更小)的大小。类似地，在一些实施例中，用于dtd连接图案305的光刻操作的曝光区域具有与小芯片cl2和cl4的曝光区域相同的面积，并且具有与小芯片cl2和cl4的曝光区域不同(更小)的大小。在一些实施例中，用于dtd连接图案310的光刻操作的曝光区域具有与小芯片cl1和cl2的曝光区域相同的面积，并且具有与小芯片cl1和cl2的曝光区域不同(更小)的大小。类似地，在一些实施例中，用于dtd连接图案315的光刻操作的曝光区域具有与小芯片cl3和cl4的曝光区域相同的面积，并且具有与小芯片cl3和cl4的曝光区域不同(更小)的大小。
63.如图18b所示，dtd连接图案310和315的互连层不同于dtd连接图案300和305的互连层。在一些实施例中，dtd连接图案300和305位于第k个互连层，并且dtd连接图案310和315位于第l个互连层，其中，k和l是大于2的自然数，并且等于或小于m 1。在一些实施例中，k大于l，并且在其他实施例中，k小于l。在一些实施例中，k与l之间的差是1至3中的任何数字。在某些实施例中，k＝m且l＝m 1。在一些实施例中，利用针对小芯片的第k(或第l)互连图案的导电图案形成工艺来执行用于dtd连接图案300和305(或301和315)的导电图案形成工艺(例如，如图8至图17所示的双镶嵌工艺)。在这种情况下，在光刻操作中，形成光刻胶层，执行针对小芯片cl1至cl4和dtd连接图案的曝光工艺，使曝光的光刻胶层显影，并且执行蚀刻操作。在其他实施例中，除了针对小芯片的第k(或第l)互连图案的导电图案形成工艺之外，还针对dtd连接图案300和305(或310和315)执行附加导电图案形成工艺。在这种情况下，在执行针对小芯片cl1至cl4的光刻和蚀刻操作之前或之后，执行针对dtd连接图案的光刻和蚀刻操作。
64.在一些实施例中，用于dtd连接图案300(或305)的掩模图案与用于dtd连接图案305(或315)的掩模图案相同。在这种情况下，在一些实施例中，以整个芯片的原始部分的半间距重复用于dtd连接图案300和305的掩模图案的曝光。在其他实施例中，用于dtd连接图案300(或305)的掩模图案与用于dtd连接图案305(或315)的掩模图案不同。
65.图19示出根据本发明的实施例的曝光区域布局。如上所述，在图8至图17的双镶嵌技术中，采用了cmp操作。在cmp操作中，当图案密度或图案大小不均匀时，目标层的蚀刻量不均匀，这可能引起诸如局部凹陷等各种问题。为了避免此类问题，根据本发明的实施例，形成伪图案。
66.在一些实施例中，在用于连接图案的光刻操作中，在使用用于光刻胶层上的dtd连接图案的沟槽图案的光掩模的曝光操作之前或之后，使用一种或多种除，对光刻胶层执行
使用除dtd连接图案的沟槽图案之外的一个或多个其他光掩模的一个或多个附加曝光操作，如图19所示。一个或多个其他光掩模包括用于提高cmp操作的均匀性的伪图案。在对dtd连接图案和伪图案的沟槽图案进行曝光操作之后，执行用于曝光的光刻胶的显影工艺。
67.在一些实施例中，伪图案包括周期性或规则布置的线、盒或孔图案，其图案大小和/或密度基本等于dtd连接图案的图案大小和/或密度。在一些实施例中，在曝光区域中的图案密度和/或伪图案的密度小于在曝光区域中的dtd连接图案的图案大小和/或沟槽图案的密度的约
±
10％。在一些实施例中，取决于底层布线图案的布局，规则布置的伪图案的一些部分丢失，以减小寄生电容。在一些实施例中，当执行用于cmp操作的伪图案曝光时，光刻操作的数量为三。
68.图20示出焊盘或焊盘电极bp的布置以及焊盘bpo上方的开口。在形成dtd连接图案之后，在dtd连接图案上方形成一层或多层绝缘层(钝化层)，并通过使用一种或多种光刻和蚀刻操作来形成用于焊盘或焊盘电极的开口。图20示出在形成开口bpo之后的平面图(布局图)和沿线x2
‑
x2的截面图。
69.在一些实施例中，如图20所示，键合焊盘或焊盘电极bp(位于开口bpo下方)沿着小芯片cl1和cl2中的每个的三个侧面(仅)沿着整个芯片的外围布置。更具体地，沿着小芯片cl1和cl2中的每个的三个侧面(并因此不是全部四个侧面)布置三个或更多个开口bpo(以及因此三个或更多个键合焊盘或焊盘电极bp)。在一些实施例中，在键合焊盘bpo的开口中的键合焊盘bp上方形成一个或多个导电层。在一些实施例中，在dtd连接图案上方未形成焊盘电极或用于焊盘电极的开口。换句话说，管芯对管芯连接图案仅用于连接相邻小芯片中的电路，而不用于与芯片外部的连接。在其他实施例中，如图20所示，在沿着芯片外围的dtd连接图案上方的管芯对管芯空间dtds中形成可选的开口bpo'。
70.在其他实施例中，如图20所示，键合焊盘或焊盘电极bp(位于开口bpo下方)沿着小芯片cl1至cl4中的每个的两个侧面(仅)沿着整个芯片的外围布置。更具体地，沿着小芯片cl1至cl4中的每个的两个侧面(并因此不是全部四个侧面)布置两个或更多个开口bpo(以及因此三个或更多个键合焊盘或焊盘电极bp)。在一些实施例中，在键合焊盘bpo的开口中的键合焊盘bp上方形成一个或多个导电层。在一些实施例中，在dtd连接图案上方未形成焊盘电极或用于焊盘电极的开口。换句话说，管芯对管芯连接图案仅用于连接相邻小芯片中的电路，而不用于与芯片外部的连接。在其他实施例中，如图20所示，在沿着芯片外围的dtd连接图案上方的管芯对管芯空间dtds中形成可选的开口bpo'。在一些实施例中，当形成用于cmp操作的伪图案时，伪图案位于与连接图案的水平部分相同的水平(高度)。伪图案未电连接至第一小芯片或第二小芯片，并且可以是电浮置的(未连接至包括接地的任何固定电势)。
71.图21a至图21c示出根据本发明的实施例的封装的半导体器件。在一些实施例中，如图21a所示，通过模制树脂模制包括从半导体晶圆切割的半导体衬底(例如，si衬底)和形成在半导体衬底上的两个或更多个小芯片(芯片)的半导体芯片。半导体芯片被放置在管芯焊盘上并且经由金线电连接至引线框架。如上所述，在半导体衬底上的小芯片之间的管芯对管芯空间中的一个或多个介电层上方形成管芯对管芯连接图案dtdcp，并且电连接相邻的小芯片。在一些实施例中，在模具树脂中模制各自包括多个小芯片的两个或更多个半导体芯片。
72.在其他实施例中，如图21b所示，半导体芯片经由球状电极电连接至中介层衬底。中介层衬底包括重布布线和贯穿通孔电极，并且经由球形电极连接至布线板。
73.在一些实施例中，如图21c所示，半导体器件包括如上所述的一个或多个单片ic以及一个或多个单独ic，每个ic具有封装在光刻装置的曝光区域内的芯片大小。
74.在一些实施例中，具有矩形形状的芯片(切割后的半导体衬底)的大小大于858mm2(26
×
33mm2)。在其他实施例中，至少具有矩形形状的芯片的短边大于26mm。根据实施例的半导体器件包括单个半导体衬底，在该单个半导体衬底上半导体电路形成为通过桥接在管芯对管芯空间上方的连接图案而连接的多个小芯片，并且半导体器件具有比对应于光掩模(中间掩模)的有效曝光区域更大的大小，并且半导体衬底被模制成单个半导体封装。
75.本文描述的各种实施例或示例相比于现有技术提供若干优点。在本发明的实施例中，由于多个小芯片通过管芯对管芯连接图案连接，所以可以获得超出中间掩模限制的大规模单片集成。
76.将认为，并非在本文中必须讨论所有优点，对于所有实施例不要求特定优点，并且其他实施例可以提供不同的优点。
77.根据本发明的一个方面，在一种制造半导体器件的方法中，提供第一小芯片的第一电路和第二小芯片的第二电路。所述第一电路和所述第二电路中的两个都形成在半导体晶圆的芯片区域上方，并且被布置在所述第一小芯片与所述第二小芯片之间的管芯对管芯空间上方的介电层分离。形成导电连接图案，所述导电连接图案电连接所述第一电路与所述第二电路并形成在所述管芯对管芯空间上方。在前述和以下实施例中的一个或多个中，所述芯片区域具有比用于制造所述第一电路和所述第二电路的光刻装置的最大曝光区域更大的面积。在前述和以下实施例中的一个或多个中，切割所述半导体晶圆以形成包括所述芯片区域的半导体芯片，所述第一小芯片和所述第二小芯片设置在所述半导体芯片上。在前述和以下实施例中的一个或多个中，用于制造所述第一电路的光刻操作中的曝光区域、用于制造所述第二电路的光刻操作中的曝光区域和用于制造所述导电连接图案的光刻操作中的曝光区域相同。在前述和以下实施例中的一个或多个中，用于制造所述导电连接图案的光刻操作中的曝光区域小于用于制造所述第一电路的光刻操作中的曝光区域和用于制造所述第二电路的光刻操作中的曝光区域。在前述和以下实施例中的一个或多个中，所述导电连接图案将所述第一电路的最上导电层处的图案与所述第二电路的最上导电层处的图案连接。在前述和以下实施例中的一个或多个中，所述管芯对管芯空间不包括电连接至所述第一电路或所述第二电路中的至少一个的功能电路，除了所述导电连接图案之外。
78.根据本发明的另一方面，在一种制造半导体器件的方法中，在布置在半导体晶圆上方的下层上方形成第一光刻胶层，使用用于第一小芯片的第一光掩模来对所述第一光刻胶层执行第一曝光，并且使用用于第二小芯片的第二光掩模来对所述第一光刻胶层执行第二曝光。所述第一曝光的第一曝光区域中的第一电路图案区域不与所述第二曝光的第二曝光区域中的第二电路图案区域重叠。使所述第一光刻胶层显影以形成第一光刻胶图案。将所述第一光刻胶图案用作蚀刻掩模来对所述下层执行蚀刻操作以形成下层图案。在包括布置在所述半导体晶圆上方的所述下层图案的下层结构上方形成第二光刻胶层，并且对所述第一光刻胶层执行使用第三光掩模的第三曝光，其中，所述第三曝光的第三曝光区域与所
述第一曝光区域和所述第二曝光区域部分重叠。在前述和以下实施例中的一个或多个中，所述第一曝光区域、所述第二曝光区域和所述第三曝光区域具有相同的大小。在前述和以下实施例中的一个或多个中，所述第一曝光区域的大小与所述第二曝光区域的大小不同。在前述和以下实施例中的一个或多个中，所述第三曝光区域在大小上与所述第一曝光区域或所述第二曝光区域中的至少一个不同。在前述和以下实施例中的一个或多个中，切割所述半导体晶圆以形成多个半导体芯片，以使得所述多个半导体芯片中的每个包括所述第一曝光区域、所述第二曝光区域和所述第三曝光区域。在前述和以下实施例中的一个或多个中，所述多个半导体芯片中的每个的大小具有比在所述第一、第二和第三曝光中使用的光刻装置的最大曝光区域更大的面积。在前述和以下实施例中的一个或多个中，重复所述第一、第二和第三曝光中的每个，以形成具有行间距p1和列间距p2的曝光区域矩阵。
79.根据本发明的另一方面，在一种制造半导体器件的方法中，形成第一小芯片至第m互连级的第一电路和第二小芯片至第m互连级的第二电路。所述第一电路和所述第二电路中的两个都形成在半导体晶圆的芯片区域上方，并且被布置在所述第一小芯片与所述第二小芯片之间的管芯对管芯空间上方的介电层分离。在第一电路和第二电路以及管芯对管芯空间上方形成质介层，在所述介电层上方形成硬掩模层，执行第一光刻操作以形成包括在所述第一电路、所述第二电路和所述管芯对管芯空间上方的第一开口的第一光刻胶图案，通过使用所述第一光刻胶图案作为蚀刻掩模来对所述硬掩模层进行图案化形成具有对应于所述第一开口的第二开口的硬掩模图案，并且执行第二光刻操作以分别在所述第一电路和所述第二电路上方形成包括第三开口的第二光刻胶图案。在管芯对管芯空间上未形成开口。通过将第二光刻胶图案用作蚀刻掩模来对所述介电层进行图案化来在所述介电层中形成孔，通过将所述硬掩模图案用作蚀刻掩模来对所述介电层进行图案化来在所述介电层中形成沟槽，所述沟槽和所述孔填充有一个或多个导电层，并且通过对所述一个或多个导电层执行化学机械抛光操作来形成连接所述第一电路与所述第二电路的连接图案。在前述和以下实施例中的一个或多个中，在所述连接图案上方形成一个或多个钝化层，并且形成开口以暴露所述第一电路和所述第二电路的焊盘电极。沿着所述第一小芯片和所述第二小芯片中的每个的至少两侧而不是所有四个侧布置三个或更多个开口。在前述和以下实施例中的一个或多个中，切割所述半导体晶圆以形成包括所述芯片区域的半导体芯片，所述第一小芯片和所述第二小芯片设置在所述半导体芯片上。在前述和以下实施例中的一个或多个中，所述第一光刻操作和所述第二光刻操作中的曝光区域与所述第一小芯片和所述第二小芯片部分重叠。在前述和以下实施例中的一个或多个中，在所述第二光刻操作中，在所述介电层上方形成光刻胶层，将第一光掩模用于所述第一开口来对所述光刻胶层执行第一曝光，将第二光掩模用于所述光刻胶层上的伪图案来执行第二曝光，并且使所述光刻胶层显影。在前述和以下实施例中的一个或多个中，所述化学机械抛光操作包括在硬掩模图案处停止的第一化学机械抛光操作和除去所述硬掩模图案的第二化学机械抛光操作。
80.根据本发明的另一方面，一种半导体器件包括：半导体衬底，从半导体晶圆切割；包括第一电路的第一小芯片和包括第二电路的第二小芯片，所述第一小芯片和第二小芯片中的两个都布置在所述半导体衬底上方，并由填充有介电材料的管芯对管芯空间分离；以及多个导电连接图案，连接所述第一电路与所述第二电路并布置在所述管芯对管芯空间上方。在前述和以下实施例中的一个或多个中，所述半导体衬底的至少短边大于26mm。在前述
和以下实施例中的一个或多个中，所述管芯对管芯空间不包括电连接至所述第一电路或所述第二电路中的至少一个的功能电路，除了所述多个导电连接图案以外。在前述和以下实施例中的一个或多个中，所述半导体器件还包括一个或多个钝化层，所述一个或多个钝化层覆盖所述第一电路、所述第二电路和所述多个连接图案。在前述和以下实施例中的一个或多个中，所述半导体器件还包括模制树脂，所述模制树脂利用所述第一小芯片和所述第二小芯片以及所述多个连接图案来密封所述半导体衬底。在前述和以下实施例中的一个或多个中，所述多个导电连接图案将所述第一电路的最上导电层处的图案与所述第二电路的最上导电层处的图案连接。在前述和以下实施例中的一个或多个中，所述第一和第二电路中的每个包括m层互连层，其中m是大于2的自然数，并且所述多个导电连接图案将所述第一电路的m个层中的第i层处的图案与所述第二电路的m个层中的第i层处的图案连接，其中，n小于m。在前述和以下实施例中的一个或多个中，所述半导体器件还包括形成在与所述多个连接图案处于同一层级的虚设导电图案。
81.根据本发明的另一方面，一种在模制树脂中模制的半导体器件包括：半导体衬底包括第一电路的第一小芯片、包括第二电路的第二小芯片、包括第三电路的第三小芯片和包括第四电路的第四小芯片，它们都布置在半导体衬底上并且设置在半导体衬底上并分别由填充有介电材料的管芯对管芯空间分离；以及多个导电连接图案，电连接所述第一电路、所述第二电路所述第三电路和所述第四电路并布置在所述管芯对管芯空间上方。在前述和以下实施例中的一个或多个中，所述第一、第二、第三和第四小芯片的大小彼此相同。在前述和以下实施例中的一个或多个中，所述第一、第二、第三和第四小芯片中的至少一个具有与剩余小芯片中的至少一个不同的大小。在前述和以下实施例中的一个或多个中，所述半导体衬底的至少短边大于26mm。在前述和以下实施例中的一个或多个中，所述管芯对管芯空间不包括电连接至所述第一电路、第二、第三和第四电路的功能电路，除了所述多个导电连接图案之外。在前述和以下实施例中的一个或多个中，所述第一、第二、第三和第四电路包括m层互连层，其中m是大于2的自然数，所述多个导电连接图案将所述第一电路的m个层中的第k层处的图案与所述第二电路的m个层中的第k层处的图案连接，其中，k是等于或小于m的自然数，并且所述多个导电连接图案将所述第三电路的m个层中的第l层处的图案与所述第四电路的m个层中的第l层处的图案连接，其中，l是自然数且等于或小于m。在前述和以下实施例中的一个或多个中，k与l不同。在前述和以下实施例中的一个或多个中，k和l等于m。在前述和以下实施例中的一个或多个中，所述第一、第二、第三和第四小芯片中的至少两个具有相同功能性。
82.根据本发明的另一方面，一种在模制树脂中模制的半导体器件包括：半导体衬底，在平面图中具有矩形形状；多个小芯片，各自包括电路，其中，所述多个小芯片布置在所述半导体衬底上方并通过填充有介电材料的管芯对管芯空间彼此分离；以及多个导电连接图案，电连接所述多个小芯片，以使得所述多个小芯片的所述电路的组合用作一个功能电路。所述多个导电连接图案布置在所述管芯对管芯空间上方。在前述和以下实施例中的一个或多个中，所述半导体衬底的至少短边大于26mm。在前述和以下实施例中的一个或多个中，所述半导体器件还包括上面形成有电路的另一半导体衬底，并且所述另一半导体衬底的大小小于26
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33mm2。在前述和以下实施例中的一个或多个中，所述小芯片中的至少一个包括占据所述至少一个小芯片的面积的大于75％的存储器件。前文概述了若干实施例或实例的部
件，以使得本领域技术人员可更好地理解本发明的各方面。本领域的技术人员应该理解的是，他们可以轻松地将本发明作为基础来设计或修改用于实施与本文所介绍实施例的相同目的和/或实现相同的优点的其他工艺或结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。