存储器结构及其形成方法与流程

1.本技术的实施例涉及存储器结构及其形成方法。


背景技术：

2.薄膜晶体管(tfts)被认为是存储器器件中后段制程(beol)控制元件的有前景的候选者。但是，tfts中使用的金属氧化物半导体材料可能会受到低导通电流的影响。因此，需要提供更高的导通电流以改进存储器单元的切换的改进的tfts。


技术实现要素：

3.本技术的一些实施例提供了一种存储器结构，包括：第一字线；第二字线；高k介电层，设置在所述第一字线和所述第二字线上；沟道层，设置在所述高k介电层上并且包括半导体材料；第一源极电极和第二源极电极，其中所述第一源极电极和所述第二源极电极中的每个电接触所述沟道层；第一漏极电极，设置在所述第一源极电极和所述第二源极电极之间的所述沟道层上；存储器单元，电连接至所述第一漏极电极；以及位线，电连接至所述存储器单元。
4.本技术的另一些实施例提供了一种存储器结构，包括：第一字线；第二字线；高k介电层，设置在所述第一字线和所述第二字线之间；沟道层，设置在所述高k介电层上并且包括半导体材料；第一源极电极和第二源极电极，电接触所述沟道层；第一顶部栅电极，与所述沟道层的第一沟道区和所述第一字线重叠；第二顶部栅电极，与所述沟道层的第二沟道区和所述第二字线重叠；第一漏极电极，设置在所述第一源极电极和所述第二源极电极之间并且电接触所述沟道层的漏极区；存储器单元，电连接至所述第一漏极电极；以及位线，电连接至所述存储器单元。
5.本技术的又一些实施例提供了一种形成存储器结构的方法，包括：在衬底上形成第一字线和第二字线；在所述第一字线和所述第二字线上沉积高k层；沉积包括在所述高k层上的半导体材料的沟道层；形成分别电接触所述沟道层的第一源极区和第二源极区的第一源极电极和第二源极电极；形成第一漏极电极，所述第一漏极电极电接触在所述第一沟道区和所述第二沟道区之间设置的所述沟道层的漏极区；形成第一顶部栅电极和第二顶部栅电极，所述第一顶部栅电极和所述第二顶部栅电极分别与所述第一字线和所述第二字线以及所述沟道层的所述第一沟道区和所述第二沟道区重叠；以及形成电接触所述第一漏极电极的存储器单元。
附图说明
6.当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
7.图1a是根据本公开的实施例的互补金属氧化物半导体(cmos)晶体管、嵌入介电材
料层中的金属互连结构、以及连接通孔层级介电材料层形成之后的示例性结构的垂直截面图。
8.图1b是根据本公开的实施例的在鳍式后栅极场效应晶体管阵列形成期间的第一示例性结构的垂直截面图。
9.图1c是根据本公开的实施例的在上层级金属互连结构形成之后的第一示例性结构的垂直截面图。
10.图2a至图2n各自是根据本公开的各个实施例示出的在存储器结构形成中的一系列步骤的垂直截面图。
11.图3a至图3d是根据本公开的各个实施例示出的在存储器结构形成中的一系列步骤的垂直截面图。
12.图4是图3d的存储器结构的立体图。
13.图5a至图5i是根据本公开的各个实施例示出的在存储器结构形成中的一系列步骤的垂直截面图。
14.图6是图5i的存储器结构的立体图。
15.图7a和图7b是根据本公开的各个实施例的可以包括在存储器结构中的存储器单元的垂直截面图。
16.图8是根据本公开的各个实施例示出的形成存储器结构的方法的流程图。
具体实施方式
17.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施方式，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施方式。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
18.而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。除非另有说明，具有相同参考标号的每个元件被假定为具有相同的材料组成并且具有在相同厚度范围内的厚度。
19.本公开涉及半导体器件，并且具体地涉及可以与作为存储器单元选择器器件的存储器单元器件结合操作的一种双栅极垂直场控电流选择器开关。本公开的各个实施例可以涉及一种栅极铁电存储器器件及其形成方法。
20.存储器器件包括在衬底上形成的独立运作的存储器单元的栅格。存储器器件可以包括易失性存储器单元或非易失性(nv)存储器单元。与流行的消费电子产品使用的制造成本高昂的硅芯片相比，新兴的存储器技术寻求以更低的成本存储更多的数据。在不久的将来，这种新兴的存储器器件可用于替代诸如闪存的现有的存储器技术。虽然现有的电阻式随机存取存储器通常已足以满足其预期目的，但是随着器件持续按比例缩小，它们不是在
所有方面都已完全令人满意。例如，新兴的非易失性存储器技术可以包括电阻随机存取存储器(rram或reram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(feram)、以及相变存储器(pcm)。
21.rram是通过改变介电固态材料(通常称为忆阻器)两端的电阻来工作的一种nv ram。mram是在磁域中存储数据的一种nv ram。与传统的ram芯片技术不同，mram中的数据不是以电荷或电流的形式存储，而是由磁存储元件存储。这些元件由两块铁磁板组成，每块铁磁板都可以保持磁化，并由薄绝缘层隔开。两块板之一是设置为特定极性的永磁体；另一块板的磁化可以改变以匹配外部场的磁化以存储内存。如果绝缘层足够薄(通常地为几纳米)，电子可以从一块铁磁体隧穿至另一块中。这种配置称为磁隧道结(mtj)并且是mram位的最简单结构。
22.铁电ram(feram、f
‑
ram或fram)是一种在结构上类似于动态ram(dram)的随机存取存储器，但使用铁电介电层而不是介电材料层来实现非易失性。相变存储器(又称为pcm、pcme、pram、pcram、oum(双向统一存储器)和c
‑
ram或cram(硫族化物ram)是一种nv ram。prams利用硫族化物玻璃的独特行为。在较早一代的pcm中，电流穿过通常由氮化钛(tin)制成的加热元件产生的热量用于快速加热和淬火玻璃，使其非晶态，或将其保持在其结晶温度范围内一段时间，从而将其切换至结晶状态。pcm还具有实现许多不同中间状态的能力，从而具有在单一单元中保持多个位的能力。在这些存储器技术中的每一种技术中，可以需要选择晶体管以驱动和选择特定的存储器单元来执行读取或写入操作。
23.在一些存储器器件中，cmos晶体管可以用作选择晶体管。但是，cmos晶体管技术的尺寸限制可能是改进存储器器件的尺寸和存储器单元密度的限制因素。为了改进可能受cmos晶体管限制的尺寸和存储器单元密度，薄膜晶体管(tfts)被用作选择存储器单元的有前景的候选者。此类tft晶体管可在后段制程(beol)中形成，这可释放前段制程(feol)中的衬底上的宝贵空间。但是，tfts中使用的金属氧化物半导体材料可能会受到低导通电流的影响。在此描述的各个实施例通过在beol中形成栅极铁电存储器器件来改进尺寸和存储器单元密度。本文公开的各个实施例可证明双栅极器件，其可在选择特定存储器单元时提供增加的导通电流。
24.图1a是根据本公开的各个实施例的在互补金属氧化物半导体(cmos)晶体管、嵌入介电材料层中的金属互连结构、以及连接通孔层级介电材料层形成之后，存储器结构阵列形成之前的示例性结构的垂直截面图。参照图1a，示出了根据本公开的实施例的一个示例性结构。该示例性结构包括在介电材料层中形成的互补金属氧化物半导体(cmos)晶体管和金属互连结构。具体地，第一示例性结构包括含有半导体材料层10的衬底8。衬底8可以包括诸如硅衬底的块状半导体衬底，其中该半导体材料层从衬底8的顶面连续地延伸至衬底8的底面，或可以包括包含半导体材料层10作为掩埋绝缘体层(诸如氧化硅层)上面的顶部半导体层的绝缘体上半导体层。可以在衬底8的上部形成包括诸如氧化硅的介电材料的浅沟槽隔离结构12。可以在每个区域内形成诸如p型阱和n型阱的合适的掺杂半导体阱，其被浅沟槽隔离结构12的一部分横向地包围。可以在衬底8的顶面上方形成场效应晶体管。例如，每一场效应晶体管可以包括有源源极/漏极区14、包括衬底8的在有源源极/漏极区14之间延伸的表面部分的半导体沟道15、以及栅极结构20。每一栅极结构20可以包括栅极电介质22、栅电极带24、栅极覆盖电介质28、以及介电栅极间隔件26。可以在每一有源源极/漏极区14
上形成有源源极/漏极金属
‑
半导体合金区18。虽然附图中示出了平面场效应晶体管，在本文中明确预期了其中场效应晶体管可以附加地或可选地包括鳍式场效应晶体管(finfet)、全环栅场效应(gaa fet)晶体管、或任何其他类型的场效应晶体管(fet)的实施例。
25.该示例性结构可以包括其中可以随后形成的存储器元件阵列的存储器阵列区50，以及其中可以形成支持存储器元件阵列的操作的逻辑器件的外围区52。在一个实施例中，存储器阵列区50中的器件(诸如场效应晶体管)可包括提供对随后形成的存储器单元的底部电极的存取的底部电极存取晶体管。在该处理步骤中，可在外围区52中形成提供对随后形成的存储器单元的顶部电极的存取的顶部电极存取晶体管。
26.外围区52中的器件(诸如场效应晶体管)可以提供操作随后形成的存储器单元阵列可能需要的功能。具体地，外围区中的器件可以被配置为控制存储器单元阵列的编程操作、擦除操作、以及感测(读取)操作。例如，外围区中的器件可包括感测电路和/或顶部电极偏置电路。在衬底8的顶面上形成的器件可以包括互补金属氧化物半导体(cmos)晶体管和可选地附加的半导体器件(诸如电阻器、二极管、电容器等)，并且统称为cmos电路75。
27.随后可以形成各种互连层级结构，这些互连层级结构在鳍式后栅场效应晶体管阵列形成之前形成并且在本文中被称为下互连层级结构(l0、l1、l2)。如果随后将在两层级互连层级金属线上方形成tfts的二维阵列，则下互连层级结构(l0、l1、l2)可包括互连层级结构l0、第一互连层级结构l1，以及第二互连层级结构l2。介电材料层可以包括，例如，接触层级介电材料层31a、第一金属线层级介电材料层31b、以及第二线和通孔层级介电材料层32。随后可以在衬底8和器件(诸如场效应晶体管)上方形成嵌入在介电材料层中的各种金属互连结构。金属互连结构可以包括在接触层级介电材料层31a(互连层级结构l0)中形成的器件接触通孔结构41v并且接触cmos电路75的相应组件、在第一金属线层级介电材料层31b(互连层级结构l1)中形成的第一金属线结构41l、在第二线和通孔层级介电材料层32的下部中形成的第一金属通孔结构42v、在第二线和通孔层级介电材料层32(互连层级结构l2)的上部形成的第二金属线结构42l。
28.介电材料层(31a、31b、和32)中的每一层可以包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、它们的多孔变体或它们的组合。金属互连结构(41v、41l、42v、和42l)的每个可以包括至少一种导电材料，该导电材料可以是金属衬垫层(诸如金属氮化物或金属碳化物)和金属填充材料的组合。每一金属衬垫层可以包括tin、tan、wn、tic、tac、和wc，并且每个金属填充材料部分可以包括w、cu、al、co、ru、mo、ta、ti、它们的合金、和/或它们的组合。也可以使用在公开的预期范围内的其他合适的材料。在一个实施例中，第一金属通孔结构42v和第二金属线结构42l可以通过双镶嵌工艺形成为集成的线和通孔结构，并且第二金属通孔结构43v和第三金属线结构43l可以形成为集成的线和通孔结构。
29.介电材料层(31a、31b、和32)可以位于相对于随后要形成的存储器单元阵列的较低层级。因此，介电材料层(31a、31b、和32)在本文中被称为下层级介电材料层，即位于相对于随后将要形成的存储器单元阵列较低层级的介电材料层。金属互连结构(41v、41l、42v、和42l)在本文中被称为下层级金属互连结构。金属互连结构(41v、41l、42v、和42l)的子集包括下层级金属线(诸如第三金属线结构42l)，该下层级金属线嵌入在下层级介电材料层中并且具有在包括下层级介电材料层的最上表面的水平面内的顶面。大体地，下层级介电
材料层(31a、31b、和32)内的金属线层级的总数可以在1至3的范围内。
30.示例性结构可以包括各种器件区，其可以包括存储器阵列区50，其中可以随后形成至少一个非易失性存储器单元阵列。例如，至少一个非易失性存储器单元阵列可以包括电阻随机存取存储器(rram或reram)、磁/磁阻随机存取存储器(mram)、铁电随机存取存储器(feram)、和相变存储器(pcm)器件。示例性结构还可以包括外围逻辑区52，其中可以随后形成每个非易失性存储器单元阵列和包括场效应晶体管的外围电路之间的电连接。存储器阵列区50和逻辑区52的面积可用于形成外围电路的各种元件。
31.参照图1b，可以在第二互连层级结构l2上方的存储器阵列区50中形成非易失性存储器单元阵列95和tft选择器器件。下面详细描述非易失性栅极铁电存储器单元阵列95的结构细节和处理步骤。可以在非易失性栅极铁电存储器单元阵列95的形成期间形成第三互连层级介电材料层33。在非易失性存储器单元阵列95和栅极铁电存储器单元器件的层级处形成的所有结构的集合在本文中被称为第三互连层级结构l3。
32.参照图1c，可以在第三互连层级介电材料层33中形成第三互连层级金属互连结构(43v、43l)。第三互连层级金属互连结构(43v、43l)可以包括第二金属通孔结构43v和第三金属线43l。随后可形成附加的互连层级结构，这些附加的互连层级结构在本文中称为上互连层级结构(l4、l5、l6、l7)。例如，上互连层级结构(l4、l5、l6、l7)可以包括第四互连层级结构l4、第五互连层级结构l5、第六互连层级结构l6、以及第七互连层级结构l7。第四互连层级结构l4可以包括其中形成有第四互连层级金属互连结构(44v、44l)的第四互连层级介电材料层34，该第四互连层级金属互连结构可以包括第三金属通孔结构44v和第四金属线44l。第五互连层级结构l5可以包括其中形成有第五互连层级金属互连结构(45v、45l)的第五互连层级介电材料层35，该第五互连层级金属互连结构可以包括第四金属通孔结构45v和第五金属线45l。第六互连层级结构l6可以包括其中形成有第六互连层级金属互连结构(46v、46l)的第六互连层级介电材料层36，该第六互连层级金属互连结构可以包括第五金属通孔结构46v和第六金属线46l。第七互连层级结构l7可以包括其中形成有第六金属通孔结构47v(其为第七互连层级金属互连结构)和金属接合焊盘47b的第七互连层级介电材料层37。金属接合焊盘47b可被配置用于焊料接合(其可采用c4球接合或线接合)，或可被配置用于金属与金属的接合(例如铜与铜的接合)。
33.每一互连层级介电材料层可以称为互连层级介电材料层(ild)层30(即，31a、31b、32、33、34、35、36、以及37)。每一互连层级金属互连结构可以称为金属互连结构40。位于同一互连层级结构(l2
‑
l7)内的金属通孔结构和上面的金属线的每一连续组合可以通过采用两个单镶嵌工艺顺序地形成为不同的结构，或者可以采用双镶嵌工艺同时形成为单个结构。金属互连结构40(即，41v、41l、42v、42l、43v、43l、44v、44l、45v、45l、46v、46l、47v、47b)中的每一个可包括相应的金属衬垫(诸如一层厚度在2nm至20nm范围内的tin、tan、或wn)和相应的金属填充材料(诸如w、cu、co、mo、ru、其他元素金属、或它们的合金或它们的组合)。用作金属衬垫和金属填充材料的其他合适的材料在本公开的预期范围内。各个蚀刻停止介电材料层和介电覆盖层可以插入在垂直相邻的ild层对30之间，或者可以并入一个或多个ild层30。
34.虽然本公开内容被描述为采用其中非易失性存储器单元阵列95和tft选择器器件可以形成为第三互连层级结构l3的组件的实施例，但在本文中明确预期其中非易失性存储
器单元阵列95和tft选择器器件可以形成为任何其他互连层级结构(例如，l1
‑
l7)的组件的实施例。此外，虽然使用其中形成八个互连层级结构的集合的实施例来描述本公开，但是在本文中明确预期其中使用不同数量的互连层级结构的实施例。此外，在本文中明确预期其中可以在存储器阵列区50中的多个互连层级结构内设置两个或更多个非易失性存储器单元阵列95和tft选择器器件的实施例。虽然本公开是采用其中可以在单个互连层级结构中形成非易失性存储器单元阵列95和tft选择器器件的实施例来描述本公开，本文中明确预期了其中可以在两个垂直相邻的互连层级结构上方形成非易失性存储器单元阵列95和tft选择器器件的实施例。
35.图2a至图2n各自是根据本公开的各个实施例示出的存储器结构200的形成的垂直截面图。参考图2a，可以在衬底100上形成第一介电层102。衬底100可以是任何合适的衬底，诸如非晶硅或多晶硅半导体器件衬底。在其他实施例中，衬底100可以是如图1c所示的第三互连层级介电材料层33。第一介电层102可以是诸如在热工艺期间在衬底100上形成的预氧化层。在其他实施例中，第一介电层102可以包括介电材料，诸如氧化硅(sio2)、未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、它们的多孔变体或它们的组合。第一介电层102可以在互连层级介电材料层30上方通过多种合适的沉积工艺中的任何一种沉积或生长。
36.可以在第一介电层102上方施加光刻胶层114。光刻胶层114可以被光刻图案化以形成包括沿着第一水平方向延伸的光刻胶材料带的线和间隔图案。可以执行各向异性蚀刻工艺以蚀刻第一介电层102的未掩蔽部分。可以在未被光刻胶材料带掩蔽的区域中形成沿第一水平方向延伸的底部栅极沟槽103a和底部栅极沟槽103b。各向异性蚀刻工艺可以使用任何合适的蚀刻工艺，诸如湿蚀刻工艺或干蚀刻工艺。光刻胶层114可以随后被去除，例如，通过灰化。
37.参考图2a和图2b，可以在底部栅极沟槽103a和底部栅极沟槽103b中分别形成第一字线120a和第二字线120b(例如，底部栅极)。特别地，可以在第一介电层102上以及在底部栅极沟槽103a和底部栅极沟槽103b中沉积导电材料。在本文中，“合适的导电材料”可以包括铜、铝、锆、钛、氮化钛、钨、钽、氮化钽、钌、钯、铂、钴、镍、铱、它们的合金等。其他合适的导电材料在本公开的预期范围内。
38.可以使用任何合适的沉积工艺来沉积导电材料。在本文中，“合适的沉积工艺”可以包括化学汽相沉积(cvd)工艺、物理汽相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、金属有机cvd(mocvd)工艺、等离子体增强cvd(pecvd)工艺、溅射工艺、激光烧蚀等。
39.然后，可以执行诸如化学机械抛光(cmp)工艺等平坦化工艺以从第一介电层102的顶面去除多余的导电金属材料并使字线120a、字线120b的顶面与第一介电层102的顶面共面。字线120a、字线120b可以彼此平行地延伸，横跨衬底100。字线120a、字线120b可以根据tft器件之间所需的间距间隔开。
40.参考图2c，可以在字线120a、字线120b和第一介电层102上沉积高k介电层104。可以使用任何合适的沉积工艺通过沉积任何合适的高k介电材料来形成高k介电层104。在本文中，“合适的高k介电材料”具有大于3.9的介电常数并且可以包括但不限于氮化硅、氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hf
0.5
zr
0.5
o2)
(hzo)、氧化钽(ta2o5)、氧化铝(al2o3)、二氧化铪
‑
氧化铝(hfo2‑
al2o3)、氧化锆(zro2)。其他合适的介电材料在本公开的范围内。在各个实施例中，高k介电层104可以具有在0.5nm
‑
5.0nm范围内的厚度t
hk
，诸如1nm
‑
4nm，尽管可以使用更大或更小的厚度。
41.可以在高k介电层104上沉积沟道层140。可以使用任何合适的沉积工艺通过沉积任何合适的半导体材料来形成沟道层140。在本文中，“合适的半导体材料”可以包括多晶硅、非晶硅、或半导体氧化物，诸如ingazno(igzo)、氧化铟锡(ito)、inwo、inzno、insno、gaox、inox等。其他合适的半导体材料在本公开的范围内。
42.可以在沟道层140上沉积第二介电层106。例如，可以通过使用任何合适的沉积方法沉积诸如氧化硅或任何合适的高k介电材料的介电材料来形成第二介电层106。
43.参考图2d，可以在第二介电层106上形成光刻胶层114。光刻胶层114可以以如上所述的方式被光刻图案化。可以将光刻胶层114的图案转移到第二介电层106上以形成源极沟槽105a、源极沟槽105b和公共漏极沟槽107。例如，可以使用光刻胶层114作为掩膜，使用任何合适的蚀刻工艺蚀刻第二介电层106。
44.参考图2d和图2e，可以在第二介电层106上和沟槽105a、沟槽105b、沟槽107中沉积导电材料，以分别在源极沟槽105a、源极沟槽105b中形成第一源极电极122a、第二源极电极122b并且在漏极沟槽107中形成公共漏极电极124。电极122a、电极122b、电极124可以使用任何合适的沉积工艺由任何合适的导电材料形成。可以，例如，使用cmp工艺平坦化电极122a、电极122b、电极124和第二介电层106的上表面以形成多栅极晶体管210。
45.参考图2f，可以在电极122a、电极122b、电极124和第二介电层106上形成存储器堆叠件150s。可以通过连续沉积存储器单元的不同层来形成存储器堆叠件150s。例如，在一些实施例中，存储器单元堆叠件150可以包括底部电极层153、非磁性金属缓冲层154、合成反铁磁层160、非磁性隧道势垒层155、自由磁化层156、顶部电极层157、以及金属蚀刻掩模层158。可以通过相应的化学汽相沉积工艺或相应的物理汽相沉积工艺沉积存储器单元堆叠件150s内的层。
46.贯穿全文，堆叠件150s内的每一层可沉积为具有相应均匀厚度的平面毯式材料层。非磁性金属缓冲层154、合成反铁磁层160、非磁性隧道势垒层155、以及自由磁化层156统称为存储器材料层。换言之，在底部电极层153和顶部电极层157之间形成存储器材料层。
47.虽然使用其中存储器材料层包括非磁性金属缓冲层154、合成反铁磁层160、非磁性隧道势垒层155、以及自由磁化层156的实施例来描述本公开，但是本公开的方法和结构可以应用于其中存储器材料层包括在底部电极层153和顶部电极层157之间设置的不同层堆叠件并且包括可以以任何方式存储信息的材料层的任何结构。本文中明确预期了本公开的修改，其中存储器材料层包括相变存储器材料、铁电存储器材料、或空位调制导电氧化物材料。
48.底部电极层153包括至少一种非磁性金属材料，诸如tin、tan、wn、w、cu、al、ti、ta、ru、co、mo、pt、它们的合金、和/或它们的组合。也可以使用在公开的预期范围内的其他合适的材料。例如，底部电极层153可以包括、和/或可以基本上由诸如w、cu、ti、ta、ru、co、mo、或pt的元素金属组成。底部电极层153的厚度可以在从10nm到100nm的范围内，但是也可以使用更小和更大的厚度。
49.非磁性金属缓冲层154包括可用作晶种层的非磁性材料。具体地，非磁性金属缓冲
层154可以提供模板晶体结构，该结构使合成反铁磁层160的材料的多晶粒沿着使合成反铁磁层160内的参考层的磁化最大化的方向对准。非磁性金属缓冲层154可以包括ti、cofeb合金、nife合金、钌、或它们的组合。非磁性金属缓冲层154的厚度可以在从3nm到30nm的范围内，但是也可以使用更小和更大的厚度。
50.合成反铁磁(saf)层160可以包括铁磁硬层161、反铁磁耦合层162、和参考磁化层163的叠层。铁磁硬层161和参考磁化层163中的每一层可以具有相应固定的磁化方向。反铁磁耦合层162提供铁磁硬层161的磁化与参考磁化层163的磁化之间的反铁磁耦合，使得铁磁硬层161的磁化方向与参考磁化层163的磁化方向在随后将要形成的存储器单元的操作期间保持固定。铁磁硬层161可以包括硬铁磁材料，诸如ptmn、irmn、rhmn、femn、osmn等。
51.参考磁化层163可以包括硬铁磁材料，诸如co、cofe、cofeb、cofeta、nife、copt、cofeni等。也可以使用在公开的预期范围内的其他合适的材料。反铁磁耦合层162可以包括钌或铱。可以选择反铁磁耦合层162的厚度，使得由反铁磁耦合层162引起的交换相互作用将铁磁硬层161和参考磁化层163的相对磁化方向稳定在相反的方向，即反平行对准。在一个实施例中，saf层160的净磁化通过将铁磁硬层161的磁化程度与参考磁化层163的磁化程度相匹配。saf层160的厚度可以在从5nm到30nm的范围内，但是也可以使用更小和更大的厚度。
52.非磁性隧道势垒层155可以包括隧穿势垒材料，其可以是具有允许电子隧穿的厚度的电绝缘材料。例如，非磁性隧道势垒层155可以包括氧化镁(mgo)、氧化铝(al2o3)、氮化铝(aln)、氧氮化铝(alon)、氧化铪(hfo2)或氧化锆(zro2)。也可以使用在本公开的预期范围内的其他合适的材料。非磁性隧道势垒层155的厚度可以是0.7nm到1.3nm，但是也可以使用更小和更大的厚度。
53.自由磁化层156包括具有与参考磁化层163的磁化方向平行或反平行的两个稳定磁化方向的铁磁材料。自由磁化层156包括硬铁磁材料，诸如co、cofe、cofeb、cofeta、nife、copt、cofeni等。也可以使用在本公开的预期范围内的其他合适的材料。自由磁化层156的厚度可以在从1nm到6nm的范围内，但是也可以使用更小和更大的厚度。
54.顶部电极层157包括顶部电极材料，其可以包括可以用于底部电极层153的任何非磁性材料。可以用于顶部电极层157的示例性金属材料包括但不限于tin、tan、wn、w、cu、al、ti、ta、ru、co、mo、pt、它们的合金、和/或它们的组合。也可以使用在公开的预期范围内的其他合适的材料。例如，底部电极层153可以包括、和/或可以基本上由诸如w、cu、ti、ta、ru、co、mo、或pt的元素金属组成。顶部电极层157的厚度可以在从10nm到100nm的范围内，但是也可以使用更小和更大的厚度。
55.金属蚀刻掩模层158包括金属蚀刻停止材料，其对随后用于蚀刻介电材料(其可以包括，例如，未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、或有机硅酸盐玻璃)的各向异性蚀刻工艺提供高抵抗力。在一个实施例中，金属蚀刻掩模层158可包括导电金属氮化物材料(诸如tin、tan、或wn)或导电金属碳化物材料(诸如tic、tac、或wc)。在一个实施例中，金属蚀刻掩模层158包括，和/或基本上由，tin组成。金属蚀刻掩模层158可以通过化学汽相沉积或物理汽相沉积来沉积。金属蚀刻掩模层158的厚度可以在从2nm到20nm的范围内，诸如从3nm到10nm，但是也可以使用更小和更大的厚度。
56.参照图2g，金属蚀刻掩模158可以被图案化以形成掩模下面的存储器堆叠件150s
的图案。金属蚀刻掩模158的图案可以通过各向异性蚀刻工艺转移到下面的存储器堆叠件150s以形成存储器单元150。金属蚀刻掩模158可以通过形成存储器单元150的各向异性蚀刻工艺被消耗。
57.参照图2h，可以在第二介电层106上形成第三介电层108，覆盖存储器单元150和源极电极122a、源极电极122b、以及公共漏极电极124。第三介电层108可以使用任何合适的沉积工艺由任何合适的介电材料形成。
58.参考图2i，可在第三介电层108上形成图案化的光刻胶层114。可将来自光刻胶层114的图案转移至第三介电层108以形成暴露出源极电极122a、源极电极122b的顶面的第一通孔沟道109。图案化可以涉及任何合适的蚀刻工艺，诸如湿蚀刻工艺或干蚀刻工艺。
59.参考图2j，可以去除光刻胶层114，并且可以在第一通孔沟道109中沉积任何合适的导电材料以形成第一通孔接触件126。特别地，第一通孔接触件126可以延伸穿过第三介电层并且可以电接触源极电极122a、源极电极122b。可以执行诸如cmp的平坦化工艺以平坦化第一通孔接触件126和第三介电层108的上表面。
60.参考图2k，可在第三介电层108上形成图案化的光刻胶层114。然后，使用光刻胶层pr作为掩模可以图案化第三介电层108以形成第二通孔沟道111。图案化可以涉及任何合适的蚀刻工艺，诸如湿蚀刻工艺或干蚀刻工艺。
61.参考图2k和图2l，可以去除光刻胶层114，并且可以在第二通孔沟道111中沉积任何合适的导电材料以形成第二通孔接触件128。第二通孔接触件128可以电接触存储器单元150的顶部电极。可以执行诸如cmp的平坦化工艺以平坦化第二通孔接触件128和第三介电层108的上表面。
62.参考图2m，可在第三介电层108上形成第四介电层110。第四介电层110可以使用任何合适的沉积工艺由任何合适的介电材料形成。
63.可在第四介电层110上形成图案化的光刻胶层114。使用光刻胶层114作为掩模，可以使用任何合适的蚀刻工艺蚀刻第四介电层110，以形成暴露出第一通孔接触件126的源极沟槽113和暴露出第二通孔接触家128的位沟槽115。
64.参考图2m和图2n，可以去除光刻胶层114，并且可以沉积任何合适的导电材料以在源极沟道113中形成源极线130和在位沟槽115中形成位线132。例如，可以使用cmp工艺平坦化线130、线132和第四介电层110的上表面，以完成包括多栅极晶体管210的存储器结构。
65.沟道层140可以包括第一源极区140s1和第二源极区140s2、第一沟道区140c1和第二沟道区140c2、以及漏极区140d。第一源极电极122a和第二源极电极122b可以分别与第一源极区140s1和第二源极区140s2重叠。第一字线120a和第二字线120b可以分别与第一沟道区140c1和第二沟道区140c2重叠，并且漏极电极124可以与漏极区140d重叠。
66.在操作中，源极线130可以通过通孔接触件126和下面的源极区140s1、源极区140s2向源极电极122a、源极电极122b提供电流。字线120a、字线120b可以作为栅极操作以分别控制从第一源极电极122a和第二源极电极122b、第一源极区140s1和第二源极区140s2穿过第一沟道区140c1和第二沟道区140c2，经由漏极区140d流到公共漏极电极124的电流。
67.可以从漏极电极124向存储器单元150的底部电极153提供电流。位线132可以经由通孔接触件128电连接至存储器单元150的顶部电极。因此，晶体管210的双栅极结构可以提供改进的电压阈值控制。此外，晶体管210可以被配置为经由第一沟道区140c1和第二沟道
区140c2从源极电极122a、源极电极122b两者向漏极电极124提供电流。因此，与仅包括单栅极和源极电极的类似晶体管相比，晶体管210可以向存储器单元150提供两倍的电流。因此，晶体管210可以提供相对于存储器单元150的改进的ram切换。
68.图3a至图3d各自是根据本公开的其它实施例示出的可选实施例存储器结构300的形成的垂直截面图。图4是存储器结构300的立体图。存储器结构300可以类似于，并且可以通过相似的方法形成为存储器结构200。因此，仅详细地讨论其间的不同。
69.参考图3a，可以在晶体管210的第二介电层106上形成图案化的光刻胶层114，其可以如以上关于图2a至图2e所公开的那样形成。此外，在各个实施例中，第二介电层106可以由高k介电材料形成。
70.参照图3b，可以使用光刻胶层114作为掩模蚀刻第二介电层106，以形成顶部栅极沟槽117a和顶部栅极沟槽117b。可以使用任何合适的蚀刻工艺来蚀刻第二介电层106。在蚀刻之后，可以去除光刻胶层114。如图3b所示，第二介电层106的部分可以保留在顶部栅极沟槽117a和顶部栅极沟槽117b下方。
71.参考图3b和图3c，可以沉积任何合适的导电材料以分别在顶部栅极沟槽117a和顶部栅极沟槽117b中形成第一顶部栅极电极121a和第二顶部栅极电极121b。可以，例如通过使用cmp工艺，平坦化顶部栅电极121a、顶部栅电极121b和第二介电层106的上表面以完成多栅极晶体管310。
72.参考图3d中，可以使用如上文关于图2f至图2n描述的工艺在晶体管310上形成第三介电层108和第四介电层110、存储器单元150、通孔接触件126、通孔接触件128、源极线130、以及位线132以形成存储器结构300。
73.参考图3d和图4，第一源极电极122a和第二源极电极122b可以分别与沟道层140的第一源极区140s1和第二源极区140s2重叠。在沟道层140的第一沟道区140c1和第二沟道区140c2的相对侧上，顶部栅极电极121a、顶部栅极电极121b可以与字线120a、字线120b重叠。因此，存储器结构300可以包括第一多栅极结构125a和第二多栅极结构125b，它们分别包括重叠的顶部栅电极121a、顶部栅电极121b和字线120a的重叠部分、字线120b的重叠部分(例如，底部栅电极)。漏电极124可以与沟道层140的公共漏极区140d重叠。
74.在一些实施例中，存储器结构300可以包括在源极电极122a、源极电极122b、漏极电极124与顶部栅电极121a、顶部栅电极121b之间设置的介电材料带112。特别地，介电材料条带112可以被配置为使顶部栅电极121a、顶部栅电极121b与源极电极122a、源极电极122b、漏极电极124电绝缘。
75.在操作期间，第一多栅极结构125a可以被配置为根据施加到其上的电压来控制流过第一沟道区140c1至漏极区140d的电流。类似地，第二多栅极结构125b可以被配置为根据施加到其上的电压来控制流过第二沟道区140c1至漏极区140d的电流。电流可以从沟道层的漏极区140d流过，然后经由漏极电极124流入存储器单元150。电流可以从存储器单元150输出至位线132。
76.因此，与单栅极结构相比，多栅极结构125a、多栅极结构125b可各自提供增加的阈值电压控制。此外，通过设置双多栅极结构125a、双多栅极结构125b，可以为漏极电极124提供两倍于提供给仅包括一个双栅极结构的类似结构的电流的电流。
77.图5a至图5i各自是根据本公开的其它实施例示出的在存储器结构500形成中的一
系列步骤的垂直截面图。图6是存储器结构500的立体图。存储器结构500可以类似于，并且可以通过相似的方法形成为存储器结构200。因此，仅详细地讨论其间的不同。
78.参考图5a，可以在可以如以上关于图2a至图2c所公开的那样形成的半导体结构的第二介电层106上形成图案化的光刻胶层114。在各个实施例中，第二介电层106可以由高k介电材料形成。可以使用任何合适的蚀刻工艺蚀刻第二介电层106以形成源极沟槽105a、源极沟槽105b和漏极沟槽107a、漏极沟槽107b。在蚀刻工艺之后可以去除光刻胶层114。
79.参考图5b，可以使用任何合适的沉积方法沉积任何合适的导电材料，以在源极沟道105a、源极沟道105b中形成第一源极电极122a和第二源极电极122b，以及在漏极沟槽107a、漏极沟槽107b中形成第一漏极电极124a和第二漏极电极124b。可以使用任何合适的方法来沉积导电材料。可以，例如，使用cmp工艺平坦化电极122a、电极122b、电极124和第二介电层106的上表面。
80.参考图5c，可在第二介电层106上形成图案化的光刻胶层pr。可以使用光刻胶层114作为掩模蚀刻第二介电层106，以形成顶部栅极沟槽117a、顶部栅极沟槽117b。可以使用任何合适的蚀刻工艺来蚀刻第二介电层106。在蚀刻之后，可以去除光刻胶层114。如图5c所示，第二介电层106的部分可以保留在顶部栅极沟槽117a和顶部栅极沟槽117b下方。
81.参考图5c和图5d，可以沉积任何合适的导电材料以分别在顶部栅极沟槽117a、顶部栅极沟槽117b中形成第一顶部栅电极121a和第二顶部栅电极121b。可以，例如通过使用cmp工艺，平坦化顶部栅电极121a、顶部栅电极121b和第二介电层的上表面以完成多栅极晶体管410。
82.参考图5e，可在晶体管410上形成图案化的光刻胶层114。光刻胶层114可具有暴露出漏极电极124的开口119。
83.参考图5e和图5f，可以使用任何合适的沉积工艺沉积任何合适的导电材料以在开口119中形成电接触件152。然后，可以去除光刻胶层114。例如，可以使用激光剥离工艺去除光刻胶层114，从而在去除工艺期间去除沉积在其上的任何导电材料。电接触件152可以是电连接漏极电极124a、漏极电极124b的金属线或层。
84.参考图5g，可以在电极122a、电极122b、电极124和第二介电层106上形成存储器堆叠件150s。如以上关于图2f讨论的，可以通过连续沉积存储器单元的不同层来形成存储器堆叠件150s。
85.参照图5g和图5h，可以图案化存储器堆叠件150s中的金属蚀刻掩模层158。可以使用任何合适的蚀刻工艺将金属蚀刻掩模层158的图案转移到存储器堆叠件150s的剩余层，以形成存储器单元150。在一些实施例中，可以在电接触件152正上方形成存储器单元150。但是，在其他实施例中，可以在漏极电极124a、漏极电极124b正上方形成存储器单元150。换言之，电接触件152和存储器单元150在竖直方向上可以不重叠，垂直于沟道层的平面。
86.参考图5i，可以使用如上文关于图2f至图2n所述的工艺形成第三介电层108和第四介电层110、通孔接触件126、通孔接触件128、源极线130、和位线132以形成存储器结构500。
87.参考图5i和图6，电接触件152可以将漏极电极124电连接至存储器单元150。因此，电接触件152可以形成公共漏极，该公共漏极将电流从两个漏极电极124提供至存储器单元。
88.虽然图2a至图6示出了组合mjt存储器单元150和多栅极晶体管210、多栅极晶体管310、多栅极晶体管410的存储器结构200、存储器结构300、存储器结构500的制造，在各个实施例中，存储器单元150可以包括其他类型的存储器器件。例如，存储器单元150可以是金属
‑
铁电
‑
金属电容器、磁阻随机存取存储器(mram)单元、电阻式随机存取存储器(rram)单元、铁电随机存取存储器(feram)单元、相变随机存取存储器(pcram单元)、或它们的组合。
89.例如，根据本公开的各个实施例，图7a是可以在存储器结构300、存储器结构500中使用的存储器单元150的截面图。参照图7a，在一些实施例中，存储器单元150可以是包括底部电极400、顶部电极403、加热器401、和相变材料层402的pcm存储器单元。相变材料层402可以用作数据存储层。
90.加热器401可以由具有约5nm至约15nm范围内的厚度的tin、tan或tialn的薄膜形成以向相变材料层402提供焦耳加热。此外，加热器401在淬火期间(在突然切断施加到加热器401以“冻结”非晶相的电流期间)可以用作散热器。
91.在一些实施例中，相变材料层402包括ga
‑
sb、in
‑
sb、in
‑
se、sb
‑
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sb的二元系统材料；ge
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‑
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‑
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‑
的四元系统。在一些实施例中，相变材料层402包括含有元素周期表第vi族元素的一种或多种元素的硫属化物合金，诸如gst、厚度为5nm至100nm的ge
‑
sb
‑
te合金(例如，ge2sb2te5)。
92.相变材料层402可以包括其他相变电阻材料，诸如金属氧化物，包括氧化钨、氧化镍、氧化铜等。相变材料的晶相和非晶相之间的相变是与相变材料结构的长程有序和短程有序之间的相互作用有关。例如，长程有序的坍塌产生非晶相。晶相中的长程有序有利于导电，而非晶相阻碍导电并导致高电阻。为了针对不同的需要微调相变材料层402的特性，相变材料层402可以掺杂不同量的各种元素，以调整材料的接合结构内部的短程有序和长程有序的比例。掺杂的元素可以是用于通过使用例如离子注入进行半导体掺杂的任何元素。
93.根据本公开的各个实施例，图7b是可以在存储器结构200、存储器结构300、存储器结构500中使用的存储器单元150的截面图。参考图7b,在一些实施例中，存储器单元150可以是包括底部电极400、顶部电极403、和铁电材料层405(诸如锆钛酸铅(pzt)层)的pcram存储器单元。铁电材料层405可以用作数据存储层。
94.在其他实施例中，存储器单元150可以作为铁电隧穿结(ftj)操作。特别地，铁电材料层405可以是fe隧道势垒。fe隧道势垒可以是足够薄以允许电子遂穿的铁电薄膜。例如，fe隧道势垒可为约1纳米(nm)至约50nm厚，诸如约5nm至约25nm，或约10nm厚。
95.在各个实施例中，设置了一种存储器器件，该存储器器件可以包括存储器结构200、存储器结构300、存储器结构500的阵列。在一些实施例中，该存储器器件可以包括在衬底100上方彼此堆叠的存储器结构200、存储器结构300、存储器结构500的多个阵列。
96.图8是根据本公开的各个实施例示出的形成存储器结构300的步骤的流程图。参照图8和图2a至图5i，在步骤801中，可以在第一介电层102中形成第一字线120a和第二字线120b。例如，可以在形成在第一介电层102中的沟槽103a、沟槽103b中形成字线120a、字线120b。
97.在步骤802中，可以在第一介电层102上沉积高k介电层104。高k介电层104可以覆盖字线120a、字线120b。然后，可以在高k介电层104上沉积沟道层140。
98.在步骤803中，可以在沟道层140上沉积第二介电层106。在步骤804中，可以在第二介电层106中形成源极电极122a、源极电极122b和一个或两个漏极电极124。特别地，可以在形成在第二介电层106中的沟槽105a、沟槽105b、沟槽107a、和沟槽107b中形成电极122a、电极122b、电极124。如果形成两个漏极电极124，则步骤805可以包括形成电连接漏极电极124的电接触件152。
99.在步骤805中，可以在漏极电极124或电接触件152上形成存储器单元150。存储器单元150可以包括ftj单元、mram单元、rram单元、feram单元、pcram单元等。
100.在步骤806中，可以在第二介电层106上沉积第三介电层108。特别地，第三介电层108可以覆盖存储器单元150。
101.在步骤807中，可以在第三介电层108中形成通孔接触件126、通孔接触件128。特别地，可以在形成在第三介电层108中的通孔沟道109、通孔沟道111中形成通孔接触件126、通孔接触件128。
102.在步骤808中，可以在第三介电层108上沉积第四介电层110。第四介电层110可以覆盖通孔接触件126、通孔接触件128。
103.在步骤809中，可以在第四介电层110中形成源极线130和位线132。例如，可以在源极沟道113中形成源极线130并且可以在第四介电层110中形成的位沟槽115中形成位线132。
104.在各个实施例中，提供了存储器结构，该存储器结构包括连接到晶体管210、晶体管310、晶体管410的漏极电极124的存储器单元150。晶体管210、晶体管310、晶体管410可以包括沟道层140，该沟道层140包括设置在第一沟道区140c1和第二沟道区140c2之间的公共漏极区140d。晶体管210、晶体管310、晶体管410可以包括控制流经沟道区140c1、沟道区140c2至公共漏极区140d的电流的栅电极(120a、120b、121a、121b)。因此，该存储器结构可以提供改进的阈值电压控制和流至存储器单元150的更高的电流。
105.各个实施例提供了存储器结构，包括：第一字线120a；第二字线120b；在该第一字线120a和该第二字线120b上设置的高k介电层104；在该高k介电层104上设置的沟道层140并且该沟道层140包括半导体材料；电接触沟道层的第一源极电极122a和第二源极电极122b；在该第一源极电极122a和该第二源极电极122b之间的沟道层140上设置的第一漏极电极124；电连接至该第一漏极电极124的存储器单元150；以及电连接至该存储器单元150的位线132。
106.各个实施例提供了存储器结构，包括：第一字线120a；第二字线120b；在该第一字线120a和该第二字线120b上设置的高k介电层；在该高k介电层104上设置的沟道层140并且该沟道层140包括半导体材料；电接触该沟道层140的第一源极电极122a和第二源极电极122b；与该沟道层的第一沟道区140c1和该第一字线120a重叠的该第一顶部栅电极121a；与该沟道层140的第二沟道区140c2以及第二字线120b重叠的第二顶部栅电极121b；设置在该第一源极电极122a和该第二源极电极122b之间的第一漏极电极124并且该第一漏极电极124电连接至该沟道层140的漏极区140d；电连接至该第一漏极电极124的存储器单元150；以及电连接至该存储器单元150的位线132。
107.各个实施例提供了形成存储器结构的方法，包括：在衬底上形成第一字线120a和第二字线120b；在该第一字线120a和该第二字线120b上沉积高k层104；在该高k层104上沉
积包括半导体材料的沟道层140；形成分别电接触该沟道层140的第一源极区140s1和第二源极区140s2的第一源极电极122a和第二源极电极122b；形成第一漏极电极124，该第一漏极电极124电接触设置在该第一源极区140s1和该第二源极区140s2之间的该沟道层140的漏极区140d；形成分别与该第一字线120a和该第二字线120b以及沟道层140的第一沟道区140c1和第二沟道区140c2重叠的第一顶部栅电极121a和第二顶部栅电极121b；以及形成与该第一漏极电极124电接触的存储器单元150。
108.本技术的一些实施例提供了一种存储器结构，包括：第一字线；第二字线；高k介电层，设置在所述第一字线和所述第二字线上；沟道层，设置在所述高k介电层上并且包括半导体材料；第一源极电极和第二源极电极，其中所述第一源极电极和所述第二源极电极中的每个电接触所述沟道层；第一漏极电极，设置在所述第一源极电极和所述第二源极电极之间的所述沟道层上；存储器单元，电连接至所述第一漏极电极；以及位线，电连接至所述存储器单元。
109.在一些实施例中，所述第一字线与所述沟道层的第一沟道区重叠；所述第二字线与所述沟道层的第二沟道区重叠；以及所述漏极电极与设置在所述第一沟道区和所述第二沟道区之间的所述沟道层的漏极区重叠。在一些实施例中，所述沟道层包括氧化物半导体材料。在一些实施例中，所述存储器单元包括磁隧道结(mtj)存储器单元、磁阻随机存取存储器(mram)单元、电阻随机存取存储器(rram)单元、铁电随机存取存储器(feram)单元、或相变随机存取存储器(pcram)单元。在一些实施例中，所述第一字线和所述第二字线嵌入在所述高k介电层下方设置的第一介电层中；所述第一源极电极和所述第二源极电极以及所述漏极电极嵌入在所述所述沟道层上方设置的第二介电层中；所述存储器单元嵌入在所述第二介电层上方设置的第三介电层中；以及所述第一源极线、所述第二源极线以及所述位线嵌入在所述第三介电层上设置的第四介电层中。在一些实施例中，存储器结构还包括：通孔连接件，所述通孔连接件延伸穿过所述第三介电层并且将所述第一源极电极电连接至所述第一源极线、将所述第二源极电极电连接至所述第二源极线以及将所述存储器单元电连接至所述位线。在一些实施例中，存储器结构还包括：第一顶部栅电极，与所述沟道层和所述第一字线重叠；以及第二顶部栅电极，与所述沟道层和所述第二字线重叠。在一些实施例中，所述第一顶部栅电极电连接至所述第一字线；以及所述第二顶部栅电极电连接至所述第二字线。在一些实施例中，所述第一顶部栅极和所述第二顶部栅电极通过介电层与所述沟道层、所述第一源极电极、所述第二源极电极、和所述漏极电极电绝缘。在一些实施例中，所述介电层包括高k介电材料。在一些实施例中，存储器结构还包括：第二漏极电极，设置在所述第一源极电极和所述第二源极电极之间的所述沟道层上；以及电接触件，电连接所述第一漏极电极和所述第二漏极电极。在一些实施例中，所述电接触件将所述第一漏极电极和所述第二漏极电极电连接至所述存储器单元。
110.本技术的另一些实施例提供一种存储器结构，包括：第一字线；第二字线；高k介电层，设置在所述第一字线和所述第二字线之间；沟道层，设置在所述高k介电层上并且包括半导体材料；第一源极电极和第二源极电极，电接触所述沟道层；第一顶部栅电极，与所述沟道层的第一沟道区和所述第一字线重叠；第二顶部栅电极，与所述沟道层的第二沟道区和所述第二字线重叠；第一漏极电极，设置在所述第一源极电极和所述第二源极电极之间并且电接触所述沟道层的漏极区；存储器单元，电连接至所述第一漏极电极；以及位线，电
连接至所述存储器单元。
111.在一些实施例中，所述漏极区设置在所述第一沟道区和所述第二沟道区之间。在一些实施例中，所述漏极区被配置为从所述第一沟道区和所述第二沟道区接收电流。在一些实施例中，存储器结构还包括，高k介电层，所述高k介电层被配置为将所述第一顶部电极和所述第二顶部电极与所述沟道层、所述第一源极电极、所述第二源极电极、以及所述第一漏极电极电绝缘。在一些实施例中，存储器结构还包括：源极线，电连接至所述第一源极电极；以及源极线，电连接至所述第二源极电极。在一些实施例中，存储器结构还包括：第二漏极电极，设置在所述第一源极电极和所述第二源极电极之间的所述沟道层上；以及电接触件，电连接所述第一漏极电极和所述第二漏极电极。
112.本技术的又一些实施例提供一种形成存储器结构的方法，包括：在衬底上形成第一字线和第二字线；在所述第一字线和所述第二字线上沉积高k层；沉积包括在所述高k层上的半导体材料的沟道层；形成分别电接触所述沟道层的第一源极区和第二源极区的第一源极电极和第二源极电极；形成第一漏极电极，所述第一漏极电极电接触在所述第一沟道区和所述第二沟道区之间设置的所述沟道层的漏极区；形成第一顶部栅电极和第二顶部栅电极，所述第一顶部栅电极和所述第二顶部栅电极分别与所述第一字线和所述第二字线以及所述沟道层的所述第一沟道区和所述第二沟道区重叠；以及形成电接触所述第一漏极电极的存储器单元。
113.在一些实施例中，方法还包括：形成电接触所述漏极区的第二漏极电极；以及形成将所述第一漏极电极和所述第二漏极电极电连接至所述存储器单元的接触件。
114.以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。