用于执行刷新操作的器件的制作方法

用于执行刷新操作的器件
1.相关申请的交叉引用
2.本技术要求2020年4月16日提交的申请号为10-2020-0046330的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本发明的实施例涉及用于执行刷新操作的器件。


背景技术：

4.不同于静态随机存取存储(sram)器件和快闪存储器件，即使供应了电源电压，动态随机存取存储(dram)半导体器件也会随着时间的经过而丢失存储在其单元阵列中的信息(即，数据)。因此，dram器件可以周期性地执行用于感测和放大存储在单元阵列中的数据的电平的操作，以防止存储在单元阵列中的数据丢失。用于感测和放大存储在单元阵列中的数据的电平的操作可以被称为刷新操作。可以通过在设置于存储体的单元阵列中的存储器单元的数据保持时间内至少一次激活单元阵列中的字线来执行刷新操作，以感测和放大数据的电平。数据保持时间可以对应于存储器单元在不进行刷新操作的情况下可以保持用于显示原始数据所需的最小电荷的最大时间。


技术实现要素：

5.根据一个实施例，一种用于执行刷新操作的装置包括行控制电路和行解码器。所述行控制电路被配置为基于刷新信号生成用于控制第一存储体的激活操作的存储体激活信号和行地址。另外，所述行控制电路被配置为基于电力控制信号生成用于控制第二存储体的激活操作的所述存储体激活信号。所述行解码器被配置为接收所述存储体激活信号和所述行地址，以控制所述第一存储体和所述第二存储体的激活操作。所述电力控制信号被生成为控制对供应至位线感测放大器的电力信号的驱动，以对所述第一存储体执行激活操作。
6.根据另一个实施例，一种用于执行刷新操作的装置包括：区段信号生成电路、第一存储体激活信号生成电路和第二存储体激活信号生成电路。所述区段信号生成电路被配置为基于所述刷新信号生成区段信号。所述第一存储体激活信号生成电路被配置为基于所述区段信号生成被激活的存储体激活信号的第一位信号，以对第一存储体执行激活操作。所述第二存储体激活信号生成电路被配置为基于所述区段信号和电力控制信号生成被激活的所述存储体激活信号的第二位信号，以对第二存储体执行激活操作。所述电力控制信号被生成为控制对供应至位线感测放大器的电力信号的驱动，以对所述第一存储体执行激活操作。
附图说明
7.图1是图示根据本公开的一个实施例的半导体器件的配置的框图。
8.图2是图示包括在图1所示的半导体器件中的存储体控制电路的配置的框图。
9.图3是图示包括在图2所示的存储体控制电路中的第一存储体激活信号生成电路的电路图。
10.图4是图示包括在图2所示的存储体控制电路中的第一存储体复位信号生成电路的配置的框图。
11.图5是图示包括在图2所示的存储体控制电路中的第二存储体激活信号生成电路的电路图。
12.图6图示包括在图1所示的半导体器件中的行地址生成电路。
13.图7图示包括在图1所示的半导体器件中的电力控制电路的配置。
14.图8是图示图7所示的电力控制电路的操作的时序图。
15.图9是图示包括在图1所示的半导体器件中的电力供应电路的电路图。
16.图10图示包括在图1所示的半导体器件中的数据存储电路的配置。
17.图11是图示包括在图1所示的半导体器件中的感测放大电路的位线感测放大器的电路图。
18.图12是图示图11所示的位线感测放大器的操作的时序图。
19.图13是图示图10所示的数据存储电路的刷新操作的流程图。
20.图14至图17图示在图1所示的半导体器件中执行的刷新操作期间用于顺序地生成第一存储体激活信号和第二存储体激活信号的操作。
具体实施方式
21.在以下对实施例的描述中，当一个参数被称为“预定的”时，其可以旨在意味着当在过程或算法中使用该参数时，预先确定该参数的值。该参数的值可以在过程或算法开始时设定，或者可以在过程或算法执行时设定。
22.将理解的是，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开，并不表示元件的总数或顺序。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件，反之亦然。
23.此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接至另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一个元件时，则不存在中间元件。
24.逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，可以将逻辑“高”电平设定为比逻辑“低”电平的电压电平更高的电压电平。此外，根据实施例，可以将信号的逻辑电平设定为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一个实施例中设定为具有逻辑“低”电平。
25.在下文中，参照附图详细地描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，并非旨在限制本公开的范围。
26.图1是图示根据本公开的实施例的半导体器件10的配置的框图。如图1所示，半导
体器件10可以包括：命令解码器100、行控制电路110、感测放大控制电路120、电力控制电路130、电力供应电路140、数据存储电路150、行解码器160和感测放大电路170。
27.命令解码器(com_dec)100可以从外部装置接收命令com。外部装置可以包括与控制器或主机相对应的处理器或测试装置。命令解码器100可以解码命令com以激活用于执行刷新操作的刷新信号refp。尽管在本实施例中利用具有逻辑“高”电平的脉冲来激活刷新信号refp，但是本实施例仅是本公开的示例。因此，在一些其它实施例中，可以采用各种不同方式中的一种来激活刷新信号refp。
28.行控制电路110可以包括存储体控制电路(bk_ctr)111和行地址生成电路(ra_gen)113。存储体控制电路111可以从命令解码器100接收刷新信号refp，并且还可以从电力控制电路130接收第一电力控制信号sap1_bk。每当刷新信号refp被激活时，存储体控制电路111可以生成存储体激活信号bact以对包括在数据存储电路150中的多个存储体顺序地执行激活操作。可以将存储体激活信号bact设定为包括多个位，位的数目等于包括在数据存储电路150中的存储体的数目。例如，当数据存储电路150被设计为具有四个存储体时，可以将存储体激活信号bact设定为具有四个位。尽管在本实施例中将包括在数据存储电路150中的存储体的数目设定为等于包括在存储体激活信号bact中的位的数目，但是根据实施例可以将包括在数据存储电路150中的存储体的数目设定为与包括在存储体激活信号bact中的位的数目不同。当对存储体的激活操作终止时，存储体控制电路111可以生成存储体复位信号rst_bk。存储体复位信号rst_bk可以包括针对各个存储体被激活的位。当执行刷新操作使得对存储体顺序地执行激活操作时，存储体控制电路111可以进行控制使得在针对一个存储体的激活操作中通过第一电力控制信号sap1_bk停止电源电压(图9的vdd)的供应，然后执行针对下一个存储体的操作。因此，因为在针对多个存储体的激活操作期间用于供应电源电压vdd的时间段没有彼此叠加，所以可以较少地降低电源电压vdd的电平以维持一定的窄范围。存储体控制电路111可以接收复位信号rst_g，并且可以在复位信号rst_g被激活时初始化存储体激活信号bact。复位信号rst_g可以是在半导体器件10的初始化操作期间被激活以执行复位操作的信号。复位信号rst_g可以在半导体器件10内部生成，或者可以由外部装置提供。
29.行地址生成电路113可以从命令解码器100接收刷新信号refp。行地址生成电路113可以生成每当刷新信号refp被激活时都变化的行地址ra。在生成包括在行地址ra中的所有逻辑电平组合之后，行地址生成电路113可以初始化行地址ra。例如，在构成数据存储电路150的存储体包括连接至1024个字线的单元阵列的情况下，每当刷新信号refp被激活以顺序地提供第一行地址ra1至第1024行地址ra1024时，由行地址生成电路113生成的行地址ra可以被激活。更具体地，当刷新信号refp第一次被激活时，行地址生成电路113可以提供第一行地址ra1，并且当刷新信号refp第二次被激活时，行地址生成电路113可以提供第二行地址ra2。类似地，当刷新信号refp第1024次被激活时，行地址生成电路113可以提供第1024行地址ra1024。在这种情况下，行地址ra可以包括第一行地址ra1至第1024行地址ra1024。行地址生成电路113可以在生成第1024行地址ra1024之后被初始化，然后可以每当刷新信号refp被激活时再次顺序地生成第一行地址ra1至第1024行地址ra1024。第一行地址ra1至第1024行地址ra1024可以被生成为对应于包括在行地址ra中的位信号的各种逻辑电平组合中的相应逻辑电平组合。然而，在一些其它实施例中，可以采用各种不同方式中的
一种来生成第一行地址ra1至第1024行地址ra1024。行地址生成电路113可以接收复位信号rst_g，并且可以当复位信号rst_g被激活时初始化行地址ra。
30.感测放大控制电路120可以从存储体控制电路111接收存储体激活信号bact。当根据存储体激活信号bact来执行针对包括在数据存储电路150中的存储体的激活操作时，感测放大控制电路120可以生成隔离信号iso_bk和偏移去除信号oc_bk，用于控制感测放大电路(sa)170。隔离信号iso_bk和偏移去除信号oc_bk中的每一个可以被设定为包括多个位，位的数目等于包括在数据存储电路150中的存储体的数目。
31.电力控制电路130可以从存储体控制电路111接收存储体激活信号bact和存储体复位信号rst_bk。当根据存储体激活信号bact和存储体复位信号rst_bk对包括在数据存储电路150中的存储体执行激活操作时，电力控制电路130可以生成第一电力控制信号sap1_bk、第二电力控制信号sap2_bk和第三电力控制信号san_bk，用于驱动供应至感测放大电路170的第一电力信号sp_bk和第二电力信号sn_bk。第一电力控制信号sap1_bk、第二电力控制信号sap2_bk和第三电力控制信号san_bk中的每一个可以设定为具有多个位，位的数目等于包括在数据存储电路150中的存储体的数目。
32.电力供应电路140可以从电力控制电路130接收第一电力控制信号sap1_bk、第二电力控制信号sap2_bk和第三电力控制信号san_bk。电力供应电路140可以基于第一电力控制信号sap1_bk和第二电力控制信号sap2_bk来驱动第一电力信号sp_bk。当第一电力控制信号sap1_bk被激活时，电力供应电路140可以将第一电力信号sp_bk驱动至电源电压vdd。当第二电力控制信号sap2_bk被激活时，电力供应电路140可以将第一电力信号sp_bk驱动至核心电压(图9的vcore)。电源电压vdd可以由外部装置提供，并且核心电压vcore可以从电源电压vdd生成，以具有比电源电压vdd的电平更低的电平。根据实施例，用于生成电源电压vdd和核心电压vcore的电路的配置可以不同。根据实施例，电源电压vdd和核心电压vcore的电平也可以被设定为不同。电力供应电路140可以基于第三电力控制信号san_bk来驱动第二电源信号sn_bk。当第三电力控制信号san_bk被激活时，电力供应电路140可以将第二电源信号sn_bk驱动至接地电压(图9的vss)。
33.如前所述，数据存储电路150可以包括多个存储体。根据实施例，可以将包括在数据存储电路150中的存储体的数目设定为不同。包括在数据存储电路150中的每个存储体可以包括耦接至多个字线和多个位线的单元阵列。根据实施例，可以将字线的数目、位线的数目以及包括在单元阵列中的存储器单元的数目设定为不同。
34.行解码器160可以从存储体控制电路111接收存储体激活信号bact，并且可以从行地址生成电路113接收行地址ra。行解码器160可以基于存储体激活信号bact来选择并激活包括在数据存储电路150的存储体中的一个。另外，行解码器160可以基于行地址ra选择包括在激活的存储体的字线中的一个，并且可以进行控制使得执行针对连接至选中字线的存储器单元的激活操作。
35.感测放大电路170可以包括多个位线感测放大器(参见图11的170_1)，多个位线感测放大器被设定为感测和放大存储在多个单元阵列中的数据的电平，所述单元阵列区分为数据存储电路150中的存储体。包括在感测放大电路170中的位线感测放大器可以从感测放大控制电路120接收根据存储体区分的隔离信号iso_bk和偏移去除信号oc_bk。包括在感测放大电路170中的位线感测放大器可以基于隔离信号iso_bk和偏移去除信号oc_bk来执行
预充电操作、偏移去除操作、电荷共享操作、过驱动操作以及感测/放大操作。包括在感测放大电路170中的位线感测放大器可以从电力供应电路140接收根据存储体区分的第一电力信号sp_bk和第二电力信号sn_bk。根据实施例，可以将第一电力信号sp_bk和第二电力信号sn_bk驱动为具有不同的电平。
36.图2是图示包括在半导体器件10中的存储体控制电路111的配置的框图。如图2所示，存储体控制电路111可以包括：区段信号生成电路211、第一存储体激活信号生成电路213_1至第l存储体激活信号生成电路213_l以及第一存储体复位信号生成电路215_1至第l存储体复位信号生成电路215_l。当数据存储电路150被设计为包括第一存储体至第l存储体并且刷新信号refp被激活以执行刷新操作时，区段信号生成电路211可以对第一存储体至第l存储体执行激活操作。可以将数目“l”设定为等于或大于“3”的自然数。
37.区段信号生成电路211可以基于刷新信号refp和存储体复位信号rst_bk的第l位信号rst_bk<l>生成区段信号rsec。当刷新信号refp被激活时，区段信号生成电路211可以生成区段信号rsec。当通过终止针对所有存储体的刷新操作来激活存储体复位信号rst_bk的第l位信号rst_bk<l>时，区段信号生成电路211可以将区段信号rsec去激活。当对第l存储体的激活操作终止时，可以激活存储体复位信号rst_bk的第l位信号rst_bk<l>。
38.第一存储体激活信号生成电路213_1可以接收区段信号rsec以生成存储体激活信号bact的第一位信号bact<1>。当区段信号rsec被激活时，第一存储体激活信号生成电路213_1可以激活存储体激活信号bact的第一位信号bact<1>。存储体激活信号bact的第一位信号bact<1>可以被激活以对第一存储体执行激活操作。当存储体复位信号rst_bk的第一位信号rst_bk<1>被激活时，第一存储体激活信号生成电路213_1可以接收存储体复位信号rst_bk的第一位信号rst_bk<1>，并且可以将存储体激活信号bact的第一位信号bact<1>去激活，以终止第一存储体的激活操作。第一存储体激活信号生成电路213_1可以接收复位信号rst_g，并且当复位信号rst_g被激活时，可以初始化存储体激活信号bact的第一位信号bact<1>。存储体激活信号bact的第一位信号bact<1>可以被初始化为具有去激活状态。
39.第一存储体复位信号生成电路215_1可以接收存储体激活信号bact的第一位信号bact<1>，以生成存储体复位信号rst_bk的第一位信号rst_bk<1>。第一存储体复位信号生成电路215_1可以延迟存储体激活信号bact的第一位信号bact<1>，以生成存储体复位信号rst_bk的第一位信号rst_bk<1>，所述存储体复位信号rst_bk的第一位信号rst_bk<1>与第一存储体的激活操作终止时的时间点同步被激活。
40.第二存储体激活信号生成电路213_2可以接收区段信号rsec和第一电力控制信号sap1_bk的第一位信号sap1_bk<1>，以生成存储体激活信号bact的第二位信号bact<2>。当区段信号rsec被激活时，第二存储体激活信号生成电路213_2可以激活存储体激活信号bact的第二位信号bact<2>，并且由第一电力控制信号sap1_bk的第一位信号sap1_bk<1>来终止对用于第一存储体的激活操作的第一电力信号sp_bk的第一位信号sp_bk<1>的驱动。存储体激活信号bact的第二位信号bact<2>可以被激活以对第二存储体执行激活操作。因为在位线感测放大器的偏移去除操作和过驱动操作期间，第一电力控制信号sap1_bk的第一位信号sap1_bk<1>被激活，所以第二存储体激活信号生成电路213_2可以经由第一电力控制信号sap1_bk的第一位信号sap1_bk<1>感测在第一存储体的激活操作期间位线感测放大器的偏移去除操作和过驱动操作终止时的时间点，激活存储体激活信号bact的第二位信
号bact<2>。第二存储体激活信号生成电路213_2可以接收存储体复位信号rst_bk的第二位信号rst_bk<2>，并且可以当存储体复位信号rst_bk的第二位信号rst_bk<2>被激活时，将存储体激活信号bact的第二位信号bact<2>去激活，以终止第二存储体的激活操作。第二存储体激活信号生成电路213_2可以接收复位信号rst_g，并且可以当复位信号rst_g被激活时初始化存储体激活信号bact的第二位信号bact<2>。存储体激活信号bact的第二位信号bact<2>可以被初始化为具有去激活状态。
41.第二存储体复位信号生成电路215_2可以接收存储体激活信号bact的第二位信号bact<2>，以生成存储体复位信号rst_bk的第二位信号rst_bk<2>。第二存储体复位信号生成电路215_2可以延迟存储体激活信号bact的第二位信号bact<2>，以生成存储体复位信号rst_bk的第二位信号rst_bk<2>，所述存储体复位信号rst_bk的第二位信号rst_bk<2>与第二存储体的激活操作终止时的时间点同步被激活。
42.第l存储体激活信号生成电路213_l可以接收区段信号rsec和第一电力控制信号sap1_bk的第(l-1)位信号sap1_bk<l-1>，以生成存储体激活信号bact的第l位信号bact<l>。当区段信号rsec被激活时，第l存储体激活信号生成电路213_l可以激活存储体激活信号bact的第l位信号bact<l>，并且通过第一电力控制信号sap1_bk的第(l-1)位信号sap1_bk<l-1>来终止对用于第一存储体的激活操作的第一电力信号sp_bk的第(l-1)位信号sp_bk<l-1>的驱动。存储体激活信号bact的第l位信号bact<l>可以被激活以对第l存储体执行激活操作。第l存储体激活信号生成电路213_l可以经由第一电力控制信号sap1_bk的第(l-1)位信号sap1_bk<l-1>感测在第(l-1)存储体的激活操作期间位线感测放大器的偏移去除操作和过驱动操作终止时的时间点，激活存储体激活信号bact的第l位信号bact<l>。第l存储体激活信号生成电路213_l可以接收存储体复位信号rst_bk的第l位信号rst_bk<l>，并且可以当存储体复位信号rst_bk的第l位信号rst_bk<l>被激活时，将存储体激活信号bact的第l位信号bact<l>去激活，以终止对第l存储体的激活操作。第l存储体激活信号生成电路213_l可以接收复位信号rst_g，并且可以当复位信号rst_g被激活时将存储体激活信号bact的第l位信号bact<l>初始化。存储体激活信号bact的第l位信号bact<l>可以被初始化为具有去激活状态。
43.第l存储体复位信号生成电路215_l可以接收存储体激活信号bact的第l位信号bact<l>，以生成存储体复位信号rst_bk的第l位信号rst_bk<l>。第l存储体复位信号生成电路215_l可以延迟存储体激活信号bact的第l位信号bact<l>，以生成存储体复位信号rst_bk的第l位信号rst_bk<l>，所述存储体复位信号rst_bk的第l位信号rst_bk<l>与第l存储体的激活操作终止时的时间点同步被激活。
44.图3是图示包括在存储体控制电路111中的第一存储体激活信号生成电路213_1的配置的电路图。如图3所示，第一存储体激活信号生成电路213_1可以包括：第一设置脉冲生成电路221、第一复位脉冲生成电路223和第一存储体激活信号输出电路225。
45.第一设置脉冲生成电路221可以生成第一设置脉冲setp1，第一设置脉冲setp1与区段信号rsec被激活为具有逻辑“高”电平的时间点同步被激活为具有逻辑“高”电平。第一设置脉冲生成电路221可以包括反相/延迟部分221-1和设置脉冲输出部分221-3。反相/延迟部分221-1可以包括奇数个串联连接的反相器，并且可以反相地延迟区段信号rsec，以输出区段信号rsec的反相延迟的信号。设置脉冲输出部分221-3可以执行区段信号rsec与反
相/延迟部分221-1的输出信号的逻辑“与”运算，以生成发送至反相/延迟部分221-的第一设置脉冲setp1。
46.当区段信号rsec被激活为具有逻辑“高”电平并且第一存储体的激活操作终止时，第一复位脉冲生成电路223可以生成被激活为具有逻辑“高”电平的第一复位脉冲rstp1。第一复位脉冲生成电路223可以包括与门223_1和或门223_3。与门223_1可以接收区段信号rsec和存储体复位信号rst_bk的第一位信号rst_bk<1>，并且可以执行区段信号rsec和存储体复位信号rst_bk的第一位信号rst_bk<1>的逻辑与运算。与门223_1可以接收被激活为具有逻辑“高”电平的存储体复位信号rst_bk的第一位信号rst_bk<1>，以当第一存储器的激活操作终止、同时执行刷新操作使得区段信号rsec被激活为具有逻辑“高”电平时，输出具有逻辑“高”电平的信号。或门223_3可以对与门223_1的输出信号和复位信号rst_g执行逻辑或运算，以生成被发送至第一存储体激活信号输出电路225的第一复位脉冲rstp1。如前所述，复位信号rst_g可以是被激活为具有逻辑“高”电平的信号，以在半导体器件10的初始化操作期间执行复位操作。复位信号rst_g可以在半导体器件10内部生成，或者可以由外部装置提供。当复位信号rst_g被激活为具有逻辑“高”电平时，第一复位脉冲生成电路223可以生成被激活为具有逻辑“高”电平的第一复位脉冲rstp1。
47.第一存储体激活信号输出电路225可以从第一设置脉冲生成电路221接收第一设置脉冲setp1，并且可以从第一复位脉冲生成电路223接收第一复位脉冲rstp1。当被激活为逻辑“高”电平的第一设置脉冲setp1输入至第一存储体激活信号输出电路225时，第一存储体激活信号输出电路225可以激活存储体激活信号bact的第一位信号bact<1>，以输出具有逻辑“高”电平的第一位信号bact<1>。当被激活为逻辑“高”电平的第一复位脉冲rstp1输入至第一存储体激活信号输出电路225时，第一存储体激活信号输出电路225可以将存储体激活信号bact的第一位信号bact<1>去激活，以输出具有逻辑“低”电平的第一位信号bact<1>。第一存储体激活信号输出电路225可以包括或非门225_1和225_3和反相器225_5。或非门225_1可以接收第一设置脉冲setp1和或非门225_3的输出信号，并且可以对第一设置脉冲setp1和或非门225_3的输出信号进行逻辑或非运算。或非门225_3可以接收第一复位脉冲rstp1和或非门225_1的输出信号，并且可以对第一复位脉冲rstp1和逻辑或非门225_1的输出信号进行逻辑或非运算。反相器225_5可以反相缓冲或非门225_1的输出信号，以生成存储体激活信号bact的第一位信号bact<1>。
48.图4是图示包括在存储体控制电路111中的第一存储体复位信号生成电路215_1的配置的框图。如图4所示，第一存储体复位信号生成电路215_1可以包括延迟电路227和脉冲生成器229。延迟电路227可以延迟存储体激活信号bact的第一位信号bact<1>，以生成延迟的存储体激活信号bactd的第一位信号bactd<1>。在这种情况下，可以将延迟电路227的延迟时间设定为执行第一存储体的激活操作的区段。脉冲发生器229可以接收延迟的存储体激活信号bactd的第一位信号bactd<1>，以生成存储体复位信号rst_bk的第一位信号rst_bk<1>。第一存储体复位信号生成电路215_1可以生成存储体复位信号rst_bk的第一位信号rst_bk<1>，所述存储体复位信号rst_bk的第一位信号rst_bk<1>与通过存储体激活信号bact的第一位信号bact<1>终止第一存储体的激活操作时的时间点同步被激活。尽管在本实施例中，以脉冲形式激活存储体复位信号rst_bk的第一位信号rst_bk<1>，但是本实施例可以仅是本公开的示例。因此，根据实施例，存储体复位信号rst_bk的第一位信号rst_bk<1
>可以被激活为具有各种形式中的任一种。图2所示的第二存储体复位信号生成电路215_2至第l存储体复位信号生成电路215_l中的每一个可以实现为具有与参照图4描述的第一存储体复位信号生成电路215_1相同的电路。因此，在下文中将省略第二存储体复位信号生成电路215_2至第l存储体复位信号生成电路215_l的详细描述。
49.图5是图示包括在存储体控制电路111中的第二存储体激活信号生成电路213_2的电路图。如图5所示，第二存储体激活信号生成电路213_2可以包括：第二设置脉冲生成电路231、第二复位脉冲生成电路233和第二存储体激活信号输出电路235。图2所示的第三存储体激活信号生成电路213_3至第l存储体激活信号生成电路213_l中的每一个可以实现为具有与图5所示的第二存储体激活信号生成电路213_2相同的电路。因此，以下将省略对第三存储体激活信号生成电路213_3至第l存储体激活信号生成电路213_l的详细描述。
50.当区段信号rsec被激活时，第二设置脉冲生成电路231可以生成第二设置脉冲setp2，第二设置脉冲setp2被激活为具有逻辑“高”电平，所述激活与通过第一电力控制信号sap1_bk的第一位信号sap1_bk<1>终止对用于第一存储体的激活操作的第一电力信号sp_bk的第一位信号sp_bk<1>进行驱动时的时间点同步。第二设置脉冲生成电路231可以包括：与门231_1、第一计数器(cnt1)231_3、第二计数器(cnt2)231_5以及设置脉冲输出电路231_7。与门231_1可以接收区段信号rsec和第一电力控制信号sap1_bk的第一位信号sap1_bk<1>，并且可以对区段信号rsec和第一电力控制信号sap1_bk的第一位信号sap1_bk<1>进行逻辑与运算。当被激活为具有逻辑“高”电平的第一电力控制信号sap1_bk的第一位信号sap1_bk<1>被输入、以在第一存储体的激活操作期间驱动第一电力信号sp_bk的第一位信号sp_bk<1>、同时执行刷新操作使得区段信号rsec被激活为具有逻辑“高”电平时，与门231_1可以输出具有逻辑“高”。当通过终止对第一电力信号sp_bk的第一位信号sp_bk<1>的驱动而输入被去激活为具有逻辑“低”电平的第一电力控制信号sap1_bk的第一位信号sap1_bk<1>、同时区段信号rsec被激活以具有逻辑“高”电平时，与门231_1可以输出具有逻辑“低”电平的信号。第一计数器231_3可以由复位信号rst_g初始化，以输出具有逻辑“低”电平的第一计数器输出信号cout1。第二计数器231_5可以由复位信号rst_g初始化，以输出具有逻辑“低”电平的第二计数器输出信号cout2。当在第一存储体的激活操作期间位线感测放大器的偏移去除操作终止、使得第一次停止对第一电力信号sp_bk的第一位信号sp_bk<1>的驱动时，第一计数器231_3可以与第一电力控制信号sap1_bk的第一位信号sap1_bk<1>的第一下降沿同步地将第一计数器输出信号cout1的电平从逻辑“低”电平改变为逻辑“高”电平。当在第一存储体的激活操作期间位线感测放大器的过驱动操作终止、使得第二次停止对第一电力信号sp_bk的第一位信号sp_bk<1>的驱动时，第一计数器231_3可以与第一电力控制信号sap1_bk的第一位信号sap1_bk<1>的第二下降沿同步地将第一计数器输出信号cout1的电平从逻辑“高”电平改变为逻辑“低”电平。当第一计数器231_3的输出信号的电平从逻辑“高”电平改变为逻辑“低”电平时，第二计数器231_5可以将第二计数器输出信号cout2的电平从逻辑“低”电平改变为逻辑“高”电平。设置脉冲输出电路231_7可以接收第二计数器输出信号cout2以生成发送至第二存储体激活信号输出电路235的第二设置脉冲setp2。当第二计数器输出信号cout2被激活为具有逻辑“高”电平时，设置脉冲输出电路231_7可以生成被激活为具有逻辑“高”电平的第二设置脉冲setp2。尽管在本实施例中以脉冲形式激活第二设置脉冲setp2，但是本实施例可以仅仅是本公开的示例。因此，根据实施
例，第二设置脉冲setp2可以被激活为具有各种形式中的任一种。
51.当区段信号rsec被激活为具有逻辑“高”电平并且第二存储体的激活操作终止时，第二复位脉冲生成电路233可以生成第二复位脉冲rstp2，第二复位脉冲rstp2被激活为具有逻辑“高”电平。第二复位脉冲生成电路233可以包括与门233_1和或门233_3。与门233_1可以接收区段信号rsec和存储体复位信号rst_bk的第二位信号rst_bk<2>，并且可以对区段信号rsec和存储体复位信号rst_bk的第二位信号rst_bk<2>的逻辑与运算。当第二存储体的激活操作终止、同时执行刷新操作使得区段信号rsec被激活为具有逻辑“高”电平时，与门233_1可以接收被激活为具有逻辑“高”电平的存储体复位信号rst_bk的第二位信号rst_bk<2>，以输出具有逻辑“高”电平的信号。或门233_3可以对与门233_1的输出信号和复位信号rst_g执行逻辑或运算，以生成被发送至第二存储体激活信号输出电路235的第二复位脉冲rstp2。当复位信号rst_g被激活为具有逻辑“高”电平时，第二复位脉冲生成电路233可以被激活为具有逻辑“高”电平的第二复位脉冲rstp2
52.第二存储体激活信号输出电路235可以从第二设置脉冲生成电路231接收第二设置脉冲setp2，并且可以从第二复位脉冲生成电路233接收第二复位脉冲rstp2。当被激活为具有逻辑“高”电平的第二设置脉冲setp2被输入至第二存储体激活信号输出电路235时，第二存储体激活信号输出电路235可以激活存储体激活信号bact的第二位信号bact<2>，以输出具有逻辑“高”电平的第二位信号bact<2>。当被激活为具有逻辑“高”电平的第二复位脉冲rstp2被输入至第二存储体激活信号输出电路235时，第二存储体激活信号输出电路235可以将存储体激活信号bact的第二位信号bact<2>去激活，以输出具有逻辑“低”电平的第二位信号bact<2>。第二存储体激活信号输出电路235可以包括或非门235_1和235_3以及反相器235_5。或非门235_1可以接收第二设置脉冲setp2和或非门235_3的输出信号，并且可以对第二设置脉冲setp2和或非门235_3的输出信号执行逻辑或非运算。或非门235_3可以接收第二复位脉冲rstp2和或非门235_1的输出信号，并且可以对第二复位脉冲rstp2和或非门235_1的输出信号执行逻辑或非运算。反相器235_5可以反相缓冲或非门235_1的输出信号，以生成存储体激活信号bact的第二位信号bact<2>。
53.图6图示了行地址生成电路113的配置。如图6所示，行地址生成电路113可以包括合成复位信号生成电路251以及第一计数器253_1至第1024计数器253_1024。合成复位信号生成电路251可以接收第1024行地址ra1024和复位信号rst_g，以对第1024行地址ra1024和复位信号rst_g执行逻辑或运算。当第1024行地址ra1024或复位信号rst_g被激活为具有逻辑“高”电平时，合成复位信号生成电路251可以生成合成复位信号rst_sum，合成复位信号rst_sum被激活为具有逻辑“高”电平。当刷新信号refp的电平从逻辑“高”电平改变为逻辑“低”电平(以下称为“下降沿”)时，第一计数器253_1可以改变第一行地址ra1的电平。如果在刷新信号refp第一次被激活之后刷新信号refp第二次被激活，则第一计数器253_1可以将第一行地址ra1的电平从逻辑“高”电平改变为逻辑“低”电平，使得第一行地址ra1的电平从逻辑“低”电平改变为逻辑“高”电平。当合成复位信号rst_sum被生成为具有逻辑“高”电平时，第一计数器253_1可以将第一行地址ra1初始化为逻辑“低”电平。第二计数器253_2可以与第一行地址ra1的下降沿同步，以改变第二行地址ra2的电平。第二计数器253_2可以与在刷新信号refp第二次被激活之后生成的第一行地址ra1的下降沿同步地将第二行地址ra2的电平从逻辑“低”电平改变为逻辑“高”电平。当合成复位信号rst_sum被生成为具有逻
辑“高”电平时，第二计数器253_2可以将第二行地址ra2初始化为逻辑“低”电平。第1024计数器253_1024可以与第1023行地址ra1023的下降沿同步，以改变第1024行地址ra1024的电平。第1024计数器253_1024可以与在刷新信号refp第1024次被激活之后生成的第1023行地址ra1023的下降沿同步地将第1024行地址ra1024的电平从逻辑“低”电平改变为逻辑“高”电平。当合成复位信号rst_sum被生成为具有逻辑“高”电平时，第1024计数器253_1024可以将第1024行地址ra1024初始化为逻辑“低”电平。
54.图7是图示电力控制电路130的配置的框图。如图7所示，电力控制电路130可以包括：第一延迟电路241_1、第二延迟电路241_2、第三延迟电路241_3、第四延迟电路241_4、反相器243_1、243_3、243_5、243_7和247_3、或非门245_1、247_1和247_2、第一逻辑电路245_2、第二逻辑电路245_3以及或门249。第一延迟电路241_1可以将存储体激活信号bact延迟第一延迟时间以生成第一延迟信号d1。第一延迟时间可以被设定为执行位线感测放大器(图11的170_1)的预充电操作的时间段。反相器243_1可以反相缓冲第一延迟信号d1以生成第一反相延迟信号d1b。第二延迟电路241_2可以将第一延迟信号d1延迟第二延迟时间以生成第二延迟信号d2。第二延迟时间可以被设定为执行位线感测放大器的偏移去除操作的时间段。反相器243_3可以反相缓冲第二延迟信号d2以生成第二反相延迟信号d2b。第三延迟电路241_3可以将第二延迟信号d2延迟第三延迟时间以生成第三延迟信号d3。第三延迟时间可以被设定为执行位线感测放大器的电荷共享操作的时间段。反相器243_5可以反相缓冲第三延迟信号d3以生成第三反相延迟信号d3b。第四延迟电路241_4可以将第三延迟信号d3延迟第四延迟时间以生成第四延迟信号d4。第四延迟时间可以被设定为执行位线感测放大器的过驱动操作的时间段。反相器243_7可以反相缓冲第四延迟信号d4以生成第四反相延迟信号d4b。
55.当第二延迟信号d2和第一反相延迟信号d1b二者都具有逻辑“低电平”时，或非门245_1可以对第二延迟信号d2和第一反相延迟信号d1b执行逻辑或非运算，以生成并输出具有逻辑“高”电平的信号。当第三延迟信号d3和第四反相延迟信号d4b二者都具有逻辑“高”电平时，第一逻辑电路245_2可以对第三延迟信号d3和第四反相延迟信号d4b进行逻辑与运算，以生成并输出具有逻辑“高”电平的信号。第二逻辑电路245_3可以对或非门245_1的输出信号与第一逻辑电路245_2的输出信号进行逻辑或运算，以生成第一电力控制信号sap1_bk。在位线感测放大器的偏移去除操作和过驱动操作期间，第一电力控制信号sap1_bk可以被激活为具有逻辑“高”电平。第一电力控制信号sap1_bk可以包括被激活以对应于各个存储体的位。或非门247_1可以接收第四延迟信号d4和或非门247_2的输出信号，以对第四延迟信号d4和或非门247_2的输出信号进行逻辑或非运算。或非门247_2可以接收存储体复位信号rst_bk和或非门247_1的输出信号，以对存储体复位信号rst_bk和或非门247_1的输出信号进行逻辑或非运算。反相器247_3可以反相缓冲或非门247_1的输出信号以生成第二电力控制信号sap2_bk。在位线感测放大器的感测/放大操作期间，第二电力控制信号sap2_bk可以被激活以具有逻辑“高”电平。第二电力控制信号sap2_bk可以包括被激活以对应于各个存储体的位。或门249可以对第一电力控制信号sap1_bk和第二电力控制信号sap2_bk执行逻辑或运算，以生成第三电力控制信号san_bk。在位线感测放大器的偏移去除操作、过驱动操作以及感测/放大操作期间，第三电力控制信号san_bk可以被激活为具有逻辑“高”电平。
56.在下文中将参照图8更全面地描述图7所示的电力控制电路130的操作。
57.首先，在执行刷新操作使得预定存储体的存储体激活信号bact在时间点“t11”被激活为具有逻辑“高”电平的情况下，与当从时间点“t11”开始经过第一延迟时间“td1”时的时间点“t12”同步地，第一延迟信号d1的电平可以从逻辑“低”电平改变为逻辑“高”电平，并且第一反相延迟信号d1b的电平可以从逻辑“高”电平改变为逻辑“低”电平。从存储体激活信号bact被激活为具有逻辑“高”电平时的时间点“t11”直到第一延迟信号d1的电平从逻辑“低”电平改变为逻辑“高”电平时的时间点“t12”的时间段“td1”可以被设定为：执行位线感测放大器的预充电操作的时间段。
58.接下来，与从时间点“t12”开始经过第二延迟时间“td2”时的时间点“t13”同步地，第二延迟信号d2的电平可以从逻辑“低”电平改变为逻辑“高”电平，并且第二反相延迟信号d2b的电平可以从逻辑“高”电平改变为逻辑“低”电平。从第一延迟信号d1的电平从逻辑“低”电平改变为逻辑“高”电平时的时间点“t12”直到第二延迟信号d2的电平从逻辑“低”电平改变为逻辑“高”电平时的时间段“td2”可以被设定为：执行位线感测放大器的偏移去除操作的时间段。在第一反相延迟信号d1b和第二延迟信号d2二者都设定为具有逻辑“低”电平的时间段“td2”(从时间点“t12”到时间点“t13”)期间，第一电力控制信号sap1_bk和第三电力控制信号san_bk可以被设定为具有逻辑“高”电平。
59.接下来，与从时间点“t13”开始经过第三延迟时间“td3”时的时间点“t14”同步地，第三延迟信号d3的电平可以从逻辑“低”电平改变为逻辑“高”电平，并且第三反相延迟信号d3b的电平可以从逻辑“高”电平改变为逻辑“低”电平。从第二延迟信号d2的电平从逻辑“低”电平改变为逻辑“高”电平时的时间点“t13”直到第三延迟信号d3的电平从逻辑“低”电平改变为逻辑“高”电平时的时间点“t14”的时间段“td3”可以被设定为：执行位线感测放大器的电荷共享操作的时间段。
60.接下来，与从时间点“t14”经过第四延迟时间“td4”时的时间点“t15”同步地，第四延迟信号d4的电平可以从逻辑“低”电平改变为逻辑“高”电平，并且第四反相延迟信号d4b的电平可以从逻辑“高”电平改变为逻辑“低”电平。从第三延迟信号d3的电平从逻辑“低”电平改变为逻辑“高”电平时的时间点“t14”直到第四延迟信号d4的电平从逻辑“低”电平改变为逻辑“高”电平时的时间点“t15”为止的时间段“td4”可以被设定为：执行位线感测放大器的过驱动操作的时间段。在第三延迟信号d3和第四反相延迟信号d4b二者都被设定为具有逻辑“高”电平的时间段“td4”(从时间点“t14”到时间点“t15”)期间，第一电力控制信号sap1_bk和第三电力控制信号san_bk可以被设定为具有逻辑“高”电平。
61.最后，从第四延迟信号d4的电平从逻辑“低”电平改变为逻辑“高”电平的时间点“t15”直到存储体复位信号rst_bk被激活为具有逻辑“高”电平时的时间点“t16”的时间段“td5”可以被设定为：执行位线感测放大器的感测/放大操作的时间段。在执行位线感测放大器的感测/放大操作的时间段“td5”(从时间点“t15”到时间点“t16”)期间，第二电力控制信号sap2_bk和第三电力控制信号san_bk可以被设定为具有逻辑“高”电平。
62.图9是图示电力供应电路140的配置的框图。如图9所示，电力供应电路140可以包括:反相器251_1和251_3、pmos晶体管251_2和251_4以及nmos晶体管251_5。反相器251_1可以反相缓冲第一电力控制信号sap1_bk以输出第一电力控制信号sap1_bk的反相缓冲信号。当第一电力控制信号sap1_bk具有逻辑“高”电平时，pmos晶体管251_2可以用作接通的开
关。当pmos晶体管251_2接通时，第一电力信号sp_bk可以被驱动为具有电源电压vdd。在位线感测放大器的偏移去除操作和过驱动操作期间，第一电力信号sp_bk可以被驱动为具有电源电压vdd。反相器251_3可以反相缓冲第二电力控制信号sap2_bk以输出第二电力控制信号sap2_bk的反相缓冲信号。当第二电力控制信号sap2_bk具有逻辑“高”电平时，pmos晶体管251_4可以用作接通的开关。当pmos晶体管251_4接通时，第一电力信号sp_bk可以被驱动为具有核心电压vcore。在位线感测放大器的感测/放大操作期间，第一电力信号sp_bk可以被驱动为具有核心电压vcore。nmos晶体管251_5可以用作开关，当第三电力控制信号san_bk具有逻辑“高”电平时，开关接通。当nmos晶体管251_5接通时，第二电力信号sn_bk可以被驱动为具有接地电压vss。在位线感测放大器的偏移去除操作、过驱动操作以及感测/放大操作期间，第二电力信号sn_bk可以被驱动为具有接地电压vss。
63.图10图示了数据存储电路150的配置。如图10所示，数据存储电路150可以包括：第一存储体261、第二存储体263、第三存储体265和第四存储体267。第一存储体261、第二存储体263、第三存储体265和第四存储体267中的每一个可以包括连接至第一字线wl1至第1024字线wl1024的单元阵列。当存储体激活信号bact的第一位信号bact<1>被激活时，第一存储体261可以被激活。当存储体激活信号bact的第二位信号bact<2>被激活时，第二存储体263可以被激活。当存储体激活信号bact的第三位信号bact<3>被激活时，第三存储体265可以被激活。当存储体激活信号bact的第四位信号bact<4>被激活时，第四存储体267可以被激活。第一字线wl1至第1024字线wl1024中的每一个可以由包括在行地址ra中的第一行地址ra1至第1024行地址ra1024中的任一个来激活。连接至第一存储体261的第一字线wl1的存储器单元中的每一个可以耦接至位线中的任一个。当执行第一存储体261的激活操作时，可以感测和放大存储在耦接至第一字线wl1的存储器单元中的数据的电平。当执行第一存储体261的激活操作时，下面将参照图11详细地描述用于耦接至第一字线wl1的存储器单元268的位线感测放大器170_1的操作。
64.如图11所示，位线感测放大器170_1可以经由位线bl耦接至存储器单元268，并且可以包括：第一隔离元件271_1、第二隔离元件271_2、第一偏移去除元件273_1、第二偏移去除元件273_2以及交叉耦接锁存器275。存储器单元268可以耦接至第一字线wl1和位线bl。当执行第一存储体261的激活操作时，通过位线感测放大器170_1经由位线bl可以感测和放大存储在耦接至被激活为具有逻辑“高”电平的第一字线wl1的存储器单元268中的数据。可以利用基于隔离信号iso_bk的第一位信号iso_bk<1>而接通的nmos晶体管来实现第一隔离元件271_1和第二隔离元件271_2中的每一个。在位线感测放大器170_1的偏移去除操作、电荷共享操作和过驱动操作期间，隔离信号iso_bk的第一位信号iso_bk<1>可以被激活为具有逻辑“低电平”。在其它实施例中，位线感测放大器170_1可以被设计为使得隔离信号iso_bk的第一位信号iso_bk<1>被激活以具有逻辑“高”电平。在位线感测放大器170_1偏移去除操作、电荷共享操作和过驱动操作期间，第一隔离元件271_1可以将位线bl与感测位线sbl断开电连接，以将耦接至位线bl的存储器单元268与交叉耦接锁存器275隔离。在位线感测放大器170_1的偏移去除操作、电荷共享操作以及过驱动操作期间，第二隔离元件271_2可以将互补位线blb与互补感测位线sblb断开电连接，以将耦接至互补位线blb的存储器单元(未示出)与交叉耦接锁存器275隔离。可以利用nmos晶体管来实现第一偏移去除元件273_1和第二偏移去除元件273_2中的每一个，该nmos晶体管基于偏移去除信号oc_bk的第一位信
号oc_bk<1>而接通。在位线感测放大器170_1的偏移去除操作期间，偏移去除信号oc_bk的第一位信号oc_bk<1>可以被激活为具有逻辑“高”电平。在其它实施例中，位线感测放大器170_1可以被设计为使得偏移去除信号oc_bk的第一位信号oc_bk<1>被激活为具有逻辑“低”电平。在位线感测放大器170_1的偏移去除操作期间，第一偏移去除元件273_1可以将位线bl电连接至互补感测位线sblb，以通过将互补感测位线sblb的电压电平发送至位线bl，去除由交叉耦接锁存器275生成的互补感测位线sblb的偏移电压。在位线感测放大器170_1的偏移去除操作期间，第二偏移去除元件273_2可以将互补位线blb电连接至感测位线sbl，以通过将感测位线sbl的电压电平发送至互补位线blb，去除由交叉耦接锁存器275生成的感测位线sbl的偏移电压。交叉耦接锁存器275可以接收第一电力信号sp_bk的第一位信号sp_bk<1>和第二电力信号sn_bk的第一位信号sn_bk<1>，以感测和放大加载在位线bl上的数据的电平，并且可以在位线感测放大器170_1的感测/放大操作期间，将放大的数据再次存储到存储器单元268中。
65.在下文中将参考图10中所示的时序图，结合如下的情况更全面地描述图11中所示的位线感测放大器170_1的操作，如下的情况为：当执行第一存储体261的激活操作使得刷新信号refp被生成为具有逻辑“高”电平时，存储体激活信号bact的第一位信号bact<1>被激活为具有逻辑“高”电平，并且行地址ra的第一行地址ra1被生成为激活第一字线wl1。
66.首先，因为在执行位线感测放大器170_1的预充电操作的时间段(从时间点“t21”到时间点“t22”)期间，隔离信号iso_bk的第一位信号iso_bk<1>和偏移去除信号oc_bk的第一位信号oc_bk<1>都设定为具有逻辑“高”电平，所以所有的位线bl、感测位线sbl、互补位线blb和互补感测位线sblb可以彼此电连接。因此，所有的位线bl、感测位线sbl、互补位线blb和互补感测位线sblb可以被预充电以具有位线预充电电压v
pre
。在执行位线感测放大器170_1的预充电操作的时间段(从时间点“t21”到时间点“t22”)期间，所有的第一电力控制信号sap1_bk的第一位信号sap1_bk<1>、第二电力控制信号sap2_bk的第一位信号sap2_bk<1>和第三电力控制信号san_bk的第一位信号san_bk<1>可以被设定为具有逻辑“低”电平。因此，第一电力信号sp_bk的第一位信号sp_bk<1>和第二电力信号sn_bk的第一位信号sn_bk<1>都可以被设定为具有位线预充电电压v
pre
。
67.接下来，因为在执行位线感测放大器170_1的偏移去除操作的时间段(从时间点“t22”到时间点“t23”)期间，隔离信号iso_bk的第一位信号iso_bk<1>被设定为具有逻辑“低”电平，并且偏移去除信号oc_bk的第一位信号oc_bk<1>被设定为具有逻辑“高”电平，所以互补感测位线sblb可以连接至位线bl并且感测位线sbl可以连接至互补位线blb。因此，可以将感测位线sbl的偏移电压发送至互补位线blb，并且可以将互补感测位线sblb的偏移电压发送至位线bl。因为在执行位线感测放大器170_1的偏移去除操作的时间段(从时间点“t22”到时间点“t23”)期间，第一电力控制信号sap1_bk的第一位信号sap1_bk<1>和第三电力控制信号san_bk的第一位信号san_bk<1>都被设定为具有逻辑“低”电平，所以第一电力信号sp_bk的第一位信号sp_bk<1>可以被驱动至电源电压vdd，并且第二电力信号sn_bk的第一位信号sn_bk<1>可以被驱动至接地电压vss。
68.接下来，因为在执行位线感测放大器170_1的电荷共享操作的时间段(从时间点“t23”到时间点“t24”)期间，隔离信号iso_bk的第一位信号iso_bk<1>和偏移去除信号oc_bk的第一位信号oc_bk<1>都被设定为具有逻辑“低”电平，所以所有的位线bl、感测位线
sbl、互补位线blb和互补感测位线sblb都可以彼此断开电连接。在执行位线感测放大器170_1的电荷共享操作的时间段(从时间点“t23”到时间点“t24”)期间，所有的第一电力控制信号sap1_bk的第一位信号sap1_bk<1>、第二电力控制信号sap2_bk的第一位信号sap2_bk<1>和第三电力控制信号san_bk的第一位信号san_bk<1>可以被设定为具有逻辑“低”电平。因此，第一电力信号sp_bk的第一位信号sp_bk<1>和第二电力信号sn_bk的第一位信号sn_bk<1>都可以被设定为具有位线预充电电压v
pre
。
69.接下来，因为在执行位线感测放大器170_1的过驱动操作的时间段(从时间点“t24”到时间点“t25”)期间，隔离信号iso_bk的第一位信号iso_bk<1>和偏移去除信号oc_bk的第一位信号oc_bk<1>都被设定为具有逻辑“低”电平，所以所有的位线bl、感测位线sbl、互补位线blb和互补感测位线sblb可以彼此断开电连接。在执行位线感测放大器170_1的过驱动操作的时间段(从时间点“t24”到时间点“t25”)期间，第一电力控制信号sap1_bk的第一位信号sap1_bk<1>和第三电力控制信号san_bk的第一位信号san_bk<1>可以被设定为具有逻辑“高”电平。因此，第一电力信号sp_bk的第一位信号sp_bk<1>可以被驱动至电源电压vdd，并且第二电力信号sn_bk的第一位信号sn_bk<1>可以被驱动至接地电压vss。
70.接下来，因为在执行位线感测放大器170_1的感测/放大操作的时间段(从时间点“t25”至时间点“t26”)期间，隔离信号iso_bk的第一位信号iso_bk<1>被设定为具有逻辑“高”电平，并且偏移去除信号oc_bk的第一位信号oc_bk<1>被设定为具有逻辑“低”电平，所以位线bl和感测位线sbl可以彼此电连接，并且互补位线blb和互补感测位线sblb可以彼此电连接。因此，感测位线sbl的电压电平可以发送至位线bl，并且互补感测位线sblb的电压电平可以发送至互补位线blb。在执行位线感测放大器170_1的感测/放大操作的时间段(从时间点“t25”至时间点“t26”)期间，第二电力控制信号sap2_bk的第一位信号san_bk<1>和第三电力控制信号san_bk的第一位信号san_bk<1>可以被设定为具有逻辑“高”电平。因此，可以将第一电力信号sp_bk的第一位信号sp_bk<1>驱动至核心电压vcore，并且可以将第二电力信号sn_bk的第一位信号sn_bk<1>驱动至接地电压vss。
71.图13是示出图10所示的数据存储电路150的刷新操作的流程图。图10所示的数据存储电路150包括四个存储体，并且每个存储体可以包括连接至1024个字线的单元阵列。在下文中将参照图13来描述对包括在数据存储电路150的所有存储体中的单元阵列的刷新操作。
72.首先，可以确定刷新信号refp是否被激活(参见步骤s101)。当在步骤s101刷新信号refp被激活时，可以生成第n行地址ran(参见步骤s103)。当在步骤s101刷新信号refp被去激活时，半导体器件10可以待机直到刷新信号refp被激活为止。当在步骤s103生成第n行地址ran时，可以生成存储体激活信号bact的第l位信号bact<l>(参见步骤s105)。在一个实施例中，当刷新信号refp被第一次激活时，半导体器件10可以被配置为激活行地址ra的第一行地址ra1和存储体激活信号bact的第一位信号bact<1>。可以由位线感测放大器感测和放大存储在存储器单元中的数据(参见步骤s107)，所述存储单元包括在由行地址ra的第一行地址ra1和存储体激活信号bact的第一位信号bact<1>激活的单元阵列中。
73.接下来，可以确定激活的存储体是否是最后的存储体。即，因为图10所示的数据存储电路150包括四个存储体，所以可以确定是否生成存储体激活信号bact的第四位信号bact<4>(即，存储体激活信号bact的位数目“l”是否为四个)(参见步骤s109)。当没有生成
存储体激活信号bact的第四位信号bact<4>时，位数目“l”可以增加“1”(参见步骤s111)，并且可以再次执行步骤s105和步骤s107。例如，在执行了第一存储体261的激活操作之后，可以生成存储体激活信号bact的第二位信号bact<2>，以执行第二存储体263的激活操作。当生成存储体激活信号bact的第四位信号bact<4>并且对存储在由行地址ra的第一行地址ra1和存储体激活信号bact的第四位信号bact<4>激活的存储器单元中的所有数据执行感测/放大操作时，可以终止对耦接至由第一行地址ra1激活的第一字线wl1的存储器单元的激活操作。
74.最后，可以确定行地址是否为最后行地址。包括在图10所示的数据存储电路150的存储体261、263、265和267中的每一个包括1024个字线，行地址ra也可以包括1024个行地址。因此，可以确定是否生成了第1024行地址ra1024(即，行地址数目“n”是否为“1024”)(参见步骤s113)。当在步骤s113没有生成第1024行地址ra1024时，行地址数目“n”可以增加“1”以对下一个行地址执行激活操作(参见步骤s115)以及可以迭代地执行步骤s101、s103、s105、s107、s107、s109和s111，直到行地址数目“n”为“1024”为止。例如，在通过第一行地址ra1对耦接至所有第一字线wl1的存储器单元中存储的数据执行激活操作之后，可以生成第二行地址ra2以对耦接至所有第二字线wl2的存储体单元中存储的数据执行激活操作。当对耦接至通过第1024行地址ra1024和存储体激活信号bact的第四位信号bact<4>激活的第1024字线wl1024的所有存储器单元中存储的数据执行感测/放大操作时，刷新操作可以终止，因为存储在数据存储电路150中包括的所有存储器单元中的数据被感测和放大。
75.在下文中将参照图14至图17描述在存储体激活信号bact的第一位信号bact<1>被激活以执行第一存储体(图10的263)的激活操作之后，激活存储体激活信号bact的第二位信号bact<2>用于执行第二存储体(图10的263)的激活操作的操作。
76.如图14所示，当刷新信号refp被激活为具有逻辑“高”电平时，区段信号rsec可以被激活为具有逻辑“高”电平。参见图14和图15，当区段信号rsec被激活时，第一设置信号setp1可以被激活为具有逻辑“高”电平，使得存储体激活信号bact的第一位信号bact<1>被激活为具有逻辑“高”电平以开始第一存储体261的激活操作。
77.如图14所示，在位线感测放大器的偏移去除操作和过驱动操作期间，第一电力控制信号sap1_bk的第一位信号sap1_bk<1>可以被生成为具有逻辑“高”电平。参见图14和图16，当区段信号rsec被激活为具有逻辑“高”电平时，第一计数器输出信号cout1的电平可以与第一电力控制信号sap1_bk的第一位信号sap1_bk<1>的下降沿同步地从逻辑“低”电平改变为逻辑“高”电平。参见图14和图17，当区段信号rsec被激活为具有逻辑“高”电平时，与第一电力控制信号sap1_bk的第一位信号sap1_bk<1>的第二下降沿同步地，第一计数器输出信号cout1的电平可以从逻辑“高”电平改变为逻辑“低”电平，并且第二计数器输出信号cout2的电平可以从逻辑“低”电平改变为逻辑“高”电平。
78.参见图14和图17，当第二计数器输出信号cout2被激活为具有逻辑“高”电平时，第二设置信号setp2可以被激活为具有逻辑“高”电平，使得存储体激活信号bact的第二位信号bact<2>被激活为具有逻辑“高”电平，以开始第二存储体263的激活操作。如图14所示，在位线感测放大器的偏移去除操作和过驱动操作期间，第一电力控制信号sap1_bk的第二位信号sap1_bk<2>可以被生成为具有逻辑“高”电平。
79.如上所述，根据实施例的半导体器件10可以在对多个存储体执行刷新操作的情况
改下，在对一个存储体的激活操作期间终止向位线感测放大器供应电源电压，然后可以对另一个存储体执行激活操作。因此，可以防止在对多个存储体的激活操作期间用于提供电源电压的时间段重叠。因此，可以稳定地维持电源电压的电平。