执行自写入操作的方法和用于其的半导体器件与流程

2021-08-17 13:39:00 来源：中国专利 TAG：申请引用优先权韩国于此

相关申请的交叉引用

本申请要求于2020年2月17日提交的申请号为10-2020-0019320的韩国申请的优先权，其全部内容通过引用合并于此。

本公开的实施例涉及执行自写入操作的方法和用于其的半导体器件。

背景技术：

通常，例如动态随机存取存储(dram)器件的半导体器件可以各自包括由地址来选择的具有单元阵列的多个存储体。半导体器件可以利用地址来选择多个存储体中的一个，并且可以执行列操作，用以通过输入/输出(i/o)线来输出数据，该数据储存在单元阵列中，该单元阵列包括在所选存储体中。

另外，半导体器件可以执行将具有特定模式的数据复制并储存到多个存储体中的操作。可以通过在写入操作期间复制外部数据并将所复制的数据储存到多个存储体中来执行所述操作。

技术实现要素：

根据一个实施例，一种半导体器件包括读取/写入控制电路、核心电路和数据转换电路。当在自写入操作期间内部读取命令被输入到所述读取/写入控制电路时，所述读取/写入控制电路从内部命令/地址信号产生被使能的读取选通信号和读取地址。另外，所述读取/写入控制电路在所述读取选通信号产生之后产生被使能的写入选通信号，并从所述内部命令/地址信号产生写入地址。所述核心电路同步于所述读取选通信号而输出被储存在由所述读取地址选择的存储体中的读取数据，并且，同步于所述写入选通信号而将写入数据储存到所述存储体中或由所述写入地址选择的另一存储体中。所述数据转换电路改变所述读取数据的模式，以产生所述写入数据。

根据另一实施例，一种半导体器件包括读取/写入控制电路、核心电路和数据转换电路。所述读取/写入控制电路被配置为在自写入操作期间从自写入命令产生读取选通信号，被配置为在所述自写入操作期间基于内部读取命令从内部命令/地址信号产生读取地址，被配置为在所述自写入操作期间从所述读取选通信号产生写入选通信号，并且，被配置为自写入操作期间基于内部写入命令和所述自写入命令从所述内部命令/地址信号产生写入地址。所述核心电路被配置为同步于所述读取选通信号而输出被储存在由所述读取地址选择的第一存储体中的读取数据，被配置为同步于所述写入选通信号将写入数据储存到所述第一存储体中或由所述写入地址选择的第二存储体中，并且，被配置为同步于所述写入选通信号将所述写入数据储存到所述第一存储体中或由所述写入地址选择的第三存储体中。所述数据转换电路被配置为改变所述读取数据的模式，以产生所述写入数据。

根据又一实施例，提供了一种执行自写入操作的方法。该方法包括内部读取步骤、数据转换步骤和内部写入步骤。所述内部读取步骤包括：当内部命令/地址信号具有预定的逻辑电平组合时，进入自写入操作的内部读取操作，并且，从所述内部命令/地址信号产生读取选通信号和读取地址。所述数据转换步骤包括：改变从核心电路的多个存储体之中的由所述读取地址选择的存储体中所输出的读取数据的模式，以产生写入数据。所述内部写入步骤包括：在所述内部读取步骤终止之后进入第一内部写入操作，并且，执行所述第一内部写入操作：从所述内部命令/地址信号产生写入选通信号和写入地址，并将所述写入数据储存到所述核心电路的所述多个存储体之中的由所述写入地址选择的存储体中。

附图说明

图1是示出根据本公开的实施例的半导体系统的配置的框图。

图2是示出包括在图1所示的半导体系统中的半导体器件的配置的框图。

图3是示出包括在图2所示的半导体器件中的命令控制电路的配置的框图。

图4是示出包括在图3所示的命令控制电路中的第一解码器的配置的电路图。

图5是示出包括在图3所示的命令控制电路中的第二解码器的配置的电路图。

图6是示出包括在图3所示的命令控制电路中的第三解码器的配置的电路图。

图7是示出根据本公开的实施例的用于控制半导体器件的操作的芯片选择信号和内部命令/地址信号的逻辑电平组合的表。

图8是示出包括在图2所示的半导体器件中的读取控制电路的配置的框图。

图9是示出包括在图2所示的半导体器件中的写入控制电路的配置的框图。

图10是示出包括在图2所示的半导体器件中的数据转换电路的配置的框图。

图11是示出根据本公开的实施例的半导体器件的自写入操作的时序图。

图12是示出根据本公开的实施例的执行半导体器件的自写入操作的方法的流程图。

图13是示出根据本公开的另一实施例的半导体器件的配置的框图。

图14是示出根据本公开的另一实施例的半导体器件的自写入操作的时序图。

图15是示出根据本公开的另一实施例的执行半导体器件的自写入操作的方法的流程图。

图16是示出包括根据本公开的实施例的半导体系统的电子系统的配置的框图。

具体实施方式

在实施例的以下描述中，当参数被称为“预定的”时，可以旨在表示当该参数被用于过程或算法中时，该参数的值是预先确定的。该参数的值可以在过程或算法开始时设置，或者可以在执行过程或算法的时段期间设置。

将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件与另一元件。所述术语并不意味着说明了元件的数量或顺序。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件，反之亦然。

此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，则不存在中间元件。

逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。同时，根据实施例，信号的逻辑电平可以被设置为不同的或相反的。例如，在一个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设置为具有逻辑“低”电平。

在下文中将参考附图详细描述本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。

图1是示出根据本公开的实施例的半导体系统1的配置的框图。正如图1所示，半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括命令控制电路200、读取/写入控制电路300、核心电路400和数据转换电路500。

控制器10可以包括第一控制引脚11、第二控制引脚31和第三控制引脚51。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41和第三半导体引脚61。第一控制引脚11和第一半导体引脚21可以通过第一传输线l11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线l31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线l51彼此连接。控制器10可以通过第一传输线l11向半导体器件20发送时钟信号clk以控制半导体器件20。控制器10可以通过第二传输线l31向半导体器件20发送芯片选择信号cs以控制半导体器件20。控制器10可以通过第三传输线l51向半导体器件20发送命令/地址信号ca以控制半导体器件20。

根据芯片选择信号cs和命令/地址信号ca，命令控制电路200可以同步于时钟信号clk而产生自写入命令(图2的swt)，该自写入命令用于执行自写入操作。根据芯片选择信号cs和命令/地址信号ca，命令控制电路200可以同步于时钟信号clk而产生内部读取命令(图2的ird)，该内部读取命令用于执行自写入操作的内部读取操作。根据芯片选择信号cs和命令/地址信号ca，命令控制电路200可以同步于时钟信号clk而产生内部写入命令(图2的iwt)，该内部写入命令用于执行自写入操作的内部写入操作。自写入操作可以被设置为以下操作：复制半导体器件20中所储存的读取数据，并且再次将所复制的读取数据储存到半导体器件20中。

读取/写入控制电路300可以在自写入操作期间从自写入命令(图2的swt)产生读取选通信号(图2的rd_str)。读取/写入控制电路300可以在自写入操作期间基于内部读取命令(图2的ird)从命令/地址信号ca产生读取地址(图2的r_add<1:m>)。读取/写入控制电路300可以在自写入操作期间从读取选通信号(图2的rd_str)产生写入选通信号(图2的wt_str)。读取/写入控制电路300可以在自写入操作期间基于内部写入命令(图2的iwt)从命令/地址信号ca产生写入地址(图2的w_add<1:m>)。

在自写入操作的内部读取操作期间，核心电路400可以同步于读取选通信号(图2的rd_str)而输出读取数据(图2的r_id)，该读取数据储存在由读取地址(图2的r_add<1:m>)选择的存储体中。在自写入操作的内部写入操作期间，核心电路400可以同步于写入选通信号(图2的wt_str)将写入数据(图2的w_id)储存到由写入地址(图2的w_add<1:m>)选择的存储体中。

在自写入操作的内部读取操作期间，数据转换电路500可以从读取数据(图2的r_id)产生写入数据(图2的w_id)。在自写入操作的内部读取操作期间，数据转换电路500可以改变读取数据(图2的r_id)的模式以产生写入数据(图2的w_id)。在自写入操作的内部读取操作期间，数据转换电路500可以在不改变读取数据(图2的r_id)的模式的情况下产生写入数据(图2的w_id)。

图2是示出图1所示的半导体器件20的配置的框图。如图2所示，半导体器件20可以包括命令输入电路100、命令控制电路200、读取/写入控制电路300、核心电路400和数据转换电路500。

命令输入电路100可以同步于时钟信号clk而从第一至第六命令/地址信号ca<1:6>产生第一至第六内部命令/地址信号ica<1:6>。命令输入电路100可以同步于时钟信号clk的上升沿或下降沿对第一至第六命令/地址信号ca<1:6>进行缓冲，以产生第一至第六内部命令/地址信号ica<1:6>。

当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第一逻辑电平组合时，命令控制电路200可以产生自写入命令swt，该自写入命令swt用于执行自写入操作。当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第二逻辑电平组合时，命令控制电路200可以产生内部读取命令ird，该内部读取命令ird用于执行自写入操作的内部读取操作。当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第三逻辑电平组合时，命令控制电路200可以产生内部写入命令iwt，该内部写入命令iwt用于执行自写入操作的内部写入操作。稍后将参考图7详细描述芯片选择信号cs与第一至第六内部命令/地址信号ica<1:6>的第一至第三逻辑电平组合。

读取/写入控制电路300可以包括读取控制电路310和写入控制电路320。

在自写入操作的内部读取操作期间，读取控制电路310可以从自写入命令swt产生读取选通信号rd_str。在自写入操作的内部读取操作期间，读取控制电路310可以基于内部读取命令ird从第一至第六内部命令/地址信号ica<1:6>产生读取地址r_add<1:m>。

在自写入操作的内部写入操作期间，写入控制电路320可以从读取选通信号rd_str产生写入选通信号wt_str。在自写入操作的内部写入操作期间，写入控制电路320可以基于内部写入命令iwt从第一至第六内部命令/地址信号ica<1:6>产生写入地址w_add<1:m>。

在自写入操作期间，读取/写入控制电路300可以从自写入命令swt产生读取选通信号rd_str。在自写入操作期间，读取/写入控制电路300可以基于内部读取命令ird从第一至第六内部命令/地址信号ica<1:6>产生读取地址r_add<1:m>。在自写入操作期间，读取/写入控制电路300可以从读取选通信号rd_str产生写入选通信号wt_str。在自写入操作期间，读取/写入控制电路300可以基于内部写入命令iwt从第一至第六内部命令/地址信号ica<1:6>产生写入地址w_add<1:m>。稍后将参考图7详细描述用于产生读取地址r_add<1:m>和写入地址w_add<1:m>的第一至第六内部命令/地址信号ica<1:6>。

核心电路400可以包括第一存储体410、第二存储体420、第三存储体430、第四存储体440、第五存储体450、第六存储体460、第七存储体470和第八存储体480。在自写入操作的内部读取操作期间，核心电路400可以同步于读取选通信号rd_str而输出储存在第一至第八存储体410～480之中的由读取地址r_add<1:m>选择的一个存储体中的读取数据r_id。在自写入操作的内部写入操作期间，核心电路400可以同步于写入选通信号wt_str将写入数据w_id储存到第一至第八存储体410～480之中的由写入地址w_add<1:m>选择的一个存储体中。如本文中所使用的，字符“～”表示组件的范围。例如，“410～480”表示图2所示的存储体bk1410、bk2420、bk3430、bk4440、bk5450、bk6460、bk7470和bk8480。

在自写入操作的内部读取操作期间，数据转换电路500可以从读取数据r_id产生写入数据w_id。在自写入操作的内部读取操作期间，数据转换电路500可以基于选择信号sel而改变读取数据r_id的模式以产生写入数据w_id。在自写入操作的内部读取操作期间，数据转换电路500可以基于选择信号sel在不改变读取数据r_id的模式的情况下产生写入数据w_id。选择信号sel可以是由半导体器件20中包括的模式寄存器组(mrs)所产生的信号，并且可以在用于改变读取数据r_id的模式的操作期间被设置为被使能。

图3是示出命令控制电路200的配置的框图。如图3所示，命令控制电路200可以包括第一解码器210、第二解码器220和第三解码器230。

第一解码器210可以从芯片选择信号cs和第一至第五内部命令/地址信号ica<1:5>产生自写入命令swt。第一解码器210可以产生自写入命令swt，所述自写入命令swt在芯片选择信号cs和第一至第五内部命令/地址信号ica<1:5>具有第一逻辑电平组合时被使能。

第二解码器220可以从芯片选择信号cs和第一至第五内部命令/地址信号ica<1:5>产生内部读取命令ird。第二解码器220可以产生内部读取命令ird，所述内部读取命令ird在芯片选择信号cs和第一至第五内部命令/地址信号ica<1:5>具有第二逻辑电平组合时被使能。

第三解码器230可以从芯片选择信号cs和第一至第五内部命令/地址信号ica<1:5>产生内部写入命令iwt。第三解码器230可以产生内部写入命令iwt，所述内部写入命令iwt在芯片选择信号cs和第一至第五内部命令/地址信号ica<1:5>具有第三逻辑电平组合时被使能。

图4是示出第一解码器210的配置的电路图。如图4所示，第一解码器210可以利用以下来实现：反相器iv11和iv12；与非门nand11、nand12和nand13；以及或非门nor11。

第一解码器210可以产生自写入命令swt，当芯片选择信号cs具有逻辑“高”电平，第一内部命令/地址信号ica<1>具有逻辑“低”电平，第二内部命令/地址信号ica<2>具有逻辑“低”电平，第三内部命令/地址信号ica<3>具有逻辑“高”电平，第四内部命令/地址信号ica<4>具有逻辑“高”电平并且第五内部命令/地址信号ica<5>具有逻辑“高”电平时，所述自写入命令swt被使能为具有逻辑“高”电平。

图5是示出第二解码器220的配置的电路图。如图5所示，第二解码器220可以利用以下来实现：反相器iv21、iv22和iv23；与非门nand21、nand22和nand23；以及或非门nor21。

第二解码器220可以产生内部读取命令ird，当芯片选择信号cs具有逻辑“高”电平，第一内部命令/地址信号ica<1>具有逻辑“低”电平，第二内部命令/地址信号ica<2>具有逻辑“高”电平，第三内部命令/地址信号ica<3>具有逻辑“低”电平，第四内部命令/地址信号ica<4>具有逻辑“低”电平并且第五内部命令/地址信号ica<5>具有逻辑“高”电平时，所述内部读取命令ird被使能为具有逻辑“高”电平。

图6是示出第三解码器230的配置的电路图。如图6所示，第三解码器230可以利用以下来实现：反相器iv31、iv32和iv33；与非门nand31、nand32和nand33；以及或非门nor31。

第三解码器230可以产生内部写入命令iwt，当芯片选择信号cs具有逻辑“高”电平，第一内部命令/地址信号ica<1>具有逻辑“低”电平，第二内部命令/地址信号ica<2>具有逻辑“高”电平，第三内部命令/地址信号ica<3>具有逻辑“低”电平，第四内部命令/地址信号ica<4>具有逻辑“高”电平并且第五内部命令/地址信号ica<5>具有逻辑“低”电平时，所述内部写入命令iwt被使能为具有逻辑“高”电平。

在下文中将参考图7详细描述用于执行自写入操作、内部读取操作和内部写入操作的芯片选择信号cs与第一至第六内部命令/地址信号ica<1:6>的第一至第三逻辑电平组合。

首先，以下将描述用于执行自写入操作的芯片选择信号cs与第一至第六内部命令/地址信号ica<1:6>的第一逻辑电平组合。

第一逻辑电平组合意指：在芯片选择信号cs具有逻辑“高”电平时，同步于时钟信号clk的上升沿而产生的第一至第五内部命令/地址信号ica<1:5>分别具有逻辑“低(l)”电平、逻辑“低(l)”电平、逻辑“高(h)”电平、逻辑“高(h)”电平和逻辑“高(h)”电平。

接下来，以下将描述用于执行内部读取操作的芯片选择信号cs与第一至第六内部命令/地址信号ica<1:6>的第二逻辑电平组合。

第二逻辑电平组合意指：在芯片选择信号cs具有逻辑“高”电平时，同步于时钟信号clk的上升沿而产生的第一至第五内部命令/地址信号ica<1:5>分别具有逻辑“低(l)”电平、逻辑“高(h)”电平、逻辑“低(l)”电平、逻辑“低(l)”电平和逻辑“高(h)”电平。

接下来，以下将描述用于执行内部写入操作的芯片选择信号cs与第一至第六内部命令/地址信号ica<1:6>的第三逻辑电平组合。

第三逻辑电平组合意指，在芯片选择信号cs具有逻辑“高”电平时，同步于时钟信号clk的上升沿而产生的第一至第五内部命令/地址信号ica<1:5>分别具有逻辑“低(l)”电平、逻辑“高(h)”电平、逻辑“低(l)”电平、逻辑“高(h)”电平和逻辑“低(l)”电平。

下文中将参考图7详细描述用于产生读取地址r_add<1:m>和写入地址w_add<1:m>的第一至第六内部命令/地址信号ica<1:6>。

首先，当自写入操作被激活时，芯片选择信号cs可以被设置为具有逻辑“低”电平，同步于时钟信号clk的上升沿而产生的第一内部命令/地址信号ica<1>可以被设置为用于选择第一至第八存储体410～480的地址的第一比特位bka<1>，同步于时钟信号clk的上升沿而产生的第二内部命令/地址信号ica<2>可以被设置为用于选择第一至第八存储体410～480的地址的第二比特位bka<2>，并且同步于时钟信号clk的上升沿而产生的第三内部命令/地址信号ica<3>可以被设置为用于选择第一至第八存储体410～480的地址的第三比特位bka<3>。尽管本实施例使用第一至第三内部命令/地址信号ica<1:3>来选择八个存储体，但是内部命令/地址信号中所包括的比特位数目可以根据实施例进行不同地设置。

接下来，以下将详细描述在内部读取操作期间用于产生读取地址r_add<1:m>的第一至第六内部命令/地址信号ica<1:6>。

在当内部读取操作被激活时芯片选择信号cs具有逻辑“高”电平的时段期间，同步于时钟信号clk的上升沿而产生的第六内部命令/地址信号ica<6>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第一比特位cad<1>。此外，在芯片选择信号cs具有逻辑“低”电平的时段期间，同步于时钟信号clk的上升沿而产生的第一内部命令/地址信号ica<1>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第二比特位cad<2>，同步于时钟信号clk的上升沿而产生的第二内部命令/地址信号ica<2>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第三比特位cad<3>，同步于时钟信号clk的上升沿而产生的第三内部命令/地址信号ica<3>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第四比特位cad<4>，同步于时钟信号clk的上升沿而产生的第四内部命令/地址信号ica<4>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第五比特位cad<5>，同步于时钟信号clk的上升沿而产生的第五内部命令/地址信号ica<5>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第六比特位cad<6>，并且同步于时钟信号clk的上升沿而产生的第六内部命令/地址信号ica<6>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第七比特位cad<7>。尽管本实施例使用具有7个比特位的内部命令/地址信号来选择在自写入操作的内部读取操作期间被选中的存储体的列路径，但是用于选择所述列路径的包括在内部命令/地址信号中的比特位数目可以根据实施例而进行不同地设置。

通过第一至第三地址bka<1:3>和第一至第七地址cad<1:7>，读取地址r_add<1:m>可以被产生为选择性地被使能，第一至第三地址bka<1:3>在自写入操作期间被产生为选择第一至第八存储体410～480，第一至第七地址cad<1:7>在内部读取操作期间用于选择列路径。

接下来，以下将详细描述在内部写入操作期间用于产生写入地址w_add<1:m>的第一至第六内部命令/地址信号ica<1:6>。

在当内部写入操作被激活时芯片选择信号cs具有逻辑“高”电平的时段期间，同步于时钟信号clk的上升沿而产生的第六内部命令/地址信号ica<6>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第一比特位cad<1>。此外，在芯片选择信号cs具有逻辑“低”电平的时段期间，同步于时钟信号clk的上升沿而产生的第一内部命令/地址信号ica<1>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第二比特位cad<2>，同步于时钟信号clk的上升沿而产生的第二内部命令/地址信号ica<2>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第三比特位cad<3>，同步于时钟信号clk的上升沿而产生的第三内部命令/地址信号ica<3>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第四比特位cad<4>，同步于时钟信号clk的上升沿而产生的第四内部命令/地址信号ica<4>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第五比特位cad<5>，同步于时钟信号clk的上升沿而产生的第五内部命令/地址信号ica<5>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第六比特位cad<6>，并且，同步于时钟信号clk的上升沿而产生的第六内部命令/地址信号ica<6>可以被设置为用于选择第一至第八存储体410～480中所包括的列路径的地址的第七比特位cad<7>。尽管本实施例使用具有7个比特位的内部命令/地址信号来选择在自写入操作的内部写入操作期间被选中的存储体的列路径，但是用于选择所述列路径的内部命令/地址信号中所包括的比特位数目可以根据实施例而进行不同地设置。

通过第一至第三地址bka<1:3>和第一至第七地址cad<1:7>，写入地址w_add<1:m>可以被产生为选择性地被使能，第一至第三地址bka<1:3>在自写入操作期间被产生为选择第一至第八存储体410～480，第一至第七地址cad<1:7>在内部写入操作期间用于选择列路径。

图8是示出读取控制电路310的配置的框图。如图8所示，读取控制电路310可以包括第一读取移位电路311、第二读取移位电路312和读取地址发生电路313。

第一读取移位电路311可以同步于时钟信号clk将自写入命令swt移位以产生读取选通信号rd_str。第一读取移位电路311可以将自写入命令swt移位时钟信号clk的预定的周期数，以产生读取选通信号rd_str。第一读取移位电路311可以同步于时钟信号clk将内部读取命令ird移位以产生读取选通信号rd_str。第一读取移位电路311可以将内部读取命令ird移位时钟信号clk的预定的周期数，以产生读取选通信号rd_str。在本实施例中，第一读取移位电路311可以将自写入命令swt和内部读取命令ird移位时钟信号clk的四个周期，以产生读取选通信号rd_str。用于将自写入命令swt和内部读取命令ird移位的时钟信号clk的预定周期数可以根据实施例而进行不同地设置。

在自写入操作期间，第二读取移位电路312可以将在芯片选择信号cs具有逻辑“低”电平的时段期间输入到第二读取移位电路312的第一至第三内部命令/地址信号ica<1:3>移位，以产生第一至第三读取输入地址信号ria<1:3>。第二读取移位电路312可以在内部读取操作期间同步于内部读取命令ird而在芯片选择信号cs具有逻辑“高”电平的时段期间将第六内部命令/地址信号ica<6>移位，以产生第四读取输入地址信号ria<4>。第二读取移位电路312可以在内部读取操作期间同步于内部读取命令ird而在芯片选择信号cs具有逻辑“低”电平的时段期间将第一至第六内部命令/地址信号ica<1:6>移位，以产生第五至第十读取输入地址信号ria<5:10>。

读取地址发生电路313可以从第一至第十读取输入地址信号ria<1:10>产生读取地址r_add<1:m>。读取地址发生电路313可以对第一至第十读取输入地址信号ria<1:10>进行解码，以产生读取地址r_add<1:m>，其位信号之一选择性地被使能。读取地址r_add<1:m>中所包括的比特位数目“m”可以根据实施例而进行不同地设置。

图9是示出写入控制电路320的配置的框图。如图9所示，写入控制电路320可以包括第一写入移位电路321、第二写入移位电路322和写入地址发生电路323。

第一写入移位电路321可以同步于时钟信号clk将读取选通信号rd_str移位，以产生写入选通信号wt_str。第一写入移位电路321可以将读取选通信号rd_str移位时钟信号clk的预定的周期数，以产生写入选通信号wt_str。第一写入移位电路321可以同步于时钟信号clk将自写入命令swt移位，以产生写入选通信号wt_str。第一写入移位电路321可以将自写入命令swt移位时钟信号clk的预定的周期数，以产生写入选通信号wt_str。第一写入移位电路321可以同步于时钟信号clk将内部写入命令iwt移位，以产生写入选通信号wt_str。第一写入移位电路321可以将内部写入命令iwt移位时钟信号clk的预定的周期数，以产生写入选通信号wt_str。在本实施例中，第一写入移位电路321可以将读取选通信号rd_str、自写入命令swt和内部写入命令iwt移位时钟信号clk的两个周期，以产生写入选通信号wt_str。用于将读取选通信号rd_str、自写入命令swt和内部写入命令iwt移位的时钟信号clk的预定的周期数可以根据实施例而进行不同地设置。

在自写入操作期间，第二写入移位电路322可以在芯片选择信号cs具有逻辑“低”电平的时段期间将第一至第三内部命令/地址信号ica<1:3>移位，以产生第一至第三写入输入地址信号wia<1:3>。第二写入移位电路322可以在内部写入操作期间同步于内部写入命令iwt而在芯片选择信号cs具有逻辑“高”电平的时段期间将第六内部命令/地址信号ica<6>移位，以产生第四写入输入地址信号wia<4>。第二写入移位电路322可以在内部写入操作期间同步于内部写入命令iwt而在芯片选择信号cs具有逻辑“低”电平时段期间将第一至第六内部命令/地址信号ica<1:6>移位，以产生第五至第十写入输入地址信号wia<5:10>。

写入地址发生电路323可以从第一至第十写入输入地址信号wia<1:10>产生写入地址w_add<1:m>。写入地址发生电路323可以对第一至第十写入输入地址信号wia<1:10>进行解码以产生写入地址w_add<1:m>，其位信号之一选择性地被使能。写入地址w_add<1:m>中所包括的比特位数目“m”可以根据实施例而进行不同地设置。

图10示出了数据转换电路500的配置。如图10所示，数据转换电路500可以包括模式转换电路510和选择传输电路520。

模式转换电路510可以改变读取数据r_id的模式以产生模式数据pd。模式转换电路510可以对读取数据r_id的位信号进行反相或非反相，以产生模式数据pd。

选择传输电路520可以利用多路复用器(mux41)来实现。选择传输电路520可以基于选择信号sel将读取数据r_id和模式数据pd中的任意一个输出为写入数据w_id。当选择信号sel被禁止时，选择传输电路520可以将读取数据r_id输出为写入数据w_id。当选择信号sel被使能时，选择传输电路520可以将模式数据pd输出为写入数据w_id。选择信号sel可以是由半导体器件20中包括的模式寄存器组(mrs)所产生的信号，并且可以被设置为在用于改变读取数据r_id的模式的操作期间被使能。

在下文中将参考图11结合改变了数据模式的情况来描述半导体器件20的自写入操作。

在时刻“t1”处，具有第一逻辑电平组合的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>可以同步于时钟信号clk的上升沿被输入到半导体器件20。

命令输入电路100可以同步于时钟信号clk而从第一至第六命令/地址信号ca<1:6>产生第一至第六内部命令/地址信号ica<1:6>。

命令控制电路200的第一解码器210可以产生自写入命令swt，该自写入命令swt通过具有第一逻辑电平组合的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>而被使能为具有逻辑“高”电平。

在时刻“t2”处，第二读取移位电路312可以在芯片选择信号cs具有逻辑“低”电平的同时将第一至第三内部命令/地址信号ica<1:3>移位，以产生第一至第三读取输入地址信号ria<1:3>。

第二写入移位电路322可以在芯片选择信号cs具有逻辑“低”电平的同时将第一至第三内部命令/地址信号ica<1:3>移位，以产生第一至第三写入输入地址信号wia<1:3>。

在时刻“t3”处，具有第二逻辑电平组合的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>可以同步于时钟信号clk的上升沿被输入到半导体器件20。

命令输入电路100可以同步于时钟信号clk而从第一至第六命令/地址信号ca<1:6>产生第一至第六内部命令/地址信号ica<1:6>。

命令控制电路200的第二解码器220可以产生内部读取命令ird，该内部读取命令ird通过具有第二逻辑电平组合的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>而被使能为具有逻辑“高”电平。

第二读取移位电路312可以在芯片选择信号cs具有逻辑“高”电平的同时将第六内部命令/地址信号ica<6>移位，以产生第四读取输入地址信号ria<4>。

在时刻“t4”处，第二读取移位电路312可以在芯片选择信号cs具有逻辑“低”电平的同时将第一至第六内部命令/地址信号ica<1:6>移位，以产生第五至第十读取输入地址信号ria<5:10>。

在时刻“t5”处，具有第三逻辑电平组合的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>可以同步于时钟信号clk的上升沿被输入到半导体器件20。

命令输入电路100可以同步于时钟信号clk而从第一至第六命令/地址信号ca<1:6>产生第一至第六内部命令/地址信号ica<1:6>。

命令控制电路200的第三解码器230可以产生内部写入命令iwt，该内部写入命令iwt通过具有第三逻辑电平组合芯片选择信号cs和第一至第六命令/地址信号ca<1:6>被使能为具有逻辑“高”电平。

第二写入移位电路322可以在芯片选择信号cs具有逻辑“高”电平的同时将第六内部命令/地址信号ica<6>移位，以产生第四写入输入地址信号wia<4>。

在时刻“t6”处，第二写入移位电路322可以在芯片选择信号cs具有逻辑“低”电平的同时将第一至第六内部命令/地址信号ica<1:6>移位，以产生第五至第十写入输入地址信号wia<5:10>。

在时刻“t7”处，读取地址发生电路313可以从在时刻“t2”、“t3”和“t4”的时间点处产生的第一至第十读取输入地址信号ria<1:10>产生读取地址r_add<1:m>。

在时刻“t8”处，第一读取移位电路311可以同步于时钟信号clk将在时刻“t1”处产生的自写入命令swt移位，以产生被使能为具有逻辑“高”电平的读取选通信号rd_str。

核心电路400可以同步于读取选通信号rd_str而输出由读取地址r_add<1:m>选择的存储体中所储存的读取数据r_id。

数据转换电路500的模式转换电路510可以改变读取数据r_id的模式以产生模式数据pd。选择传输电路520可以基于选择信号sel将模式数据pd输出为写入数据w_id。

在时刻“t9”处，写入地址发生电路323可以从在时刻“t2”、“t5”和“t6”的时间点处产生的第一至第十写入输入地址信号wia<1:10>产生写入地址w_add<1:m>。

同时，写入地址发生电路323可以被实现为从第一至第十写入输入地址信号wia<1:10>(其通过在时刻“t5”处产生的内部写入命令iwt而产生)产生写入地址w_add<1:m>，从而执行内部写入操作。

在时刻“t10”处，第一写入移位电路321可以同步于时钟信号clk将在时刻“t8”处产生的读取选通信号rd_str移位，以产生被使能为具有逻辑“高”电平的写入选通信号wt_str。

核心电路400可以同步于写入选通信号wt_str将写入数据w_id储存到由写入地址w_add<1:m>选择的存储体中。

如上所述，在自写入操作期间，根据实施例的半导体器件可以执行内部读取操作和内部写入操作，以复制在核心电路中储存的读取数据，并将所复制的读取数据恢复为写入数据。结果，由于在自写入操作期间不需要外部数据，因此可以提高半导体器件的操作速度并降低半导体器件的功耗。

在下文中将参考图12描述根据实施例的自写入操作。

自写入操作可以包括自写入操作进入步骤s1、内部读取步骤s2、数据转换步骤s3、内部写入步骤s4和自写入操作退出步骤s5。

当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第一逻辑电平组合时，可以执行自写入操作进入步骤s1。在自写入操作进入步骤s1处，可以产生用于执行自写入操作的自写入命令swt。

内部读取步骤s2可以包括内部读取操作进入步骤s21和内部读取操作执行步骤s22。

当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第二逻辑电平组合时，可以执行内部读取操作进入步骤s21。在内部读取操作进入步骤s21处，可以产生用于执行内部读取操作的内部读取命令ird。在内部读取操作进入步骤s21处，可以从自写入命令swt产生读取选通信号rd_str。在内部读取操作进入步骤s21处，可以同步于内部读取命令ird从第一至第六内部命令/地址信号ica<1:6>产生读取地址r_add<1:m>，以执行内部读取操作。

内部读取操作执行步骤s22可以同步于读取选通信号rd_str而输出读取数据r_id，该读取数据r_id储存在第一至第八存储体410～480中的由读取地址r_add<1:m>选择的一个存储体中。

内部读取步骤s2可以同步于从自写入命令swt产生的读取选通信号rd_str而输出读取数据r_id，该读取数据r_id储存在第一至第八存储体410～480之中的一个存储体中，该一个存储体是由从第一至第六内部命令/地址信号ica<1:6>产生的读取地址r_add<1:m>选择的。

数据转换步骤s3可以基于选择信号sel来改变读取数据r_id的模式，以产生写入数据w_id。

内部写入步骤s4可以包括内部写入操作进入步骤s41和内部写入操作执行步骤s42。

当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第三逻辑电平组合时，可以执行内部写入操作进入步骤s41。在内部写入操作进入步骤s41处，可以产生用于执行内部写入操作的内部写入命令iwt。在内部写入操作进入步骤s41处，可以从读取选通信号rd_str产生写入选通信号wt_str。在内部写入操作进入步骤s41处，可以同步于内部写入命令iwt从第一至第六内部命令/地址信号ica<1:6>产生写入地址w_add<1:m>，以执行内部写入操作。

内部写入操作执行步骤s42可以同步于写入选通信号wt_str将写入数据w_id储存到第一至第八存储体410～480中的由写入地址w_add<1:m>选择的一个存储体中。

内部写入步骤s4可以同步于从读取选通信号rd_str产生的写入选通信号wt_str，将写入数据w_id储存到第一至第八存储体410～480中的一个存储体中，该一个存储体是由从第一至第六内部命令/地址信号ica<1:6>产生的写入地址w_add<1:m>选择的。

自写入操作退出步骤s5可以被设置为以下步骤：在写入数据w_id被储存之后，自写入操作终止。

图13是示出根据本公开的另一实施例的半导体器件2的配置的框图。如图13所示，半导体器件2可以包括命令输入电路30、命令控制电路40、读取/写入控制电路50、核心电路60和数据转换电路70。

命令输入电路30可以同步于时钟信号clk从第一至第六命令/地址信号ca<1:6>产生第一至第六内部命令/地址信号ica<1:6>。命令输入电路30可以同步于时钟信号clk的上升沿或下降沿对第一至第六命令/地址信号ca<1:6>进行缓冲，以产生第一至第六内部命令/地址信号ica<1:6>。

当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第一逻辑电平组合时，命令控制电路40可以产生自写入命令swt，该自写入命令swt用以执行自写入操作。当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第二逻辑电平组合时，命令控制电路40可以产生内部读取命令ird，该内部读取命令ird用以执行自写入操作的内部读取操作。当芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第三逻辑电平组合时，命令控制电路40可以产生内部写入命令iwt，该内部写入命令iwt用以执行自写入操作的内部写入操作。在产生前一内部写入命令iwt之后，如果芯片选择信号cs和第一至第六内部命令/地址信号ica<1:6>具有第三逻辑电平组合，则命令控制电路40可以产生内部写入命令iwt，用以再次执行内部写入操作。

读取/写入控制电路50可以包括读取控制电路51和写入控制电路52。

在自写入操作的内部读取操作期间，读取控制电路51可以从自写入命令swt产生读取选通信号rd_str。在自写入操作的内部读取操作期间，读取控制电路51可以基于内部读取命令ird从第一至第六内部命令/地址信号ica<1:6>产生读取地址r_add<1:m>。

在自写入操作的内部写入操作期间，写入控制电路52可以从读取选通信号rd_str产生写入选通信号wt_str。在自写入操作的内部写入操作期间，当内部写入命令iwt被输入到写入控制电路52时，写入控制电路52可以从第一至第六内部命令/地址信号ica<1:6>产生写入地址w_add<1:m>。

在自写入操作期间，读取/写入控制电路50可以从自写入命令swt产生读取选通信号rd_str。在自写入操作期间，读取/写入控制电路50可以基于内部读取命令ird从第一至第六内部命令/地址信号ica<1:6>产生读取地址r_add<1:m>。在自写入操作期间，读取/写入控制电路50可以从读取选通信号rd_str产生写入选通信号wt_str。在自写入操作期间，读取/写入控制电路50可以基于内部写入命令iwt从第一至第六内部命令/地址信号ica<1:6>产生写入地址w_add<1:m>。每当内部写入命令iwt的脉冲已创建时，读取/写入控制电路50就可以产生写入选通信号wt_str，并且每当内部写入命令iwt的脉冲已创建时，读取/写入控制电路50还可以产生写入地址w_add<1:m>，但是，读取/写入控制电路50可以使用与图2所示的读取/写入控制电路300基本相同的电路来实现。因此，在下文中将省略对读取/写入控制电路50的详细描述。

核心电路60可以包括第一存储体61、第二存储体62、第三存储体63、第四存储体64、第五存储体65、第六存储体66、第七存储体67和第八存储体68。在自写入操作的内部读取操作期间，核心电路60可以同步于读取选通信号rd_str而输出读取数据r_id，读取数据r_id储存在第一至第八存储体61～68中的由读取地址r_add<1:m>选择的一个存储体中。在自写入操作的内部写入操作期间，核心电路60可以同步于写入选通信号wt_str将写入数据w_id储存到第一至第八存储体61～68中的由写入地址w_add<1:m>选择的一个存储体中。

在自写入操作的内部读取操作期间，数据转换电路70可以从读取数据r_id产生写入数据w_id。在自写入操作的内部读取操作期间，数据转换电路70可以基于选择信号sel改变读取数据r_id的模式，以产生写入数据w_id。在自写入操作的内部读取操作期间，数据转换电路70可以基于选择信号sel而在不改变读取数据r_id的模式的情况下产生写入数据w_id。数据转换电路70可以使用与图2所示的数据转换电路500相同的电路来实现。因此，在下文中将省略对数据转换电路70的详细描述。

下文中将参考图14结合改变了数据模式的情况来描述半导体器件2的自写入操作。

在时刻“t11”处，具有第一逻辑电平组合的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>可以同步于时钟信号clk的上升沿而被输入到半导体器件2中。