半导体存储器装置及其制造方法与流程

1.各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置及其制造方法。


背景技术：

2.为了满足消费者的性能优异和价格低的标准，有必要增加半导体装置的集成度。具体地，由于在半导体存储器装置中集成度是决定产品价格的重要因素，所以仍有必要增加集成度。因此，提出了具有以3d方式设置的存储器单元的三维(3d)半导体存储器装置。


技术实现要素：

3.在实施方式中，一种半导体存储器装置可包括：单元串，其中多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接；以及具有多个传输晶体管的传输晶体管(tr)单元，所述多个传输晶体管向单元串发送多个驱动信号。传输tr单元可包括：多个第一传输晶体管，其被配置为将多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到多个选择晶体管；以及多个第二传输晶体管，其被配置为将多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号分别发送到多个虚设晶体管。多个第二传输晶体管中的每一个的沟道面积可大于多个第一传输晶体管中的每一个的沟道面积。
4.在实施方式中，一种半导体存储器装置可包括多个存储块和传输晶体管(tr)单元，该传输tr单元被配置为响应于块选择信号而将多个驱动信号发送到在多个存储块当中选择的任一个存储块并且包括多个传输晶体管。该传输tr单元可包括：第一传输晶体管，其被配置为发送多个驱动信号当中的具有第一电平电压的第一驱动信号并且形成在第一有源区域中；第二传输晶体管，其被配置为发送多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号并且形成在第二有源区域中；以及第三传输晶体管，其被配置为发送多个驱动信号当中的具有高于第二电平电压的第三电平电压的第三驱动信号并且形成在第三有源区域中。第三有源区域的面积可最大，并且第一有源区域的面积可最小。
5.在实施方式中，一种用于在半导体存储器装置中响应于块选择信号而将多个驱动信号发送到在多个存储块当中选择的任一个存储块的多个传输晶体管中的至少一个的制造方法可包括以下步骤：通过选择性地蚀刻基板来形成隔离膜以限定有源区域；以距基板的表面与隔离膜的深度相同的深度形成沟道沟槽；在基板上方形成横越有源区域和隔离膜二者并且部分地掩埋沟道沟槽的栅极；以及在有源区域中在栅极的两侧形成杂质区域。
6.在实施方式中，一种用于在半导体存储器装置中响应于块选择信号而将多个驱动信号发送到在多个存储块当中选择的任一个存储块的多个传输晶体管中的至少一个的制造方法可包括以下步骤：通过选择性地蚀刻基板来形成隔离膜以限定有源区域；形成各自距基板的表面具有与隔离膜的深度相同的深度的沟道沟槽和结沟槽；形成结绝缘膜以间隙填充结沟槽；在基板上方形成横越有源区域和隔离膜二者并且部分地掩埋沟道沟槽的栅
极；在有源区域中在栅极的两侧形成杂质区域；以及使结绝缘膜部分地凹陷并且在凹陷的区域中形成导电膜以邻接杂质区域。
附图说明
7.图1是描述根据实施方式的半导体存储器装置的示意性配置的图。
8.图2是示出根据实施方式的半导体存储器装置的存储器单元阵列的框图。
9.图3是示出根据实施方式的半导体存储器装置中的存储块和传输tr单元的等效电路图。
10.图4a是示出根据第一实施方式的半导体存储器装置的传输tr单元的平面图。
11.图4b和图4c是示出根据第一实施方式的半导体存储器装置的传输tr单元的修改示例的平面图。
12.图5a是示出根据第二实施方式的半导体存储器装置的传输tr单元的平面图。
13.图5b和图5c是示出根据第二实施方式的半导体存储器装置的传输tr单元的修改示例的平面图。
14.图6a是示出根据第三实施方式的半导体存储器装置的传输tr单元的平面图。
15.图6b是示出根据第三实施方式的半导体存储器装置的传输tr单元的修改示例的平面图。
16.图7是示出根据第四实施方式的半导体存储器装置的传输tr单元的平面图。
17.图8a是示出根据第一实施方式的半导体存储器装置的传输晶体管的平面图。
18.图8b和图8c是示出沿着图8a的线i-i’和ii-ii’截取的根据第一实施方式的半导体存储器装置的传输晶体管的横截面图。
19.图9a至图9c是示出沿着图8a的线i-i’截取的根据第一实施方式的半导体存储器装置的传输晶体管的横截面图。
20.图10a是示出根据第二实施方式的半导体存储器装置的传输晶体管的平面图。
21.图10b和图10c是示出沿着图10a中的线i-i’和ii-ii’截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
22.图11a至图11c是示出沿着图10a中的线i-i’截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
23.图12a至图12d是示出沿着图10a中的线ii-ii’截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
24.图13是根据本发明的实施方式的存储器系统的配置的框图。
25.图14是根据本发明的实施方式的存储器系统的配置的框图。
26.图15是根据本发明的示例性实施方式的计算系统的配置的框图。
27.图16是根据本发明的实施方式的计算系统的框图。
具体实施方式
28.本公开的优点和特性以及实现这些优点和特性的方法将从结合附图详细描述的实施方式变得更显而易见。然而，本公开不限于所公开的实施方式，而是可按各种不同的方式实现。提供实施方式仅是为了使本公开完整并且允许本领域技术人员充分理解本公开的
范围。本公开仅由权利要求限定。在附图中，为了描述清晰，可能夸大了层和区域的尺寸和相对尺寸。
29.贯穿说明书，相同的标号指代相同的元件。
30.将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
31.此外，将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
32.稍后要描述的实施方式用于提供一种具有稳定的结构、改进的特性和增加的集成度的半导体存储器装置及其制造方法。更具体地，实施方式涉及一种具有多个存储块和传输晶体管(tr)单元的半导体存储器装置及其制造方法，该传输tr单元被配置为响应于块选择信号而将多个驱动信号发送到从多个存储块当中选择的任一个存储块。
33.作为参考，在被引入以增加半导体存储器装置的集成度的具有三维(3d)结构的半导体存储器装置(例如，3d nand闪存装置)中，在驱动存储器单元阵列(或存储器单元层叠物)的行解码器(x-dec)的区域内的传输tr单元所占据的面积与存储器单元阵列中的字线的层叠物的数量的增加成比例地增加。因此，即使在具有传输tr单元的外围电路位于存储器单元阵列下方的单元下方外围(puc)结构中，传输tr单元的面积也变得大于用于联接存储器单元阵列和外围电路的阶梯接触区域所占据的面积，成为减小芯片尺寸的瓶颈。具体地，利用封装装配问题，由于与存储器单元阵列的接触连接关系，传输tr单元的整个布局具有条型形状，其具有在传输晶体管的选通线延伸的方向上的长轴。因此，有必要通过减小传输晶体管的尺寸来减小传输tr单元的整个布局的面积，而不会使传输晶体管的操作特性劣化。
34.以下，参照附图详细描述根据实施方式的半导体存储器装置及其制造方法。
35.实施方式提供一种具有稳定的结构、改进的特性和增加的集成度的半导体存储器装置及其制造方法。
36.图1是描述根据实施方式的半导体存储器装置的示意性配置的图。
37.如图1所示，半导体存储器装置可包括存储器单元阵列1、行解码器2、传输晶体管(tr)单元3、页缓冲器4、列解码器5和控制电路6。
38.存储器单元阵列1可包括多个存储块blk0至blkn。存储块blk0至blkn中的每一个可包括以3d方式设置的多个存储器单元，并且可包括电联接到存储器单元的多条字线wl和位线bl。
39.行解码器2可通过将外部输入的地址addr解码来选择存储块blk0至blkn中的任一个，并且可选择所选存储块的任一条字线wl。此外，行解码器2可共同联接到多个存储块blk0至blkn，并且可向响应于块选择信号bs而选择的存储块(即，存储块blk0至blkn之一)的字线wl和dwl以及选择线ssl和dsl提供由电压发生器(未示出)生成的驱动信号ss、ds、si和dsi。作为参考，“ss”、“ds”、“si”和“dsi”可表示分别施加到源极选择晶体管、漏极选择晶体管、存储器单元晶体管和虚设存储器单元晶体管的驱动信号。
40.传输tr单元3可通过字线wl和dwl以及选择线dsl和ssl联接到存储器单元阵列1。传输tr单元3可由行解码器2所提供的块选择信号bs控制。传输tr单元3可将字线信号si和dsi以及选择信号ss和ds发送到所选存储块blk0至blkn的字线wl和dwl以及选择线dsl和ssl。
41.在一个实施方式中，存储器单元阵列1可包括3d nand闪存单元。由电压发生器(未示出)生成的编程电压、读电压、通过电压和验证电压可作为字线信号si和dsi被提供给存储器单元阵列1的字线wl和dwl。在这种情况下，编程电压可以是相对高于读电压、通过电压或验证电压的电压。因此，传输tr单元3可包括能够承受高电压的高压晶体管。
42.页缓冲器4可通过位线bl联接到存储器单元阵列1，并且可读取存储在存储器单元中的信息。页缓冲器4可联接到基于由列解码器5解码的地址而选择的位线。基于操作模式，页缓冲器4可暂时存储要存储在存储器单元中的数据或者可检测存储在存储器单元中的数据。例如，页缓冲器4在编程操作模式下可作为写驱动器电路操作，并且在读操作模式下可作为感测放大器电路操作。页缓冲器4可从控制电路6接收功率(例如，电压或电流)并且可将功率提供给所选位线。
43.列解码器5可在页缓冲器4与外部装置(例如，存储控制器)之间提供数据传输路径。列解码器5可通过将外部输入的地址解码来选择任一条位线。列解码器5可共同联接到多个存储块blk0至blkn，并且可向响应于块选择信号bs而选择的存储块blk0至blkn的位线提供数据(或信息)。
44.控制电路6可控制3d半导体存储器装置的总体操作。控制电路6可接收控制信号和外部电压并且可响应于所接收的控制信号而操作。控制电路6可包括电压发生器(未示出)以用于使用外部电压来生成内部操作所需的电压(例如，编程电压、读电压和擦除电压)。控制电路6可响应于控制信号而控制读操作、写操作和/或擦除操作。
45.图2是示出根据实施方式的半导体存储器装置的存储器单元阵列1的框图。
46.如图2所示，在半导体存储器装置中，存储器单元阵列1可包括多个存储块blk0至blkn。存储块blk0至blkn中的每一个可包括存储器单元层叠物，其具有在第一方向d1和第二方向d2上延长的平面上在第三方向d3上层叠的字线。在这种情况下，存储器单元层叠物的字线可配置与多个垂直半导体柱组合以3d方式设置的存储器单元。此外，存储块blk0至blkn中的每一个可包括电联接到存储器单元的位线。作为参考，存储器单元层叠物可具有各种公知的结构，并且本公开的技术精神可应用于具有各种公知结构的所有存储器单元层叠物。在本实施方式中，省略存储器单元层叠物的详细描述。
47.图3是示出根据实施方式的半导体存储器装置中的存储块blk0和blk1和传输tr单元3的等效电路图。
48.如图3所示，在半导体存储器装置中，传输tr单元3可联接以与存储块blk0和blk1中的每一个对应。图3示出传输tr单元3由分别与第一存储块blk0和第二存储块blk1对应的两个传输晶体管阵列配置的情况。存储块blk0和blk1中的每一个可包括公共源极线csl、多条位线bl0至bln以及设置在公共源极线csl与位线bl0至bl2之间的多个单元串cstr。
49.位线bl0至bln可按2d方式设置。多个单元串cstr可并联联接到位线bl0至bln中的每一条。单元串cstr可共同联接到公共源极线csl。即，多个单元串cstr可设置在多条位线bl0至bln与一条公共源极线csl之间。例如，公共源极线csl可按多个以2d方式设置。在这种
情况下，相同的电压可被电施加到公共源极线csl，或者可独立地控制公共源极线csl。
50.各个单元串cstr可配置有联接到公共源极线csl的源极选择晶体管sst、联接到位线bl0至bln的漏极选择晶体管dst以及设置在源极选择晶体管sst与漏极选择晶体管dst之间的多个存储器单元晶体管mct和多个虚设存储器单元晶体管dmct1至dmct3。此外，源极选择晶体管sst、漏极选择晶体管dst、存储器单元晶体管mct和虚设存储器单元晶体管dmct1至dmct3可串联联接。在这种情况下，多个虚设存储器单元晶体管dmct1至dmct3中的每一个可具有与存储器单元晶体管mct相同的结构，但是可用于联接相邻晶体管以防止归因于驱动电压之间的差异的特性劣化。具体地，虚设存储器单元晶体管dmct1至dmct3中的第一虚设存储器单元晶体管dmct1可位于源极选择晶体管sst与存储器单元晶体管mct之间。第二虚设存储器单元晶体管dmct2可位于漏极选择晶体管dst与存储器单元晶体管mct之间。此外，第三虚设存储器单元晶体管dmct3可位于存储器单元晶体管mct之间。本实施方式示出存储器单元层叠物形成两次的情况，即，存储器单元层叠物具有上存储器层叠物和下存储器层叠物层叠的结构的情况。在这种情况下，第三虚设存储器单元晶体管dmct3可位于多个存储器单元晶体管mct的中间，即，与下存储器层叠物邻接的上存储器层叠物的最下层中。换言之，第三虚设存储器单元晶体管dmct3可位于单元串cstr的中间。作为参考，如果通过分成下存储器层叠物和上存储器层叠物来两次形成存储器单元层叠物，则由于工艺偏差，形成在下存储器层叠物与上存储器层叠物之间的边界区域中的存储器单元晶体管mct可具有不同的特性。为了防止该问题，如本实施方式中一样，第三虚设存储器单元晶体管dmct3可位于下存储器层叠物与上存储器层叠物之间的边界区域中，例如，与下存储器层叠物邻接的上存储器层叠物的最下层中。因此，可使归因于工艺偏差的分别位于第三虚设存储器单元晶体管dmct3上方和下方的存储器单元晶体管mct的特性之间的差异最小化。
51.如果存储器单元层叠物形成三次，即，存储器单元层叠物形成为具有第一存储器单元层叠物至第三存储器单元层叠物依次层叠的结构，则第三虚设存储器单元晶体管dmct3可设置在第一存储器单元层叠物与第二存储器单元层叠物之间以及第二存储器单元层叠物与第三存储器单元层叠物之间。在这种情况下，设置在第三虚设存储器单元晶体管dmct3上方的存储器单元晶体管dmct的数量可与设置在第三虚设存储器单元晶体管dmct3下方的存储器单元晶体管dmct的数量相同或不同。
52.单元串cstr可在第一方向d1和第二方向d2上延长的平面上在第三方向d3上延伸。作为参考，图3示出一个单元串cstr具有一个源极选择晶体管sst和一个漏极选择晶体管dst的情况，但是源极选择晶体管sst和漏极选择晶体管dst中的每一个可配置有串联联接的多个选择晶体管。在这种情况下，串联联接的选择晶体管sst的数量可等于或大于串联联接的漏极选择晶体管dst的数量。
53.公共源极线csl可共同联接到源极选择晶体管sst的源极。设置在公共源极线csl与位线bl0至bln之间的源极选择线ssl、多条字线wl、多条虚设字线dwl和漏极选择线dsl可分别用作源极选择晶体管sst、存储器单元晶体管mct、虚设存储器单元晶体管dmct和漏极选择晶体管dst的栅电极。
54.源极选择晶体管sst的栅电极可共同联接到源极选择线ssl。设置在距公共源极线csl相同距离处的多个存储器单元晶体管mct的栅电极可共同联接到一条字线wl。漏极选择晶体管dst的栅电极可共同联接到漏极选择线dsl。漏极选择线dsl可在与位线bl0至bln交
叉的第一方向d1上延伸。
55.另外，各个存储器单元晶体管mct可包括数据存储元件。在本实施方式中，数据存储元件可以是电荷存储膜。例如，电荷存储膜可以是陷阱绝缘膜、浮栅电极和具有导电纳米点的绝缘膜中的任一个。此外，数据存储元件可以是可变电阻膜。例如，可变电阻膜可以是具有带隙、化学势、离子迁移率、细丝生成、原子移动、电子自旋或相变特性的材料膜中的任一个。
56.传输tr单元3可包括分别联接到字线wl、虚设字线dwl以及选择线ssl和dsl的多个传输晶体管ptr。传输tr单元3可响应于块选择信号bs而将驱动信号ds、si、dsi和ss发送到所选存储块blk0和blk1。在这种情况下，驱动信号可具有不同电平的电压。例如，选择线驱动信号ds和ss可各自具有第一电平电压。虚设字线驱动信号dsi可具有高于第一电平电压的第二电平电压。字线驱动信号si可具有高于第二电平电压的第三电平电压。
57.为了减小传输tr单元3的整个布局的面积，传输tr单元3中彼此相邻的两个或更多个传输晶体管ptr可具有两个或更多个传输晶体管ptr通过共享有源区域和漏极而串联联接的结构。在这种情况下，共享漏极的一对传输晶体管ptr可将通过共享的漏极发送的驱动信号ds、si、dsi和ss通过其源极发送到不同的存储块blk0和blk1。此外，不同的块选择信号bs可被分别施加到共享漏极的一对传输晶体管ptr的栅极。
58.此外，为了减小传输tr单元3的整个布局的面积和传输晶体管的栅极延伸的方向上的整个布局宽度，配置传输tr单元3的多个传输晶体管ptr可基于驱动信号ds、si、dsi和ss的类型而具有不同的沟道面积。例如，在传输tr单元3中，联接到字线wl的各个传输晶体管ptr可具有比联接到虚设字线dwl以及选择线ssl和dsl的各个传输晶体管ptr更大的沟道面积。此外，联接到虚设字线dwl的各个传输晶体管ptr可具有比联接到选择线ssl和dsl的各个传输晶体管ptr更大的沟道面积。
59.此外，传输tr单元3可形成在基板上并且与形成在基板上的存储器单元阵列(或存储器单元层叠物)相邻，或者可具有传输tr单元3和存储器单元阵列依次层叠在基板上的结构。在后一种情况下，由于传输tr单元3和存储器单元阵列将交叠，所以可更容易减小半导体存储器装置的面积。
60.图4a是示出根据第一实施方式的半导体存储器装置的传输tr单元的平面图。图4b和图4c是示出根据第一实施方式的半导体存储器装置的传输tr单元的修改示例的平面图。
61.如图3和图4a所示，传输tr单元可包括多个第一传输晶体管ptr1、多个第二传输晶体管ptr2和多个第三传输晶体管ptr3。
62.多个第一传输晶体管ptr1中的每一个可具有施加有具有第一电平电压的驱动信号ss、ds的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第一电平电压供应给源极选择晶体管sst的栅极和漏极选择晶体管dst的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第一传输晶体管ptr1的数量可与单元串cstr中的源极选择晶体管sst的数量和漏极选择晶体管dst的数量之和相同。
63.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第一传输晶体管ptr1可在第一方向d1上设置在最外部。即，传输tr单元中第一传输晶体管ptr1在第一方向d1上的布置方式可对应于垂直于基板的表面延伸的单元串cstr中源极选择晶体管sst和漏极选择晶体管dst的布置方式。在第一方向d1上的多个第一传输晶体管ptr1当中，联接到位
于单元串cstr的底部的源极选择晶体管sst的第一传输晶体管ptr1可与单元串cstr相邻定位，并且联接到位于单元串cstr的顶部的漏极选择晶体管dst的第一传输晶体管ptr1可位于距单元串cstr最远距离处。
64.多个第一传输晶体管ptr1中的每一个可包括第一有源区域100、形成在第一有源区域100中并且在第一方向d1上延伸的第一栅极g1以及在第二方向d2上形成在第一有源区域100中第一栅极g1的两侧的源极s和漏极d。在这种情况下，两个第一栅极g1可形成在第一有源区域100中。为了减小面积，多个第一传输晶体管ptr1可具有共享漏极d的一对第一传输晶体管ptr1共享一个第一有源区域100的结构。为了描述方便，图4a示出共享第一有源区域100的一对第一传输晶体管ptr1中的仅一个联接到选择晶体管的情况。然而，另一个第一传输晶体管ptr1也可联接到选择晶体管。在这种情况下，一对第一传输晶体管ptr1可联接到同一选择晶体管或不同的选择晶体管。
65.第一有源区域100可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第一有源区域100的短轴线宽l1可对应于第一传输晶体管ptr1的沟道宽度。
66.多个第二传输晶体管ptr2中的每一个可具有施加有具有高于第一电平电压的第二电平电压的驱动信号dsi的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第二电平电压供应给虚设晶体管dmct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第二传输晶体管ptr2的数量可等于或小于单元串cstr中的虚设晶体管dmct的数量。将在稍后描述的修改示例中详细描述后一种情况。
67.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第二传输晶体管ptr2中的一些可在第一方向d1上设置在第一传输晶体管ptr1与第三传输晶体管ptr3之间，并且可将具有第二电平电压的驱动信号dsi发送到第一虚设晶体管dmct1和第二虚设晶体管dmct2。多个第二传输晶体管ptr2的其余部分可设置在传输tr单元的中间(即，第三传输晶体管ptr3之间)。位于第三传输晶体管ptr3之间的第二传输晶体管ptr2可将具有第二电平电压的驱动信号dsi发送到第三虚设晶体管dmct3。即，传输tr单元中的第二传输晶体管ptr2在第一方向d1上的布置方式可对应于单元串cstr中的虚设晶体管dmct的布置方式。
68.多个第二传输晶体管ptr2中的每一个可包括第二有源区域200、形成在第二有源区域200中并且在第一方向d1上延伸的第二栅极g2以及在第二方向d2上形成在第二有源区域200中第二栅极g2的两侧的源极s和漏极d。在这种情况下，两个第二栅极g2可形成在一个第二有源区域200中。为了减小面积，多个第二传输晶体管ptr2可具有共享漏极d的一对第二传输晶体管ptr2共享一个第二有源区域200的结构。此外，为了高效布线联接，第二栅极g2可联接到第一栅极g1，并且可在第二方向d2上具有相同的线宽。因此，第一传输晶体管ptr1和第二传输晶体管ptr2可具有相同的沟道长度。为了描述方便，图4a示出共享第二有源区域200的一对第二传输晶体管ptr2中的仅一个联接到虚设晶体管dmct的情况，但另一个第二传输晶体管ptr2也可联接到虚设晶体管dmct。在这种情况下，一对第二传输晶体管ptr2可联接到同一虚设晶体管dmct或不同的虚设晶体管dmct。
69.第二有源区域200可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第二有源区域200的短轴线宽l2可对应于第二传输晶体管ptr2的沟道宽度。第二有源区域200的长轴线宽w2可等于第一有源区域100的长轴线宽w1(w1＝w2)，
并且第二有源区域200的短轴线宽l2可大于第一有源区域100的短轴线宽l1(l1<l2)。因此，第二有源区域200的面积可大于第一有源区域100的面积，并且第一传输晶体管ptr1和第二传输晶体管ptr2可具有不同的沟道宽度。因此，第一传输晶体管ptr1的沟道面积可小于第二传输晶体管ptr2的沟道面积。尽管第一传输晶体管ptr1的沟道面积小于第二传输晶体管ptr2，由于其发送具有低于第二电平电压的第一电平电压的驱动信号ds、ss，所以第一传输晶体管ptr1的操作特性可能不劣化。即，第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个可被配置为具有与传输晶体管所发送的驱动信号的电压电平对应的沟道面积。
70.多个第三传输晶体管ptr3中的每一个可具有施加有具有高于第二电平电压的第三电平电压的驱动信号si的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第三电平电压供应给存储器单元晶体管mct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第三传输晶体管ptr3的数量可与单元串cstr中的存储器单元晶体管mct的数量相同。
71.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第三传输晶体管ptr3可设置在第二传输晶体管ptr2之间，但是可在第一方向d1上对称设置在位于传输tr单元的中间的第二传输晶体管ptr2的两侧。传输tr单元中的第三传输晶体管ptr3在第一方向d1上的布置方式可对应于单元串cstr中的存储器单元晶体管mct的布置方式。
72.多个第三传输晶体管ptr3中的每一个可包括第三有源区域300、形成在第三有源区域300中并且在第一方向d1上延伸的第三栅极g3以及在第二方向d2上形成在第三有源区域300中第三栅极g3的两侧的源极s和漏极d。在这种情况下，两个第三栅极g3可形成在第三有源区域300中。为了减小面积，多个第三传输晶体管ptr3可具有共享漏极d的一对第三传输晶体管ptr3共享一个第三有源区域300的结构。为了高效布线联接，第三栅极g3可联接到第一栅极g1和第二栅极g2，但是一对第一栅极g1和第二栅极g2可联接到一个第三栅极g3以形成选通线gl1和gl2。在这种情况下，不同的块选择信号bs可被施加到第一选通线gl1和第二选通线gl2。例如，用于选择第一存储块blk0的块选择信号bs可被施加到第一选通线gl1，并且用于选择第二存储块blk1的块选择信号bs可被施加到第二选通线gl2。此外，第三栅极g3在第二方向d2上的线宽可大于在第二方向d2上第一栅极g1的线宽和第二栅极g2的线宽中的每一个。因此，第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更长的沟道长度。
73.第三有源区域300可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第三有源区域300的短轴线宽l3可对应于第三传输晶体管ptr3的沟道宽度。第三有源区域300的长轴线宽w3可大于第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个(w3>w1＝w2)。在这种情况下，第三有源区域300的长轴线宽w3可以是第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个两倍以上那么大。第三有源区域300的短轴线宽l3可大于第一有源区域100的短轴线宽l1并且可等于第二有源区域200的短轴线宽l2(l1<l3＝l2)。因此，第三有源区域300的面积可大于第二有源区域200的面积和第一有源区域100的面积中的每一个。第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更大的沟道面积。换言之，驱动具有第三电平电压的驱动信号si的第三传输晶体管ptr3的沟道面积可大于驱动具有低于第三电平电压的第二电平电压的驱动信号dsi的第二传输晶体管ptr2的沟道面积。第
二传输晶体管ptr2的沟道面积可大于驱动具有低于第二电平电压的第一电平电压的驱动信号ss、ds的第一传输晶体管ptr1的沟道面积。此外，在与一个第三有源区域300对应的面积中可设置两个第二有源区域200，并且在该面积中可设置两个或更多个第一有源区域100。
74.彼此相邻的第一有源区域100和第二有源区域200可在第一方向d1上间隔开并以第一间隔s1设置。彼此相邻的第二有源区域200和第三有源区域300可在第一方向d1上间隔开并以第二间隔s2设置。彼此相邻的第三有源区域300可在第一方向d1上间隔开并以第三间隔s3设置。在这种情况下，第一间隔s1至第三间隔s3可全部相同。如果第一间隔s1至第三间隔s3全部相同，则布局设计可变得更容易并且工艺难度级别可降低。
75.如上所述，在根据第一实施方式的半导体存储器装置中，传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平而具有不同沟道面积的多个传输晶体管。因此，传输tr单元的整个布局的面积可减小，并且还可防止归因于面积的减小的操作特性劣化。
76.此外，由于传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平而具有不同沟道面积的多个传输晶体管，所以传输tr单元的整个布局的长度在选通线gl1和gl2延伸的方向上(即，在第一方向d1上)减小。因此，可解决归因于存储器单元层叠物(或存储器单元阵列)的级数增加的封装装配问题。
77.如图3、图4b和图4c所示，第一实施方式示出传输tr单元中的多个传输晶体管分别与配置单元串cstr的多个晶体管对应的情况。在修改示例中，单元串cstr中的多个虚设晶体管dmct中的一些或全部可共享一个第二传输晶体管ptr2。其原因在于，在操作时，虚设晶体管dmct仅用于在相邻的选择晶体管sst、dst与存储器单元晶体管mct之间以及存储器单元晶体管mct之间提供联接。
78.参照图4b，第二虚设晶体管dmct2和第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。因此，由于与第一实施方式相比不需要位于第三有源区域300之间的第二有源区域200，所以在第一方向d1上传输tr单元的整个布局的面积可进一步减小。第一虚设晶体管dmct1和第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。
79.参照图4c，第一虚设晶体管dmct1至第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。因此，由于与第一实施方式相比不需要位于第三有源区域300之间的第二有源区域200和位于第一有源区域100与第三有源区域300之间的第二有源区域200中的任一个，所以在第一方向d1上传输tr单元的整个布局的面积可进一步减小。
80.彼此相邻的第一有源区域100和第三有源区域300可在第一方向d1上间隔开并且可以第四间隔s4设置。第一间隔s1至第四间隔s4可全部相同。
81.图5a是示出根据第二实施方式的半导体存储器装置的传输tr单元的平面图。图5b和图5c是示出根据第二实施方式的半导体存储器装置的传输tr单元的修改示例的平面图。
82.如图3和图5a所示，传输tr单元可包括多个第一传输晶体管ptr1、多个第二传输晶体管ptr2和多个第三传输晶体管ptr3。
83.多个第一传输晶体管ptr1中的每一个可具有施加有具有第一电平电压的驱动信号ss、ds的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第一电平电压供应给源极选择晶体管sst的栅极和漏极选择晶体管dst的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第一传输晶体管ptr1的数量可与单元串cstr中的
源极选择晶体管sst的数量和漏极选择晶体管dst的数量之和相同。
84.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第一传输晶体管ptr1可在第一方向d1上设置在最外部。即，传输tr单元中的第一传输晶体管ptr1在第一方向d1上的布置方式可对应于垂直于基板的表面延伸的单元串cstr中的源极选择晶体管sst和漏极选择晶体管dst的布置方式。在第一方向d1上的多个第一传输晶体管ptr1当中，联接到位于单元串cstr的底部的源极选择晶体管sst的第一传输晶体管ptr1可与单元串cstr相邻定位。联接到位于单元串cstr的顶部的漏极选择晶体管dst的第一传输晶体管ptr1可位于距单元串cstr最远距离处。
85.多个第一传输晶体管ptr1中的每一个可包括第一有源区域100、形成在第一有源区域100中并且在第一方向d1上延伸的第一栅极g1以及在第二方向d2上形成在第一有源区域100中第一栅极g1的两侧的源极s和漏极d。在这种情况下，两个第一栅极g1可形成在第一有源区域100中。为了减小面积，多个第一传输晶体管ptr1可具有共享漏极d的一对第一传输晶体管ptr1共享一个第一有源区域100的结构。
86.第一有源区域100可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第一有源区域100的短轴线宽l1可对应于第一传输晶体管ptr1的沟道宽度。
87.多个第二传输晶体管ptr2中的每一个可具有施加有具有高于第一电平电压的第二电平电压的驱动信号dsi的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第二电平电压供应给虚设晶体管dmct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第二传输晶体管ptr2的数量可与单元串cstr中的虚设晶体管dmct的数量相同。
88.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第二传输晶体管ptr2中的一些可在第一方向d1上设置在第一传输晶体管ptr1与第三传输晶体管ptr3之间，并且可将具有第二电平电压的驱动信号dsi发送到第一虚设晶体管dmct1和第二虚设晶体管dmct2。多个第二传输晶体管ptr2的其余部分可设置在传输tr单元的中间(即，第三传输晶体管ptr3之间)。位于第三传输晶体管ptr3之间的第二传输晶体管ptr2可将具有第二电平电压的驱动信号dsi发送到第三虚设晶体管dmct3。即，传输tr单元中的第二传输晶体管ptr2在第一方向d1上的布置方式可对应于单元串cstr中的虚设晶体管dmct的布置方式。
89.多个第二传输晶体管ptr2中的每一个可包括第二有源区域200、形成在第二有源区域200中并且在第一方向d1上延伸的第二栅极g2以及在第二方向d2上形成在第二有源区域200中第二栅极g2的两侧的源极s和漏极d。在这种情况下，两个第二栅极g2可形成在第二有源区域200中。为了减小面积，多个第二传输晶体管ptr2可具有共享漏极d的一对第二传输晶体管ptr2共享一个第二有源区域200的结构。此外，为了高效布线联接，第二栅极g2可联接到第一栅极g1并且可在第二方向d2上具有相同的线宽。因此，第一传输晶体管ptr1和第二传输晶体管ptr2可具有相同的沟道长度。
90.第二有源区域200可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第二有源区域200的短轴线宽l2可对应于第二传输晶体管ptr2的沟道宽度。第二有源区域200的长轴线宽w2可等于第一有源区域100的长轴线宽w1(w1＝w2)。第二有源区域200的短轴线宽l2可大于第一有源区域100的短轴线宽l1(l1<l2)。因此，第一
传输晶体管ptr1和第二传输晶体管ptr2可具有不同的沟道宽度。因此，第一传输晶体管ptr1的沟道面积可小于第二传输晶体管ptr2的沟道面积。尽管第一传输晶体管ptr1的沟道面积小于第二传输晶体管ptr2，由于第一传输晶体管ptr1发送具有低于第二电平电压的第一电平电压的驱动信号ds、ss，所以第一传输晶体管ptr1的操作特性可能不劣化。即，第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个可被配置为具有与传输晶体管所发送的驱动信号的电压电平对应的沟道面积。
91.多个第三传输晶体管ptr3中的每一个可具有施加有具有高于第二电平电压的第三电平电压的驱动信号si的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第三电平电压供应给存储器单元晶体管mct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第三传输晶体管ptr3的数量可与单元串cstr中的存储器单元晶体管mct的数量相同。
92.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第三传输晶体管ptr3可设置在第二传输晶体管ptr2之间，但是可在第一方向d1上对称设置在位于传输tr单元的中间的第二传输晶体管ptr2的两侧。即，传输tr单元中的第三传输晶体管ptr3在第一方向d1上的布置方式可对应于单元串cstr中的存储器单元晶体管mct的布置方式。
93.多个第三传输晶体管ptr3中的每一个可包括第三有源区域300、形成在第三有源区域300中并且在第一方向d1上延伸的第三栅极g3以及在第二方向d2上形成在第三有源区域300中第三栅极g3的两侧的源极s和漏极d。在这种情况下，两个第三栅极g3可形成在第三有源区域300中。为了减小面积，多个第三传输晶体管ptr3可具有共享漏极d的一对第三传输晶体管ptr3共享一个第三有源区域300的结构。为了高效布线联接，第三栅极g3可联接到第一栅极g1和第二栅极g2并且可在第二方向d2上具有相同的线宽。因此，第一传输晶体管ptr1、第二传输晶体管ptr2和第三传输晶体管ptr3可全部具有相同的沟道长度。由于第一栅极g1至第三栅极g3全部在第二方向d2上具有相同的线宽，所以选通线gl1和gl2中的每一个可以是在第一方向d1上延伸的线型图案。因此，选通线gl1、gl2的设计可变得更容易，并且工艺难度级别可降低。此外，由于不存在选通线gl1、gl2分支或者分支的选通线gl1、gl2合并的区域，所以可更有效地减小有源区域100、200和300之间的间隔。
94.第三有源区域300可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第三有源区域300的短轴线宽l3可对应于第三传输晶体管ptr3的沟道宽度。第三有源区域300的长轴线宽w3可等于第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个(w1＝w2＝w3)。第三有源区域300的短轴线宽l3可大于第一有源区域100的短轴线宽l1和第二有源区域200的短轴线宽l2中的每一个(l1<l2<l3)。因此，第三有源区域300的面积可最大，并且第一有源区域100的面积可最小。第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更大的沟道面积。换言之，驱动具有第三电平电压的驱动信号si的第三传输晶体管ptr3的沟道面积可大于驱动具有低于第三电平电压的第二电平电压的驱动信号dsi的第二传输晶体管ptr2的沟道面积。第二传输晶体管ptr2的沟道面积可大于驱动具有低于第二电平电压的第一电平电压的驱动信号ss、ds的第一传输晶体管ptr1的沟道面积。
95.彼此相邻的第一有源区域100和第二有源区域200可在第一方向d1上间隔开并以第一间隔s1设置。彼此相邻的第二有源区域200和第三有源区域300可在第一方向d1上间隔
开并以第二间隔s2设置。彼此相邻的第三有源区域300可在第一方向d1上间隔开并以第三间隔s3设置。在这种情况下，第一间隔s1至第三间隔s3可全部相同。如果第一间隔s1至第三间隔s3全部相同，则布局设计可变得更容易，并且工艺难度级别可降低。
96.如上所述，在根据第二实施方式的半导体存储器装置中，传输tr单元可配置有基于驱动信号ds、ss、si和dsi的电压电平具有不同沟道面积的多个传输晶体管。因此，传输tr单元的整个布局的面积可减小，并且还可防止归因于面积的减小的操作特性劣化。
97.此外，由于传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平具有不同沟道面积的多个传输晶体管，所以在选通线gl1和gl2延伸的方向上(即，在第一方向d1上)传输tr单元的整个布局的长度减小。因此，可解决归因于存储器单元层叠物(或存储器单元阵列)的级数的增加的封装装配问题。
98.如图3、图5b和图5c所示，第二实施方式示出在传输tr单元中，多个传输晶体管分别与配置单元串cstr的多个晶体管对应的情况。在修改示例中，单元串cstr中的多个虚设晶体管dmct中的一些或全部可共享一个第二传输晶体管ptr2。其原因在于，在操作时，虚设晶体管dmct仅用于在相邻的选择晶体管sst和dst与存储器单元晶体管mct之间以及存储器单元晶体管mct之间提供联接。
99.参照图5b，第二虚设晶体管dmct2和第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。因此，由于与第二实施方式相比不需要位于第三有源区域300之间的第二有源区域200，所以在第一方向d1上传输tr单元的整个布局的面积可进一步减小。第一虚设晶体管dmct1和第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。
100.参照图5c，第一虚设晶体管dmct1至第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。因此，由于与第一实施方式相比不需要位于第三有源区域300之间的第二有源区域200和位于第一有源区域100与第三有源区域300之间的第二有源区域200中的任一个，所以在第一方向d1上传输tr单元的整个布局的面积可进一步减小。
101.彼此相邻的第一有源区域100和第三有源区域300可在第一方向d1上间隔开并以第四间隔s4设置。第一间隔s1至第四间隔s4可全部相同。
102.图6a是示出根据第三实施方式的半导体存储器装置的传输tr单元的平面图。图6b是示出根据第三实施方式的半导体存储器装置的传输tr单元的修改示例的平面图。
103.如图3和图6a所示，传输tr单元可包括多个第一传输晶体管ptr1、多个第二传输晶体管ptr2和多个第三传输晶体管ptr3。
104.多个第一传输晶体管ptr1中的每一个可具有施加有具有第一电平电压的驱动信号ss、ds的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第一电平电压供应给源极选择晶体管sst的栅极和漏极选择晶体管dst的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第一传输晶体管ptr1的数量可与单元串cstr中的源极选择晶体管sst的数量和漏极选择晶体管dst的数量之和相同。
105.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第一传输晶体管ptr1可在第一方向d1上设置在最外部。即，传输tr单元中的第一传输晶体管ptr1在第一方向d1上的布置方式可对应于从基板的表面垂直延伸的单元串cstr中的源极选择晶体管sst和漏极选择晶体管dst的布置方式。在第一方向d1上的多个第一传输晶体管ptr1当中，联接到位于单元串cstr的底部的源极选择晶体管sst的第一传输晶体管ptr1可与单元串cstr相
邻定位。联接到位于单元串cstr的顶部的漏极选择晶体管dst的第一传输晶体管ptr1可位于距单元串cstr最远距离处。
106.多个第一传输晶体管ptr1中的每一个可包括第一有源区域100、形成在第一有源区域100中并且在第一方向d1上延伸的第一栅极g1以及在第二方向d2上形成在第一有源区域100中第一栅极g1的两侧的源极s和漏极d。在这种情况下，两个第一栅极g1可形成在第一有源区域100中。为了减小面积，多个第一传输晶体管ptr1可具有共享漏极d的一对第一传输晶体管ptr1共享一个第一有源区域100的结构。为了描述方便，图6a示出共享第一有源区域100的一对第一传输晶体管ptr1中的仅一个联接到选择晶体管的情况，但另一个第一传输晶体管ptr1也可联接到选择晶体管。在这种情况下，一对第一传输晶体管ptr1可联接到同一选择晶体管或不同的选择晶体管。
107.第一有源区域100可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第一有源区域100的短轴线宽l1可对应于第一传输晶体管ptr1的沟道宽度。
108.多个第二传输晶体管ptr2中的每一个可具有施加有具有高于第一电平电压的第二电平电压的驱动信号dsi的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第二电平电压供应给虚设晶体管dmct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第二传输晶体管ptr2的数量可与单元串cstr中的虚设晶体管dmct的数量相同。
109.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第二传输晶体管ptr2中的一些可在第一方向d1上设置在第一传输晶体管ptr1与第三传输晶体管ptr3之间，并且可将具有第二电平电压的驱动信号dsi发送到第一虚设晶体管dmct1和第二虚设晶体管dmct2。多个第二传输晶体管ptr2的其余部分可设置在传输tr单元的中间(即，第三传输晶体管ptr3之间)。位于第三传输晶体管ptr3之间的第二传输晶体管ptr2可将具有第二电平电压的驱动信号dsi发送到第三虚设晶体管dmct3。即，传输tr单元中的第二传输晶体管ptr2在第一方向d1上的布置方式可对应于单元串cstr中的虚设晶体管dmct的布置方式。
110.多个第二传输晶体管ptr2中的每一个可包括第二有源区域200、形成在第二有源区域200中并且在第一方向d1上延伸的第二栅极g2以及在第二方向d2上形成在第二有源区域200中第二栅极g2的两侧的源极s和漏极d。在这种情况下，两个第二栅极g2可形成在第二有源区域200中。为了减小面积，多个第二传输晶体管ptr2可具有共享漏极d的一对第二传输晶体管ptr2共享一个第二有源区域200的结构。此外，为了高效布线联接，第二栅极g2可联接到第一栅极g1并且可在第二方向d2上具有相同的线宽。因此，第一传输晶体管ptr1和第二传输晶体管ptr2可具有相同的沟道长度。为了描述方便，图6a示出共享第二有源区域200的一对第二传输晶体管ptr2中的仅一个联接到虚设晶体管dmct的情况，但另一个第二传输晶体管ptr2也可联接到虚设晶体管dmct。在这种情况下，一对第二传输晶体管ptr2可联接到同一虚设晶体管dmct或不同的虚设晶体管dmct。
111.第二有源区域200可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第二有源区域200的短轴线宽l2可对应于第二传输晶体管ptr2的沟道宽度。第二有源区域200的长轴线宽w2可等于第一有源区域100的长轴线宽w1(w1＝w2)。第二有源区域200的短轴线宽l2可大于第一有源区域100的短轴线宽l1(l1<l2)。因此，第一
传输晶体管ptr1和第二传输晶体管ptr2可具有不同的沟道宽度。因此，第一传输晶体管ptr1的沟道面积可小于第二传输晶体管ptr2的沟道面积。尽管第一传输晶体管ptr1的沟道面积小于第二传输晶体管ptr2，由于其发送具有低于第二电平电压的第一电平电压的驱动信号ds、ss，所以第一传输晶体管ptr1的操作特性可能不劣化。即，第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个可被配置为具有与传输晶体管所发送的驱动信号的电压电平对应的沟道面积。
112.多个第三传输晶体管ptr3中的每一个可具有施加有具有高于第二电平电压的第三电平电压的驱动信号si的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第三电平电压供应给存储器单元晶体管mct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第三传输晶体管ptr3的数量可与单元串cstr中的存储器单元晶体管mct的数量相同。
113.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第三传输晶体管ptr3可设置在第二传输晶体管ptr2之间，但是可在第一方向d1上对称设置在位于传输tr单元的中间的第二传输晶体管ptr2的两侧。即，传输tr单元中的第三传输晶体管ptr3在第一方向d1上的布置方式可对应于单元串cstr中的存储器单元晶体管mct的布置方式。
114.多个第三传输晶体管ptr3中的每一个可包括第三有源区域300、形成在第三有源区域300中并且在第一方向d1上延伸的第三栅极g3以及在第二方向d2上形成在第三有源区域300中第三栅极g3的两侧的源极s和漏极d。在这种情况下，两个第三栅极g3可形成在第三有源区域300中。为了减小面积，多个第三传输晶体管ptr3可具有共享漏极d的一对第三传输晶体管ptr3共享一个第三有源区域300的结构。为了高效布线联接，第三栅极g3可联接到第一栅极g1和第二栅极g2，但是一对第一栅极g1和第二栅极g2可联接到一个第三栅极g3以形成选通线gl1和gl2。在这种情况下，不同的块选择信号bs可被施加到第一选通线gl1和第二选通线gl2。例如，用于选择第一存储块blk0的块选择信号bs可被施加到第一选通线gl1。用于选择第二存储块blk1的块选择信号bs可被施加到第二选通线gl2。此外，第三栅极g3在第二方向d2上的线宽可大于第一栅极g1的线宽和第二栅极g2的线宽中的每一个。因此，第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更长的沟道长度。
115.第三有源区域300可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第三有源区域300的短轴线宽l3可对应于第三传输晶体管ptr3的沟道宽度。第三有源区域300的长轴线宽w3可大于第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个(w3>w1＝w2)。在这种情况下，第三有源区域300的长轴线宽w3可以是第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个两倍以上那么大。第三有源区域300的短轴线宽l3可大于第一有源区域100的短轴线宽l1和第二有源区域200的短轴线宽l2中的每一个(l1<l2<l3)。因此，第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更大的沟道面积。换言之，驱动具有第三电平电压的驱动信号si的第三传输晶体管ptr3的沟道面积可大于驱动具有低于第三电平电压的第二电平电压的驱动信号dsi的第二传输晶体管ptr2的沟道面积。第二传输晶体管ptr2的沟道面积可大于驱动具有低于第二电平电压的第一电平电压的驱动信号ss、ds的第一传输晶体管ptr1的沟道面积。此外，在与一个第三有源区域300对应的面积中
可设置两个第二有源区域200，并且在该面积中可设置两个或更多个第一有源区域100。
116.彼此相邻的第一有源区域100和第二有源区域200可在第一方向d1上间隔开并以第一间隔s1设置。彼此相邻的第二有源区域200和第三有源区域300可在第一方向d1上间隔开并以第二间隔s2设置。彼此相邻的第三有源区域300可在第一方向d1上间隔开并以第三间隔s3设置。在这种情况下，第一间隔s1和第三间隔s3可相同，并且第二间隔s2可大于第一间隔s1和第三间隔s3中的每一个。在这种情况下，第二间隔s2用于提供选通线分支或分支的选通线合并的区域。提供第一间隔s1和第三间隔s3以减小在第一方向d1上传输tr单元的整个布局的线宽。因此，可获得稳定的结构，并且集成度可改进。
117.如上所述，在根据第三实施方式的半导体存储器装置中，传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平具有不同沟道面积的多个传输晶体管。因此，传输tr单元的整个布局的面积可减小，并且还可防止归因于面积的减小的操作特性劣化。
118.此外，由于传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平具有不同沟道面积的多个传输晶体管，可通过减小在选通线gl1和gl2延伸的方向上(即，在第一方向d1上)传输tr单元的整个布局的长度来解决归因于存储器单元层叠物(或存储器单元阵列)的级数的增加的封装装配问题。
119.如图3和图6b所示，第三实施方式示出传输tr单元中的多个传输晶体管分别与配置单元串cstr的多个晶体管对应的情况。在修改示例中，单元串cstr中的多个虚设晶体管dmct中的一些或全部可共享一个第二传输晶体管ptr2。其原因在于，在操作时，虚设晶体管dmct仅用于在相邻的选择晶体管sst、dst与存储器单元晶体管mct之间以及存储器单元晶体管mct之间提供联接。
120.参照图6b，第二虚设晶体管dmct2和第三虚设晶体管dmct3可被配置为共享一个第二传输晶体管ptr2。因此，由于与第三实施方式相比不需要位于第三有源区域300之间的第二有源区域200，所以在第一方向d1上传输tr单元的整个布局的面积可进一步减小。
121.图7是示出根据第四实施方式的半导体存储器装置的传输tr单元的平面图。
122.如图3和图7所示，根据第四实施方式的传输tr单元可包括多个第一传输晶体管ptr1、多个第二传输晶体管ptr2和多个第三传输晶体管ptr3。
123.多个第一传输晶体管ptr1中的每一个可具有施加有具有第一电平电压的驱动信号ss、ds的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第一电平电压供应给源极选择晶体管sst的栅极和漏极选择晶体管dst的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第一传输晶体管ptr1的数量可与单元串cstr中的源极选择晶体管sst的数量和漏极选择晶体管dst的数量之和相同。
124.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第一传输晶体管ptr1可在第一方向d1上设置在最外侧。即，传输tr单元中的第一传输晶体管ptr1在第一方向d1上的布置方式可对应于从基板的表面垂直延伸的单元串cstr中的源极选择晶体管sst和漏极选择晶体管dst的布置方式。在第一方向d1上的多个第一传输晶体管ptr1当中，联接到位于单元串cstr的底部的源极选择晶体管sst的第一传输晶体管ptr1可与单元串cstr相邻定位，并且联接到位于单元串cstr的顶部的漏极选择晶体管dst的第一传输晶体管ptr1可位于距单元串cstr最远距离处。
125.多个第一传输晶体管ptr1中的每一个可包括第一有源区域100、形成在第一有源
区域100中并且在第一方向d1上延伸的第一栅极g1以及在第二方向d2上形成在第一有源区域100中第一栅极g1的两侧的源极s和漏极d。在这种情况下，一个第一栅极g1可形成在第一有源区域100中。
126.第一有源区域100可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第一有源区域100的短轴线宽l1可对应于第一传输晶体管ptr1的沟道宽度。
127.多个第二传输晶体管ptr2中的每一个可具有施加有具有高于第一电平电压的第二电平电压的驱动信号dsi的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第二电平电压供应给虚设晶体管dmct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第二传输晶体管ptr2的数量可与单元串cstr中的虚设晶体管dmct的数量相同。
128.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第二传输晶体管ptr2中的一些可在第一方向d1上设置在第一传输晶体管ptr1与第三传输晶体管ptr3之间，并且可将具有第二电平电压的驱动信号dsi发送到第一虚设晶体管dmct1和第二虚设晶体管dmct2。多个第二传输晶体管ptr2的其余部分可设置在传输tr单元的中间(即，第三传输晶体管ptr3之间)。位于第三传输晶体管ptr3之间的第二传输晶体管ptr2可将具有第二电平电压的驱动信号dsi发送到第三虚设晶体管dmct3。即，传输tr单元中的第二传输晶体管ptr2在第一方向d1上的布置方式可对应于单元串cstr中的虚设晶体管dmct的布置方式。
129.多个第二传输晶体管ptr2中的每一个可包括第二有源区域200、形成在第二有源区域200中并且在第一方向d1上延伸的第二栅极g2以及在第二方向d2上形成在第二有源区域200中第二栅极g2的两侧的源极s和漏极d。在这种情况下，一个第二栅极g2可形成在第二有源区域200中。此外，为了高效布线联接，第二栅极g2可联接到第一栅极g1并且可在第二方向d2上具有相同的线宽。因此，第一传输晶体管ptr1和第二传输晶体管ptr2可具有相同的沟道长度。
130.第二有源区域200可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第二有源区域200的短轴线宽l2可对应于第二传输晶体管ptr2的沟道宽度。第二有源区域200的长轴线宽w2可与第一有源区域100的长轴线宽w1相同(w1＝w2)。第二有源区域200的短轴线宽l2可大于第一有源区域100的短轴线宽l1(l1<l2)。因此，第一传输晶体管ptr1和第二传输晶体管ptr2可具有不同的沟道宽度。因此，第一传输晶体管ptr1的沟道面积可小于第二传输晶体管ptr2的沟道面积。尽管第一传输晶体管ptr1的沟道面积小于第二传输晶体管ptr2，由于其发送具有低于第二电平电压的第一电平电压的驱动信号ds、ss，所以第一传输晶体管ptr1的操作特性可能不劣化。即，第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个可被配置为具有与传输晶体管所发送的驱动信号的电压电平对应的沟道面积。
131.多个第三传输晶体管ptr3中的每一个可具有施加有具有高于第二电平电压的第三电平电压的驱动信号si的漏极d，并且可响应于施加到其栅极的块选择信号bs而将第三电平电压供应给存储器单元晶体管mct的栅极。在与存储块blk0和blk1中的任一个对应的传输tr单元或传输晶体管阵列中，第三传输晶体管ptr3的数量可与单元串cstr中的存储器单元晶体管mct的数量相同。
132.在与存储块blk0和blk1中的任一个对应的传输tr单元中，多个第三传输晶体管ptr3可设置在第二传输晶体管ptr2之间，但是可在第一方向d1上对称设置在位于传输tr单元的中间的第二传输晶体管ptr2的两侧。即，传输tr单元中的第三传输晶体管ptr3在第一方向d1上的布置方式可对应于单元串cstr中的存储器单元晶体管mct的布置方式。
133.多个第三传输晶体管ptr3中的每一个可包括第三有源区域300、形成在第三有源区域300中并且在第一方向d1上延伸的第三栅极g3以及在第二方向d2上形成在第三有源区域300中第三栅极g3的两侧的源极s和漏极d。在这种情况下，两个第三栅极g3可形成在一个第三有源区域300中。为了减小面积，多个第三传输晶体管ptr3可具有共享漏极d的一对第三传输晶体管ptr3共享一个第三有源区域300的结构。第三栅极g3可与第一栅极g1和第二栅极g2分离，并且第一栅极g1至第三栅极g3可通过布线联接并且形成在比第一栅极g1至第三栅极g3高的层中。此外，第三栅极g3在第二方向d2上的线宽可大于第一栅极g1的线宽和第二栅极g2的线宽中的每一个。因此，第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更长的沟道长度。
134.第三有源区域300可具有条型形状，其具有在第二方向d2上延伸的长轴和在第一方向d1上延伸的短轴。第三有源区域300的短轴线宽l3可对应于第三传输晶体管ptr3的沟道宽度。第三有源区域300的长轴线宽w3可大于第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个(w3>w1＝w2)。在这种情况下，第三有源区域300的长轴线宽w3可以是第一有源区域100的长轴线宽w1和第二有源区域200的长轴线宽w2中的每一个的四倍以上那么大。第三有源区域300的短轴线宽l3可大于第一有源区域100的短轴线宽l1和第二有源区域200的短轴线宽l2中的每一个(l1<l2<l3)。因此，第三传输晶体管ptr3可具有比第一传输晶体管ptr1和第二传输晶体管ptr2中的每一个更大的沟道面积。换言之，驱动具有第三电平电压的驱动信号si的第三传输晶体管ptr3的沟道面积可大于驱动具有低于第三电平电压的第二电平电压的驱动信号dsi的第二传输晶体管ptr2的沟道面积。第二传输晶体管ptr2的沟道面积可大于驱动具有低于第二电平电压的第一电平电压的驱动信号ss、ds的第一传输晶体管ptr1的沟道面积。此外，在与一个第三有源区域300对应的面积中可设置四个第二有源区域200和四个第一有源区域100。
135.彼此相邻的第一有源区域100和第二有源区域200可在第一方向d1上间隔开并以第一间隔s1设置。彼此相邻的第二有源区域200和第三有源区域300可在第一方向d1上间隔开并以第二间隔s2设置。彼此相邻的第三有源区域300可在第一方向d1上间隔开并以第三间隔s3设置。在这种情况下，第一间隔s1和第三间隔s3可相同，并且第二间隔s2可大于第一间隔s1和第三间隔s3中的每一个。
136.如上所述，在根据第四实施方式的半导体存储器装置中，传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平具有不同沟道面积的多个传输晶体管。因此，传输tr单元的整个布局的面积可减小，并且还可防止归因于面积的减小的操作特性劣化。
137.此外，由于传输tr单元配置有基于驱动信号ds、ss、si和dsi的电压电平具有不同沟道面积的多个传输晶体管，所以可通过减小在选通线gl1和gl2延伸的方向上(即，在第一方向d1上)传输tr单元的整个布局的长度来解决归因于存储器单元层叠物(或存储器单元阵列)的级数的增加的封装装配问题。
138.以下，下面参照附图详细描述根据实施方式的可应用于半导体存储器装置的传输
晶体管的传输晶体管的结构及其制造方法。
139.图8a是示出根据第一实施方式的半导体存储器装置的传输晶体管的平面图。图8b和图8c是示出沿着图8a的线i-i’和ii-ii’截取的根据第一实施方式的半导体存储器装置的传输晶体管的横截面图。
140.如图8a至图8c所示，传输晶体管可包括：基板400；隔离膜406，其形成在基板400中并被配置为限定有源区域410；场停止区域408，其在隔离膜406下方形成在基板400中；栅极420，其形成在基板400上方并且在第一方向d1上横越有源区域410和隔离膜406二者；至少一个沟道沟槽412，其在栅极420下方形成在基板400中，栅极420被掩埋在其中，并且被配置为增加传输晶体管的沟道面积；以及源极s和漏极d，其在第二方向d2上形成在有源区域410中栅极420的两侧。
141.基板400可以是单晶半导体膜。例如，基板400可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板和使用选择性外延生长方法形成的外延薄膜中的任一个。
142.隔离膜406可包括形成在基板400中的隔离沟槽402以及被配置为间隙填充隔离沟槽402的间隙填充绝缘膜404。间隙填充绝缘膜404可以是从由氧化物膜、氮化物膜和氮氧化物膜组成的组中选择的任何单个膜，或者可以是氧化物膜、氮化物膜和氮氧化物膜中的两个或更多个层叠的多层膜。在隔离膜406下方形成在基板400中的场停止区域408可通过将杂质离子注入到隔离膜406下方的基板400中来形成，并且可用于将相邻有源区域410连同隔离膜406电隔离。
143.形成在有源区域410中的沟道沟槽412用于增加传输晶体管的沟道面积。沟道沟槽可形成为与栅极420交叠并且可使用形成隔离沟槽402的工艺来形成。由于使用形成隔离沟槽402的工艺来形成沟道沟槽412，沟道宽度可比沟道长度更容易增加，并且由于沟道面积通过沟道宽度的增加而增加，所以可确保进一步改进的电流驱动功率。
144.由于使用形成隔离沟槽402的工艺来形成沟道沟槽412，所以沟道沟槽412在第一方向d1上的线宽可与隔离沟槽402在第一方向d1上的线宽相同，并且沟道沟槽412在第二方向d2上的线宽可等于或小于栅极420在第二方向d2上的线宽。因此，根据第一实施方式的传输晶体管可应用于有源区域410在第一方向d1上的线宽是位于有源区域410之间的隔离膜406的线宽至少两倍以上那么大的情况。
145.此外，沟道沟槽412距基板400的表面的深度可与隔离沟槽402的深度相同。这是为了在有限面积内确保最大沟道面积并且还使用形成隔离沟槽402的工艺改进工艺效率。在这种情况下，尽管形成与隔离沟槽402具有相同深度的沟道沟槽412，但可通过场停止区域408防止与形成在相邻有源区域410中的传输晶体管的干扰现象。
146.栅极420可具有栅极绝缘膜414和栅电极416层叠的结构。栅极间隔物418可形成在栅极420的两个侧壁上。栅极420可形成为在第一方向d1上横越隔离膜406和有源区域410二者，并且一些栅极420可形成为掩埋形成在有源区域410中的沟道沟槽412。
147.源极s和漏极d可包括通过将杂质离子注入到栅极420两侧的基板400中而形成的相应杂质区域422。杂质区域422可具有与场停止区域408的导电类型不同的导电类型。
148.如上所述，根据第一实施方式的传输晶体管包括与栅极420交叠的沟道沟槽412，因此有效地增加传输晶体管的沟道面积，防止有限面积内的传输晶体管的特性劣化，并且
还有效地减小传输tr单元的整个布局的面积。
149.图9a至图9c是示出沿着图8a的线i-i’截取的根据第一实施方式的半导体存储器装置的传输晶体管的横截面图。
150.如图9a所示，在基板400中形成用于隔离的掩模图案(未示出)之后，通过使用掩模图案作为蚀刻屏障蚀刻基板400来形成隔离沟槽402。
151.接下来，在将杂质离子注入到隔离沟槽402的底部下方的基板400之后，通过执行用于活化所注入的杂质离子的退火工艺来形成场停止区域408。
152.如图9b所示，通过将间隙填充绝缘膜404掩埋在隔离沟槽402中来形成隔离膜406。间隙填充绝缘膜404可以是从由氧化物膜、氮化物膜和氮氧化物膜组成的组中选择的任何单个膜，或者可以是氧化物膜、氮化物膜和氮氧化物膜中的两个或更多个层叠的多层膜。
153.因此，可限定多个有源区域410。
154.接下来，在隔离膜406和形成在有源区域410中的基板400上形成用于形成沟道沟槽412的掩模图案(未示出)。通过使用掩模图案作为蚀刻屏障蚀刻有源区域410的基板400来形成沟道沟槽412。沟道沟槽412可使用形成隔离沟槽402的工艺来形成，并且可形成为相对于基板400的表面与隔离沟槽402具有相同的深度。沟道沟槽412在第一方向d1上的线宽可与隔离沟槽402在第一方向d1上的线宽相同。此外，沟道沟槽412在第二方向d2上的线宽可等于或小于要通过后续工艺形成的栅极420在第二方向d2上的线宽。
155.如图9c所示，在已形成有沟道沟槽412的基板400上形成用于栅极420的栅极绝缘膜414和导电膜依次层叠的栅极层叠膜之后，通过选择性地蚀刻栅极层叠膜来形成横越隔离膜406和有源区域410二者并被部分地掩埋在沟道沟槽412中的栅极420。
156.接下来，在栅极420的两个侧壁上形成栅极间隔物418。通过将杂质离子注入到栅极420两侧的有源区域410中来形成用作源极s和漏极d的杂质区域422。
157.可通过上述工艺来形成根据第一实施方式的半导体存储器装置的传输晶体管。
158.图10a是示出根据第二实施方式的半导体存储器装置的传输晶体管的平面图。图10b和图10c是示出沿着图10a中的线i-i’和ii-ii’截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
159.如图10a至图10c所示，根据第二实施方式的传输晶体管可包括：基板500；隔离膜506，其形成在基板500中并被配置为限定有源区域510；场停止区域508，其在隔离膜506下方形成在基板500中；栅极520，其形成在基板500上方并且在第一方向d1上横穿有源区域510和隔离膜506二者；至少一个沟道沟槽512a，其在栅极520下方形成在基板500中，栅极520被掩埋在其中，并且被配置为增加传输晶体管的沟道面积；源极s和漏极d，其在第二方向d2上形成在有源区域510中栅极520的两侧。
160.基板500可以是单晶半导体膜。例如，基板500可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板和使用选择性外延生长方法形成的外延薄膜中的任一个。
161.隔离膜506可包括形成在基板500中的隔离沟槽502以及被配置为间隙填充隔离沟槽502的间隙填充绝缘膜504。间隙填充绝缘膜504可以是从由氧化物膜、氮化物膜和氮氧化物膜组成的组中选择的任何单个膜，或者可以是氧化物膜、氮化物膜和氮氧化物膜中的两个或更多个层叠的多层膜。在隔离膜506下方形成在基板500中的场停止区域508可通过将
杂质离子注入到隔离膜506下方的基板500中来形成。场停止区域508可用于将相邻有源区域510连同隔离膜506电隔离。
162.形成在有源区域510中的沟道沟槽512a用于增加传输晶体管的沟道面积。沟道沟槽512a可形成为与栅极520交叠并且可使用形成隔离沟槽502的工艺来形成。由于使用形成隔离沟槽402的工艺来形成沟道沟槽512a，沟道宽度可比沟道长度更容易增加，并且由于沟道面积通过沟道宽度的增加而增加，所以可确保进一步改进的电流驱动功率。由于使用形成隔离沟槽502的工艺来形成沟道沟槽512a，所以沟道沟槽512a在第一方向d1上的线宽可与隔离沟槽502在第一方向d1上的线宽相同，并且沟道沟槽512a在第二方向d2上的线宽可与栅极520在第二方向d2上的线宽相同。因此，根据第二实施方式的传输晶体管可应用于有源区域510在第一方向d1上的线宽是位于有源区域510之间的隔离膜506的线宽至少两倍以上那么大的情况。
163.此外，沟道沟槽512a距基板500的表面的深度可与隔离沟槽502的深度相同。这是为了在有限面积内确保最大沟道面积并且还使用形成隔离沟槽502的工艺改进工艺效率。在这种情况下，尽管形成与隔离沟槽502具有相同深度的沟道沟槽512a，但可通过场停止区域408防止与形成在相邻有源区域510中的传输晶体管的干扰现象。
164.栅极520可具有栅极绝缘膜514和栅电极516层叠的结构。栅极间隔物518可形成在栅极520的两个侧壁上。栅极520可形成为在第一方向d1上横越隔离膜506和有源区域510二者，并且一些栅极520可形成为掩埋形成在有源区域510中的沟道沟槽512a。
165.源极s和漏极d可各自包括通过将杂质离子注入到栅极520两侧的基板500中而形成的杂质区域522。源极s和漏极d还可各自包括结沟槽512b，结沟槽512b从沟道沟槽512a在第二方向d2上延伸，被配置为在第一方向d1上划分杂质区域522，并且联接到隔离沟槽502；结绝缘膜524，其被配置为间隙填充结沟槽512b的一部分；以及导电膜，其形成在结绝缘膜524上，并且被配置为间隙填充剩余结沟槽512b并且将在第一方向d1上划分的杂质区域522电联接。
166.结沟槽512b可与形成沟道沟槽512a的工艺同时形成，并且可使用形成隔离沟槽502的工艺来形成。因此，结沟槽512b在第一方向d1上的线宽可与在第一方向d1上隔离沟槽502的线宽和沟道沟槽512a的线宽中的每一个相同。此外，结沟槽512b距基板500的表面的深度可与隔离沟槽502的深度和沟道沟槽512a的深度中的每一个相同。结沟槽512b和沟道沟槽512a可联接以具有在第二方向d2上延伸的线型图案。
167.间隙填充结沟槽512b的一部分的结绝缘膜524可包括对间隙填充绝缘膜504具有蚀刻选择性的材料。结绝缘膜524可包括从由氧化物膜、氮化物膜和氮氧化物膜组成的组中选择的任何单个膜或者氧化物膜、氮化物膜和氮氧化物膜中的两个或更多个层叠的多层膜。结绝缘膜524可形成在杂质区域522下方，并且可用于在物理上防止耗尽区域的过度延伸并且当高电压(例如，第二电平电压或第三电平电压)被施加到源极s和漏极d时防止穿通。
168.间隙填充结绝缘膜524上的剩余结沟槽512b的导电膜526可用于防止源极s和漏极d的接触面积减小，并且通过结绝缘膜524减小源极s和漏极d之间的接触电阻。为此，导电膜526可与杂质区域522形成欧姆接触，并且可包括电阻比杂质区域522低的导电材料。此外，结绝缘膜524和导电膜526邻接的界面可位于比杂质区域522的底部高的位置。这是为了从
根本上阻挡归因于导电膜526的泄漏电流的生成。
169.如上所述，根据第二实施方式的传输晶体管包括与栅极520交叠的沟道沟槽512a。因此，可有效地增加传输晶体管的沟道面积，可防止有限面积内的传输晶体管的特性劣化，并且也可有效地减小传输tr单元的整个布局的面积。
170.此外，由于源极s和漏极d包括杂质区域522、导电膜526、结沟槽512b和结绝缘膜524，所以传输晶体管的操作特性可进一步改进。
171.图11a至图11c是示出沿着图10a中的线i-i’截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。图12a至图12d是示出沿着图10a中的线ii-ii’截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
172.如图11a和图12a所示，在基板500上形成用于隔离的掩模图案(未示出)之后，通过使用掩模图案作为蚀刻屏障蚀刻基板500来形成隔离沟槽502。
173.接下来，在将杂质离子注入到隔离沟槽502的底部下方的基板500中之后，通过执行活化所注入的杂质离子的退火工艺来形成场停止区域508。
174.如图11b和图12b所示，通过将间隙填充绝缘膜504掩埋在隔离沟槽502中来形成隔离膜506。可使用从由氧化物膜、氮化物膜和氮氧化物膜组成的组中选择的任何单个膜或者氧化物膜、氮化物膜和氮氧化物膜中的两个或更多个层叠的多层膜来形成间隙填充绝缘膜504。
175.因此，可限定多个有源区域510。
176.接下来，在隔离膜506和形成在有源区域510中的基板500上形成用于形成沟道沟槽512a和结沟槽512b的掩模图案(未示出)。通过使用掩模图案作为蚀刻屏障蚀刻有源区域510的基板500来形成沟道沟槽512a和结沟槽512b。沟道沟槽512a和结沟槽512b可使用形成隔离沟槽502的工艺来形成，并且可形成为相对于基板500的表面与隔离沟槽502具有相同的深度。沟道沟槽512a和结沟槽512b中的每一个在第一方向d1上的线宽可与隔离沟槽502在第一方向d1上的线宽相同。此外，沟道沟槽512a在第二方向d2上的线宽可与要通过后续工艺形成的栅极520在第二方向d2上的线宽相同。结沟槽512b的线宽可与要通过后续工艺形成的源极s和漏极d中的每一个在第二方向d2上的线宽相同。即，沟道沟槽512a和结沟槽512b可具有在第二方向d2上横越有源区域510的形状。
177.如图11c和图12c所示，形成结绝缘膜524以掩埋沟道沟槽512a和结沟槽512b。结绝缘膜524可使用对间隙填充绝缘膜504具有蚀刻选择性的材料膜来形成，并且可使用由氧化物膜、氮化物膜和氮氧化物膜组成的组中选择的任何单个膜来形成，或者可以是氧化物膜、氮化物膜和氮氧化物膜中的两个或更多个层叠的多层膜。
178.接下来，通过选择性地去除掩埋在将形成栅极520的区域(即，沟道沟槽512a)中的结绝缘膜524来使沟道沟槽512a重新敞开。接下来，在具有沟道沟槽512a的基板500上形成用于栅极520的导电膜和栅极绝缘膜514依次层叠的栅极层叠膜之后，通过选择性地蚀刻栅极层叠膜来形成横越隔离膜506和有源区域510二者并被部分地掩埋在沟道沟槽512a中的栅极520。
179.接下来，在栅极520的两个侧壁上形成栅极间隔物518。通过将杂质离子注入到栅极520两侧的有源区域510中来形成杂质区域522。杂质区域522可用作源极s和漏极d。
180.如图11c和图12d所示，使与源极s和漏极d的区域对应的结绝缘膜524各自凹陷至
给定厚度。导电膜526被掩埋在结绝缘膜524凹陷的区域中。导电膜526可用于防止源极s和漏极d的接触面积减小，并且通过结绝缘膜524减小源极s和漏极d之间的接触电阻。为此，导电膜526可与杂质区域522形成欧姆接触，并且可使用电阻比杂质区域522低的导电材料来形成。此外，结绝缘膜524和导电膜526邻接的界面可形成为位于比杂质区域522的底部高的位置。根据第二实施方式的半导体存储器装置的传输晶体管可通过上述工艺形成。
181.上述实施方式示出了本公开的技术精神应用于3d非易失性半导体存储器装置(例如，3d nand)的情况，但是本公开的技术精神可应用于各种类型的半导体装置，例如配置逻辑电路或外围电路的晶体管、使用相变材料的存储器装置和使用磁阻材料的存储器装置。
182.此技术的效果在于，由于传输tr单元配置有基于驱动信号的电压电平具有不同沟道面积的多个传输晶体管，所以其可减小传输tr单元的整个布局的面积并且还防止归因于面积的减小的操作特性劣化。
183.此外，此技术的效果在于，由于传输tr单元配置有基于驱动信号的电压电平具有不同沟道面积的多个传输晶体管，所以其可通过减小在选通线延伸的方向上传输tr单元的整个布局的长度来解决归因于存储器单元层叠物(或存储器单元阵列)的级数的增加的封装装配问题。
184.图13是根据本发明的实施方式的存储器系统的配置的框图。
185.如图13所示，存储器系统1000可包括存储器装置1200和控制器1100。
186.存储器装置1200可用于存储诸如文本、图形和软件代码的各种数据类型。存储器装置1200可以是非易失性存储器。存储器装置1200可以是上面参照图1至图7描述的半导体装置。另外，存储器装置1200可包括多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接的单元串以及具有用于向单元串发送多个驱动信号的多个传输晶体管的传输晶体管(tr)单元。传输tr单元可包括：多个第一传输晶体管，其被配置为将多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到多个选择晶体管；以及多个第二传输晶体管，其被配置为将多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号分别发送到多个虚设晶体管。多个第二传输晶体管中的每一个的沟道面积可大于多个第一传输晶体管中的每一个的沟道面积。由于存储器装置1200按上述方式形成和制造，所以将省略其详细描述。
187.控制器1100可联接到主机和存储器装置1200，并且控制器1100可响应于来自主机的请求访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读操作、写操作、擦除操作和后台操作。
188.控制器1100可包括随机存取存储器(ram)1110、中央处理单元(cpu)1120、主机接口1130、纠错块(ecc)电路1140和存储器接口1150。
189.ram 1110可用作cpu 1120的操作存储器、存储器装置1200与主机之间的高速缓存存储器以及存储器装置1200与主机之间的缓冲存储器。ram 1110可由静态随机存取存储器(sram)或只读存储器(rom)代替。
190.主机接口1130可与主机接口。例如，控制器1100可通过与通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强小型磁盘接口(esdi)协议、集成驱动电子器件(ide)协议和私有协议的各种接口协议之一来与主机通
2300执行。
203.存储器装置2100可以是非易失性存储器。另外，存储器装置2100可以是上面参照图1至图7描述的半导体存储器装置。存储器装置2100可包括：单元串，其中多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接；以及传输晶体管(tr)单元，其具有用于将多个驱动信号发送到单元串的多个传输晶体管。传输tr单元可包括：多个第一传输晶体管，其被配置为将多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到多个选择晶体管；以及多个第二传输晶体管，其被配置为将多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号分别发送到多个虚设晶体管。多个第二传输晶体管中的每一个的沟道面积可大于多个第一传输晶体管中的每一个的沟道面积。由于存储器装置2100按上述方式形成和制造，所以将省略其详细描述。
204.另外，如上面参照图14所述，存储器装置2100可以是由多个存储器芯片组成的多芯片封装。
205.具有上述配置的计算系统2000可以是诸如计算机、超级移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑匣子、数字相机、三维(3d)电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的各种电子装置之一、用于计算机网络的各种电子装置之一、用于信息通信网络的各种电子装置之一、rfid装置和/或用于计算系统的各种装置之一等的电子装置的各种组件中的一个。
206.如上所述，由于计算系统2000可变得更易于制造，并且包括具有稳定的结构和改进的特性的存储器装置2100，所以计算系统2000的特性也可改进。
207.图16是根据本发明的实施方式的计算系统的框图。
208.如图16所示，计算系统3000可包括具有操作系统3100、应用3200、文件系统3300和转换层3400的软件层。另外，计算系统3000可包括诸如存储器系统3500的硬件层。
209.操作系统3100管理计算系统3000的软件和硬件资源。操作系统3100可控制中央处理单元的程序执行。应用3200可包括由计算系统3000执行的各种应用程序。应用3200可以是由操作系统3100执行的实用程序。
210.文件系统3300可指被配置为管理存在于计算系统3000中的数据和文件的逻辑结构。文件系统3300可根据规则来组织要存储在存储器装置3500中的文件或数据。文件系统3300可根据计算系统3000中所使用的操作系统3100来确定。例如，当操作系统3100是基于microsoft windows的系统时，文件系统3300可以是文件分配表(fat)或nt文件系统(ntfs)。另外，当操作系统3100是基于unix/linux的系统时，文件系统3300可以是扩展文件系统(ext)、unix文件系统(ufs)或日志文件系统(jfs)。
211.图16按照单独的块示出操作系统3100、应用3200和文件系统3300。然而，应用3200和文件系统3300可被包括在操作系统3100中。
212.响应于来自文件系统3300的请求，转换层3400可转换地址以适合于存储器装置3500。例如，转换层3400可将由文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址的映射信息可被存储在地址转换表中。例如，转换层3400可以是闪存转换层(ftl)、通用闪存存储链接层(ull)等。
213.存储器装置3500可以是非易失性存储器。存储器装置3500可以是上面参照图1至图7描述的半导体存储器装置。另外，存储器装置3500可包括：单元串，其中多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接；以及传输晶体管(tr)单元，其具有用于将多个驱动信号发送到单元串的多个传输晶体管。传输tr单元可包括：多个第一传输晶体管，其被配置为将多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到多个选择晶体管；以及多个第二传输晶体管，其被配置为将多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号分别发送到多个虚设晶体管。多个第二传输晶体管中的每一个的沟道面积可大于多个第一传输晶体管中的每一个的沟道面积。由于存储器装置3500按上述方式形成和制造，所以将省略其详细描述。
214.具有上述配置的计算系统3000可被分为在上层区域中操作的操作系统层以及在下级区域中操作的控制器层。操作系统3100、应用3200和文件系统3300可被包括在操作系统层中并由操作存储器驱动。另外，转换层3400可被包括在操作系统层或控制器层中。
215.如上所述，由于计算系统3000可变得更易于制造，并且包括具有稳定的结构和改进的特性的存储器装置3500，所以计算系统3000的特性也可改进。
216.尽管出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本公开的精神和范围的情况下，可进行各种改变和修改。
217.相关申请的交叉引用
218.本技术要求2020年4月20日提交于韩国知识产权局的韩国申请号10-2020-0047216的优先权，其整体通过引用并入本文。