用于存储器控制系统的方法和设备与流程

1.本发明涉及用于存储器控制系统的方法和设备。


背景技术：

2.控制器或处理器可以具有使用总线、网格或另一类型的互连结构耦合到多个存储器的多个核心。每个存储器在存储器的数据寄存器与互连结构之间具有存储器控制器。在一些情况下，每个存储器都有数据端口(d)、地址端口(a)、写入使能端口(we或web)以及芯片选择端口(cs)。当核心正在访问存储器时，这些端口处于活动状态，以响应读取或写入请求。当存储器未被访问时，这些端口仍处于活动状态，以可以立即响应任何请求。


技术实现要素：

3.公开了一种方法和一种装置的实施例。在实施例中，公开了一种控制器。在实施例中，所述控制器包括：多个存储器，其各自具有可使用地址访问的寄存器；多个存储器控制器，其各自耦合到存储器，并且被配置成控制对相应耦合的存储器的读取和写入操作；总线，其耦合到所述存储器控制器中的每一个存储器控制器，所述总线被配置成将数据和命令传送到所述存储器控制器中的每一个存储器控制器；多个处理核心，其耦合到所述总线并且被配置成通过所述存储器控制器将数据读取和写入到所述存储器；以及多个隔离级，每个隔离级耦合在存储器控制器与存储器之间，并且被配置成在所述存储器控制器未对所述存储器寻址时，隔离相应存储器以阻止接收存储器时钟信号。
4.在实施例中，所述存储器控制器被配置成在对所述相应耦合的存储器寻址时提供选择信号，并且其中所述隔离级响应于检测到所述选择信号而传递所述存储器时钟信号。
5.在实施例中，所述隔离级包括所述存储器的存储器时钟源与存储器时钟输入之间的门，所述门具有耦合到来自所述存储器控制器的所述选择信号的切换输入。
6.在实施例中，所述门包括具有切换输入的触发器。
7.在实施例中，所述门响应于所述选择信号有延迟地将所述时钟信号提供到所述存储器，其中所述延迟小于所述存储器时钟源的半个时钟周期。
8.在实施例中，所述存储器被配置成在与延迟时钟信号相同的时钟周期内接收所述延迟时钟信号后对地址线作出响应。
9.在实施例中，所述控制器包括在所述存储器控制器选择信号与所述门之间的触发器，所述触发器具有选择输出并耦合到所述时钟源，使得所述选择输出仅随着所述时钟信号的每个时钟周期改变。
10.在实施例中，所述隔离级另外被配置成在所述存储器控制器未对所述存储器寻址时，将所述存储器与数据、地址和写入使能线隔离。
11.在实施例中，所述存储器控制器被配置成在对所述相应耦合的存储器寻址时提供选择信号，并且其中所述隔离级在未提供选择信号时将所述存储器与所述存储器控制器的所述数据、地址和写入使能线隔离。
12.在实施例中，所述存储器控制器被配置成在所述写入使能线上提供写入使能信号以将数据线上的数据写入到所述存储器，并且其中所述隔离级另外被配置成在未提供所述写入使能信号时将所述存储器与所述数据线隔离。
13.在实施例中，所述存储器控制器被配置成在所述存储器控制器处不存在要写入到所述存储器的数据时在所述数据线上提供零输出，并且其中所述隔离级将所述存储器与所述零输出隔离。
14.在实施例中，所述控制器包括在每个存储器控制器与每个相应存储器之间的旁路结构，所述旁路结构被配置成响应于接收到旁路信号而绕过相应隔离级。
15.在实施例中，所述总线具有网格配置。
16.在实施例中，一种操作存储器系统的方法包括：在门处从存储器时钟源接收存储器时钟，其中所述门耦合在所述存储器时钟源与存储器之间；在所述门的触发器处从存储器控制器接收选择信号，其中所述存储器控制器耦合到所述存储器；以及响应于所述选择信号的断开状态，在所述门处阻断所述存储器时钟以将所述存储器与所述存储器时钟源隔离。
17.在实施例中，所述存储器控制器生成到所述存储器的写入使能和地址信号，所述方法另外包括在第二门处接收所述选择信号，以及响应于所述选择信号的断开状态而通过所述第二门阻断所述写入使能和所述地址信号。
18.在实施例中，所述存储器控制器生成到所述存储器的数据信号，所述方法另外包括在第三门处接收所述选择信号和写入使能信号，以及响应于所述选择信号和所述写入使能信号的断开状态而通过所述第三门阻断所述数据信号。
19.在实施例中，所述方法包括接收外部旁路信号并且允许在所述门处的所述存储器时钟连接到所述存储器。
20.在实施例中，一种控制器包括：多个存储器，其各自具有可使用地址访问的寄存器；多个存储器控制器，其各自耦合到存储器，并且被配置成控制对相应耦合的存储器的读取和写入操作；存储器网格，其耦合到所述存储器控制器中的每一个存储器控制器并且被配置成将数据和命令传送到所述存储器控制器中的每一个存储器控制器；多个处理核心，其耦合到所述存储器网格并且被配置成通过所述存储器控制器将数据读取和写入到所述存储器；以及多个存储器时钟门，其各自耦合在相应存储器的存储器时钟源与存储器时钟输入之间，每个门具有耦合到来自相应存储器控制器的选择信号的切换输入，所述切换输入被配置成响应于相应选择信号而交替地使所述存储器时钟源与所述存储器时钟输入连接和断开。
21.在实施例中，所述控制器包括耦合在每个存储器控制器的数据输出与相应存储器的相应数据输入之间的多个数据门，每个数据门具有耦合到所述选择信号和所述相应存储器控制器的写入使能输出的切换，所述切换被配置成交替地使所述相应存储器控制器数据输出与所述存储器数据输入隔离和连接。
22.在实施例中，至少一个处理核心包括直接存储器访问模块。
附图说明
23.图1描绘了包括通过总线耦合到存储器的处理器的控制器的一部分。
24.图2描绘了通过存储器耦合到隔离级的存储器控制器。
25.图3描绘了通过存储器耦合到具有旁路结构的隔离级的存储器控制器。
26.图4是隔离级中的信号的时序图。
27.图5是使用隔离级操作存储器控制器的过程流程图。
28.图6是操作旁路结构的过程流程图。
具体实施方式
29.将容易理解，如本文中一般描述和在附图中示出的实施例的组件可以广泛多种不同的配置来布置和设计。因此，如图所示，下文对各种实施例的更详细的描述并不希望限制本公开的范围，而是仅表示各种实施例。尽管在图式中呈现了实施例的各个方面，但是除非特别地指示，否则图式未必按比例绘制。
30.在不脱离本发明的精神或基本特性的情况下，可以其它具体形式体现本发明。所描述的实施例在所有方面均被视为仅是说明性的而非限制性的。因此，本发明的范围由所附权利要求书指示，而非由此具体实施方式指示。属于权利要求书等同含义和范围内的所有变化均涵盖在权利要求书的范围内。
31.本说明书通篇对特征、优点或类似语言的引用并不暗示可通过本发明实现的所有特征和优点应在或在本发明的任何单个实施例中。实际上，涉及特征和优点的语言应理解成意指结合实施例描述的具体特征、优点或特性包括在本发明的至少一个实施例中。因此，本说明书通篇对特征和优点以及类似语言的论述可能但不一定指同一实施例。
32.此外，本发明的所描述的特征、优点和特性可以任何合适的方式在一个或多个实施例中组合。鉴于本文中的描述，相关领域的技术人员应认识到，本发明可以在没有特定实施例的具体特征或优点中的一个或多个特征或优点的情况下实践。在其它情况下，可在某些实施例中辨识出可能不存在于本发明的所有实施例中的额外特征和优点。
33.本说明书通篇对“一个实施例”、“实施例”或类似语言的引用意味着结合所指示实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，本说明书通篇的短语“在一个实施例中”、“在实施例中”和类似语言可能但不一定都指同一实施例。
34.图1描绘了包括处理器和存储器的控制器的一部分。在此例子中，存在四个处理器102、104、106、108。每个处理器耦合到同一存储器总线110。总线连接到多个存储器控制器112、122、132、142、152、162，所述存储器控制器中的每一个存储器控制器耦合到相应存储器116、126、136、146、156、166。在一些实施例中，可以存在较少的连接，使得例如处理器中的一些可以仅访问存储器中的一些或一个，而其它处理器可以访问存储器的全部或不同群组。隔离级114、124、134、144、154、164连接在每个存储器处理器与其相应存储器之间。尽管示出了四个处理器和六个存储器，但可能会有更多或更少。这个数目是为了说明每个处理器与每个存储器之间没有特定或必要的对应关系。每个处理器通过总线连接到每个存储器，并且可以访问存储器中的一个或全部。每个处理器示出为具有两个存储器端口，但可能使用更多或更少个端口。取决于核心，可能存在仅一个或多个存储器端口。存在不同的方式在处理器与存储器之间分配任务和分发访问权限，这些方式中的许多方式可以应用于所示的配置。
35.存储器总线以纵横形式示出，但这仅作为例子提供。可以使用处理器与存储器之
间的环、网格、织物或其它互连件。在网格架构中，如图2所指示，处理核心、芯片上高速缓存组、存储器控制器和i/o(输入/输出)控制器以行和列的形式组织，并且导线和开关可能在每个交叉点处连接它们以允许任何装置连接到任何其它装置。
36.控制器可以是中央处理单元(cpu)、数字信号处理器(dsp)、微控制器或具有多个处理器和多个存储器的任何其它数字系统。随着不同任务和不同功率分布，处理器可以具有不同类型。处理器中的一些可以在单个组合任务上一起工作，以提高总吞吐量。存储器可以是易失性的或非易失性的，并且可以采取各种不同的物理形式中的任何一种，所述存储器包括sram(静态随机存取存储器)、dram(动态随机存取存储器)、闪存、磁性、光学或另一存储器。存储器控制器接收读取和写入数据以及在总线上传送的命令，将逻辑地址映射成物理地址，并且执行维护操作。在示出的例子中，通常将总的组合存储器区域划分为六个独立的部分，以降低一个较大存储器将消耗的功率，并且提高可以访问任何一个存储器的速度。另外，对于多个存储器，可以并行读取不同的寄存器以加速数据访问。
37.图2描绘了通过隔离级206耦合到存储器208的单个存储器控制器204。这些结构可以对应于图1的结构中的任何一个或多个结构或对应于另一结构。与隔离级206相对，存储器控制器耦合到网格，所述网格将存储器控制器连接到网格上的所有处理器和任何其它组件。尽管示出了网格，但可以替代地使用任何其它连接配置。在此例子中，存储器控制器具有四个端口：数据端口(d)，其用于传输要写入到存储器208的数据；地址端口(a)，其用于指示要从存储器208读取或写入到所述存储器的物理存储器地址；写入使能栏端口(web)，其指示写入命令和要访问的存储器块；以及芯片选择端口(cs)，其用于指示是否要访问特定连接的存储器208。存储器控制器204可以具有到存储器和到其它组件的其它连接，但是为了不混淆本发明，此处不指示这些连接。对于这些线d、a、web、cs中的每一条，都有来自存储器控制器的输出端口和到存储器的输入端口。尽管这些线在本文中被称为输入和输出，但是一些线是双向的，因为存储器也在这些线或其它相关联线上向存储器控制器发送数据。
38.在一些实施例中，存储器控制器使用到存储器的逻辑存储器地址。存储器转换到物理存储器的逻辑存储器地址。在一些实施例中，在存储器控制器中跟踪和执行地址转换。因此，地址线可以是逻辑地址或物理地址，这取决于特定的实施方案。在一些实施例中，存储器控制器204、隔离级206和存储器208在控制器内形成单个结构。在一些实施例中，存储器控制器在控制器内并且存储器在外部。在一些实施例中，存储器控制器和存储器都在控制器外部。类似地，隔离级206可以是所示的或集成到存储器控制器204或存储器208中的离散结构。
39.存储器208由存储器208外部的时钟发生器210定时。在一些实施例中，时钟发生器210是控制器的一部分，但是可以由外部或内部精度参考时钟驱动。时钟发生器210生成两个时钟信号211、212。第二时钟信号212相对于第一时钟信号延迟或相移了小于单个时钟周期的时钟周期。在一些实施例中，通过在承载第一时钟信号的线与第二时钟信号输出之间添加延迟缓冲器，从第一时钟信号生成第二时钟信号。在一些实施例中，使用时钟门生成第二时钟信号。时钟门由较高频率的共同参考时钟源驱动。其它技术可替代地用于生成相移时钟信号。
40.第二时钟信号212连接到存储器208的存储器时钟端口220。时钟端口220控制存储器的操作以确定操作何时在存储器内部发生。通过使用第二时钟信号212，存储器时钟相对
于系统时钟被延迟或相移到足以允许隔离级操作的程度。
41.在操作中，在每个新的时钟边沿，每个处理器开始计算新的信令以发送到相应存储器。对于读取操作，存在地址。对于写入操作，存在地址、写入使能以及要写入的数据。这是通过网格或总线发送的并且在适当存储器控制器处接收的。地址决定访问哪个存储器，并且每个存储器控制器能够基于地址确定存储器是否应处于活动状态。存储器控制器可以解译网格或总线数据，并且确定是否激活到存储器的cs线和web线。
42.在零等待状态系统中，首先在时钟周期结束时解译地址。所有的切换到达所有的存储器实例。此情况在图4的时序图中示出。存储器允许地址、数据和控制线上的输入切换流入存储器的外围结构，使得未被寻址的存储器仍然消耗功率。即使在特定的时钟周期内没有访问任何存储器实例的核心也会使存储器消耗功率。因此，没有任何活动周期的存储器仍然可以消耗一些功率。
43.隔离级206被配置在存储器与所有输入之间。所述隔离级能够将存储器与d、a、web和cs线隔离，且甚至与时钟隔离。首先考虑在时钟发生器210与存储器208的时钟端口220之间配置的隔离。到存储器208的时钟信号212是第二时移时钟信号，基于相应存储器是否正在被寻址来选通。如图所示，隔离级206的时钟门218定位在时钟发生器210的时移输出时钟信号212与时钟端口220之间。除非启用了时钟门，否则时钟门中断到存储器时钟端口220的第二时钟信号212。
44.时钟门使能输入，也称为切换输入，耦合到来自存储器控制器的cs线。当cs线216为低或断开时，存储器时钟信号212在时钟门218处被禁用，并且没有时钟信号212到达存储器时钟端口220处的存储器208。在没有时钟输入的情况下，存储器内由时钟和内部定时引擎控制的电路不会消耗功率。其它存储器电路可能由于其它输入的切换而消耗功率。当cs线216为高或接通时，指示存在从存储器控制器到连接的存储器的读取或写入动作，则时钟门由cs线门输入启用，并且存储器完全处于活动状态以执行读取或写入。可以使用任何合适的数字逻辑电路来实施此时钟门和其它时钟门。在一些实施例中，时钟门是使能门。在一些实施例中，时钟门是触发器。
45.在隔离级206中，来自存储器控制器的cs线首先耦合到阻断cs线到达存储器的门或触发器214。在一些实施例中，d触发器214具有直接来自存储器控制器的cs线的d输入和直接到存储器208的q输出。触发器214具有耦合到时钟发生器的时钟输入213。到时钟输入213的时钟信号211通常在每个时钟周期处处于活动状态，并且触发器214在时钟周期的开始处被设置为cs线状态。触发器状态保持在相同状态，直到下一个时钟周期开始为止。此稳定cs输出信号216被传递到存储器，并且仅在每个新的时钟脉冲处改变。当来自存储器控制器的cs线为低时，存储器输入保持为低。当来自存储器控制器的cs线为高时，则q输出216保持为高，直到q输出216在新的时钟周期的开始处改变状态为止。这消除了典型的切换，并且降低了存储器在每个时钟周期的一些部分的功耗。
46.隔离级的所有d触发器214、226、228、234都以相同的时钟进行时控，所述相同的时钟将以其它方式提供到存储器。当在时钟周期开始时cs线的状态为高时，则cs触发器214的q输出216变高。这不仅耦合到作为cs输入的存储器208，而且还耦合到第一时钟门218的使能门或切换门。高q输出打开门，并且允许时移时钟信号212连接到存储器208。在正常操作中，cs线在存储器时钟周期开始之前立即变高，例如处于上升边缘。在本实施例中，d输入处
的cs线的d触发器使得q输出仅在正常存储器时钟信号211的脉冲开始之后变高。通过延迟或时移施加到存储器时钟输入的第二时钟信号212，隔离级确保在存储器处接收到时钟脉冲之前，到存储器的cs输入已经处于适当的状态。结果，除了时移延迟之外，存储器在没有隔离级的情况下也能正常操作。
47.在此描述中，使用门、触发器、多路复用器和其它常规结构作为隔离级的示例实施方案。这些结构中的许多可以被执行类似功能的其它结构修改或替换，有时在本文所示的连接中具有微小的改变。存在各种不同的门、开关和组合器，其可适于并且被配置成如本文所述进行操作。
48.如上文所述，用于cs线的d触发器214用作将存储器控制器204与存储器208隔离的隔离寄存器。基于到隔离寄存器的第一时钟信号211时钟输入，允许cs存储器输入处的输出cs值216改变每个时钟周期。相比而言，隔离级206还包括用于web线的d触发器226和用于来自存储器控制器的a线的d触发器228。这些触发器各自具有相应时钟输入223、225，仅当来自存储器控制器的cs线为高时才对所述时钟输入进行时控。如果cs线为低，意味着存储器没有被访问，则存储器处的web和a输入是固定的，并且存储器功耗降低。隔离级206还固定值以防止任何切换。
49.具体地，用于web线的d触发器226具有从存储器控制器204连接到web线的d输入和连接到存储器208的q输出。用于a线的d触发器228具有耦合到来自存储器控制器的a线的d输入和耦合到存储器的a输入的q输出。当没有cs信号时，这些触发器226、228通过使用选通时钟输入将存储器与存储器控制器的这些线隔离。
50.第二时钟门222耦合到第一时钟信号211，所述第一时钟信号也耦合到cs线触发器。此时钟门的输出耦合到web触发器226和a触发器228两者的时钟输入223、225。使能输入在隔离寄存器之前直接从存储器控制器耦合到cs线。当作为使能或切换输入连接的cs线为高或接通时，则启用第二时钟门222。这允许时钟信号耦合到web线和a线的相应隔离级触发器226、228的时钟端口213、223，使得这些触发器的状态可以响应于这些线上的信号而改变。换句话说，来自存储器控制器的信号连接到存储器web输入和a输入。然而，当cs线为低或断开时，则禁用第二时钟门222。web触发器和a触发器226、228不改变状态，并且存储器与这些线上的任何活动隔离。以此方式，存储器208通过隔离级206与这两条线web、a隔离。如cs线所指示，当存储器未被访问时，这降低了存储器的功耗。
51.第四d触发器234具有连接到存储器控制器204的d线的d输入和连接到存储器208的q输出。在一些实施例中，由第二时钟门222输出的第一时钟信号211还耦合到d线的d触发器234的时钟输入233。第一个时钟信号在cs线处于活动状态或接通时传递，但在存储器未被访问时不传递。以此方式，每当cs线为低或断开时，存储器也与d线隔离。就像web线和a线一样，这进一步节省了功率。
52.如上所述，d线仅用于写入操作而不用于读取操作。因此，在由cs线启用d线的情况下，d线将在存储器208上处于活动状态，以用于写入操作，也用于读取操作。这可能导致当没有数据要写入存储器时，连接到d输入的存储器部分处于活动状态。在所示的实施例中，第三时钟门232还用于在活动读取操作期间通过使用web线将d线与存储器隔离。
53.第三时钟门从时钟发生器210接收与在第二时钟门222处接收的相同的第一时钟信号211。使能门通过与门230连接到cs线和web线两者。web线通过逆变器连接到与门的a输
入。cs线直接连接到与门230的b输入。结果，仅当指示没有写入操作(而是读取操作)的web线为高或接通并且指示正在寻址存储器的cs线为低或断开时，才将使能信号作为使能或切换输入发送到第三时钟门232。
54.第三时钟门232具有输出时钟信号236，所述输出时钟信号耦合到用于存储器控制器的d线的触发器234的时钟输入233。在操作中，除非存储器处存在写入操作，则d线的触发器234将d线与存储器隔离。否则，存储器中所有连接的电路系统都处于低功耗模式。
55.由于来自时钟发生器210的两个时钟信号211、212，在其它时钟门和触发器已经由第一时钟信号211设置之后，存储器由第二相移时钟信号212进行时控。以此方式，当存储器接收到相移时钟时，就会看到活动输入。由于延迟的第二时钟信号212，存储器208以与没有隔离级206时相同的方式操作，并且所述存储器仍然在相同的时钟周期内操作。存储器访问的操作和速度都没有改变。因此，从处理器到存储器的时序要求也没有改变。
56.隔离级通过将数据线、写入线和地址线与存储器控制器隔离，显著降低了在不访问存储器时的功耗需求。在一些实施例中，处理器还在非活动存储器周期期间使其朝向存储器总线的地址或数据输出为零。零输出通过存储器控制器施加到存储器，并且还导致了额外的功耗。隔离级还通过维持最后的活动状态将存储器与这些零输出隔离。这进一步防止了不必要的存储器功耗。
57.对于适中的时钟速率，存储器的部分时钟周期延迟不会影响系统的时序。然而，在高性能、高可靠性、较高时钟速率或其它特殊模式中，从处理器到存储器的时序可能是关键的。图3示出了图2的配置，其中旁路门270、272、274、276被添加到隔离级206。旁路门允许在响应于标记为byp的外部旁路控制信号时绕过隔离门。
58.在图3所示的例子中，来自存储器控制器204的每个线具有添加的支路。如上文所提及，cs线具有通过隔离级d触发器214连接的第一支路252和绕过d触发器214的隔离级的第二支路254。第一支路252和第二支路254不是直接连接到存储器208，而是以双输入多路复用器的形式连接到cs旁路门270的输入。然而，可以使用各种其它结构来实现相同或类似的结果。标记为byp的第三选择器输入用于切换多路复用器的进入和退出旁路模式。
59.在隔离级处于活动状态的正常操作中，多路复用器选择第一支路252并且阻断第二支路254。如上文所解释，cs线随后处于活动状态或被隔离。当选择器输入被反转时，多路复用器开关和第二支路254绕过隔离级被传递到存储器208。阻断通过隔离级的第一支路252。cs线时序仅由存储器控制器确定，并且在cs线到达存储器208时没有延迟。
60.类似地，web线具有通过隔离级d触发器226连接的第一支路256和绕过隔离级d触发器226的第二支路258。第一支路256和第二支路258都是以另一多路复用器272的形式到web旁路门的输入。当旁路被禁用时，旁路门传递第一支路256并阻断第二支路258。当在多路复用器的选择器输入处切换旁路门时，第二支路258绕过隔离级和第一支路256传递到存储器208。存储器始终完全通电，并且在到达存储器208的web线时没有延迟。
61.以相同方式，地址线(a)具有连接到隔离级206的d触发器228的第一支路260和绕过整个隔离级206的第二支路262。a线触发器228的输出不直接连接到存储器208，而是首先通过a线多路复用器274连接。第一支路260和第二支路262两者都是a线多路复用器274的输入。在正常降低功率模式下，旁路门传递第一支路260并阻断第二支路262。这使隔离级保持在活动状态。在高性能或旁路模式中，外部组件改变选择器输入，并且第二支路262绕过隔
离级被传递到存储器208。
62.数据(d)线还具有第一支路264，所述第一支路首先连接到隔离级d触发器234并从那里连接到d线多路复用器276。d线具有第二支路，所述第二支路绕过隔离级d触发器234，并且连接到旁路门276。与其它旁路门一样，当多路复用器的选择器输入处的旁路模式断开时，旁路门传递第一支路264并阻断第二支路266。当由外部控制器使多路复用器276活动时，接着反转操作，使得绕过隔离级将第二支路266传递到存储器208，并且阻断通过隔离级的第一支路264。当来自存储器控制器的所有四条线都处于活动状态时，存储器将始终处于完全通电状态，并且从存储器控制器进行存储器访问没有延迟。
63.如上文所提及，当cs线为低或断开时，来自时钟发生器210的时钟信号212被隔离级206的第一时钟门218阻断。如上文所提及，移位时钟信号212与存储器时钟端口220处的输入之间的第一时钟门218的使能输入是cs线。在图3中，此第一时钟门还以旁路模式被绕过，使得时移时钟信号212总是被提供到存储器。
64.为了补充旁路门，还在cs线与第一时钟门218的使能输入之间添加或门288。到或门288的a输入是cs线，使得每当cs线接通或为高时，相移时钟信号通过时钟门218提供给存储器时钟端口220。这与参考图2所述的操作相同。到或门的b输入是来自cs线多路复用器270的旁路信号278。当到旁路多路复用器的选择器输入的旁路信号处于活动状态或为高时，它不仅将多路复用器设置为旁路cs线隔离寄存器，还将或门输出设置为变高。这从或门耦合到第一时钟门218的使能门输入216。相应地绕过第一时钟门，并且存储器接收每个相移时钟脉冲。时钟发生器210处的额外旁路输入290断开相移时钟输出的相位延迟，使得两个时钟信号211、212相同。在一些实施例中，在旁路模式下将第一时钟信号211传递到存储器。在这两种情况下，在旁路模式下，存储器始终处于完全通电状态。
65.图4是图2和3的隔离级中的一些信号的时序图，其中振幅在竖轴上，并且时间在横轴上。竖轴指示数字信号的三种可能状态，第一种是低、断开或0状态，第二种是高、接通或1状态，以及第三种是切换。顶部信号memclk是由时钟发生器210输出的正常时钟信号211。第二信号memshift_clk是时钟发生器的相移时钟信号212。memclk信号在时间轴上的a与b之间的时间内完成一个完整的时钟周期。memclk信号在b与d之间以及d与e之间的时间内完成另一完整的时钟周期。相移时钟的时钟周期具有相同的持续时间，但延迟小于半个时钟周期。地址和cs信号由使用同一memclk信号的存储器控制器生成，且因此地址和cs信号与memclk同步。
66.地址和cs信号在时间a处切换。为了访问存储器，存储器控制器在时间c处将cs线设置为高，之后memclk脉冲在时间b处击中存储器。存储器控制器还在时间c处设置标记为a2的地址。在正常操作中，在时间b处，存储器将接收下一个时钟周期，查看地址和cs线，并且对地址a2执行读取或写入操作。
67.对于隔离级，当memclk脉冲击中隔离级时，然后脉冲也将施加到隔离级cs触发器的时钟输入。所述触发器的q输出信号被标记为cs_iso。尽管cs线在时间c处在d输入处变高，但q输出cs_iso直到时间b处有时钟脉冲才改变。另外，cs_iso保持为高，直到cs为低时的时间d处的下一个时钟周期为止。另一方面，来自存储器控制器的cs线在时间b与d之间的时钟周期的时间内的初始脉冲之后切换。
68.类似地，在时间b的mem_clk的下一个时钟周期开始之前的时间c处，地址转到a2。
在时间b之后和时间d处的下一个时钟周期结束之前，地址线可能会切换。地址_iso表示来自隔离级的地址线的q输出信号。回到在时间b处的第二指示时钟周期的开始，地址_iso转到a2并保持在a2直到发生变化，并且cs线也为高。在示出的例子中，cs在从时间d到e的时钟周期期间为低。在时间e处，cs为高。只要cs为低，即使地址线转到a3，地址_iso仍保持设置为a2。在时间e处，cs为高，并且地址线设置为a4。相应地，地址_iso转到a4。地址_iso从不转到a3。然而，由于在a3期间cs为低，所以a3不用于连接的存储器。连接的存储器可能是一个不同的存储器或某种切换或浮动值。时序图示出了仅在时钟信号被施加到隔离级的相应组件以准许状态改变时，如何与存储器隔离切换以及隔离级的输出如何改变。
69.图5是如上文所述使用隔离级操作存储器控制器的过程流程图。在10处，在门处从存储器时钟源接收存储器时钟。门耦合在存储器时钟源与存储器之间。在12处，在门的触发器处从存储器控制器接收选择信号。存储器控制器耦合到存储器。选择信号指示将访问耦合的存储器，例如用于读取或写入操作。在14处，使用门来确定选择信号是断开还是接通。如果选择信号断开，则在16处，在门处阻断存储器时钟，以将存储器与存储器时钟源隔离。
70.在18处，存储器控制器生成到存储器的写入使能和地址信号，并且如果选择信号断开，则响应于选择信号的断开状态而使用第二门来阻断写入使能和地址信号。如上文所述，第二门控制到写入使能和地址线存储器控制器输出与存储器之间的触发器的时钟信号。可替换的是，可以不同的方式阻断这些信号。在20处，存储器控制器生成到存储器的数据信号。在第三门处接收选择信号和写入使能信号，其中响应于选择信号的断开状态而使用第三门阻断数据信号。类似地，由到存储器控制器的数据信号与存储器输入之间的触发器阻断数据信号。第三门控制到触发器的时钟输入。过程接着返回到10。
71.如果选择信号接通，则在22处，允许存储器时钟连接到存储器。如上文所述，此存储器时钟可以小于半个时钟周期的短延迟进行相移。在24处，使用第二门允许通过来自存储器控制器的写入使能和地址信号以控制触发器时钟输入。如上文所述，这些信号可以通过触发器或其它数字门或处理器来施加，以使信号状态持续完整的时钟周期并防止切换。
72.在26处，在第三门处接收写入使能信号。如果写入使能断开，指示操作是读取而不是写入，则在30处，在第三门处阻断来自存储器控制器的数据信号，并且过程返回到10。另一方面，如果写入使能接通，指示操作是写入，则在32处使用第三门允许通过数据信号，并且过程返回到10。
73.图6是与上文关于图5所述的过程并行运行的过程的过程流程图。在42处，在一个或多个旁路门处接收旁路信号。这些旁路门在上文被示出为具有选择信号的多路复用器，但是旁路结构可以采取不同的形式以适应不同的实施方案。在44处，如果旁路信号为高或指示旁路，则在46处，存储器时钟门打开，以允许时钟信号到达存储器，并且绕过所有触发器，使得存储器控制器的写入使能信号、地址信号和数据信号连接到存储器。过程返回到42。
74.如果旁路信号为低，则不绕过任何东西，并且过程返回到42。此过程并行运行，使得系统准备好在禁用旁路时阻断如图5所示的信号，但在启用旁路时可以立即绕过阻断。
75.尽管在此以特定次序示出和描述了方法的操作，但是可以更改每一方法的操作次序，使得可以逆序执行某些操作，或使得可以至少部分地与其它操作同时执行某些操作。在另一实施例中，可以间断和/或交替的方式实施不同操作的指令或子操作。
76.还应注意，可以使用存储在计算机可用存储介质上以供计算机执行的软件指令来实施本文中所描述的方法的至少一些操作。作为例子，计算机程序产品的实施例包括用于存储计算机可读程序的计算机可用存储介质。
77.所述计算机可用或计算机可读存储介质可以是电子、磁性、光学、电磁、红外或半导体系统(或设备或装置)。非暂时性计算机可用和计算机可读存储介质的例子包括半导体或固态存储器、磁带、可拆卸计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和光盘。光盘的当前例子包括具有只读存储器的高密度磁盘(cd
‑
rom)、具有读取/写入的高密度磁盘(cd
‑
r/w)以及数字视频光盘(dvd)。
78.可替换的是，本发明的实施例可以完全实施于硬件中或实施于包含硬件元件和软件元件两者的实施方案中。在使用软件的实施例中，所述软件可以包括但不限于固件、常驻软件、微码等。
79.尽管已经描述和示出本发明的具体实施例，但本发明不限于如此描述和示出的部分的具体形式或布置。本发明的范围将由本文所附的权利要求书及其等效物限定。