三维存储器装置的制作方法

本申请要求于2020年1月28日在韩国知识产权局提交的第10-2020-0010031号韩国专利申请的权益，该韩国专利申请的公开通过引用全部包含于此。

发明构思涉及一种存储器装置，更具体地，涉及一种三维(3d)存储器装置和一种操作该3d存储器装置的方法。

背景技术：

作为非易失性存储器装置，闪速存储器和电阻式存储器装置(诸如相变随机存取存储器(pram)、纳米浮栅存储器(nfgm)、聚合物ram(poram)、磁性ram(mram)、铁电ram(feram)和电阻式ram(rram))是已知的。电阻式存储器装置可以具有dram的高速和闪速存储器的非易失性特性。电阻式存储器装置的存储器单元可以具有根据编程数据的电阻分布。在读取存储在存储器单元中的数据的操作中，可以通过向存储器单元施加恒定电流或电压并读取根据存储器单元的电阻而变化的电压来感测数据。随着对高度集成的存储器装置的需求已经增加，降低存储器装置的功耗是必要的。

技术实现要素：

根据发明构思的方面，提供了一种三维(3d)存储器装置，该三维(3d)存储器装置包括：存储器单元阵列，包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元；第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器将第一下字线的电压与第一参考电压进行比较以对连接在所述多条位线中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器将第一上字线的电压与第二参考电压进行比较以对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作，其中，第一感测放大器的数据感测操作和第二感测放大器的数据感测操作被并行地执行。

根据发明构思的另一方面，提供了一种三维(3d)存储器装置，该三维(3d)存储器装置包括在竖直方向上堆叠的第一半导体层和第二半导体层，其中，第一半导体层包括存储器单元阵列，存储器单元阵列包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元，其中，第二半导体层包括：第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器对连接在所述多条位线中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作。

根据本发明构思的另一方面，提供了一种三维(3d)存储器装置，该三维(3d)存储器装置包括：存储器单元阵列，包括分别布置在多条下字线与多条位线交叉的区域中的多个下存储器单元和分别布置在多条上字线与所述多条位线交叉的区域中的多个上存储器单元；第一行解码器，包括分别连接到所述多条下字线中的对应的一条下字线的多个下行开关，第一行解码器对所述多条下字线执行选择操作；第二行解码器，包括分别连接到所述多条上字线中的对应的一条上字线的多个上行开关，第二行解码器对所述多条上字线执行选择操作；第一感测放大器，连接到所述多条下字线中的第一下字线，第一感测放大器对连接在所述多条位线之中的第一位线与第一下字线之间的第一下存储器单元执行数据感测操作；以及第二感测放大器，连接到所述多条上字线中的第一上字线，第二感测放大器对连接在第一位线与第一上字线之间的第一上存储器单元执行数据感测操作。

附图说明

通过以下结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：

图1是根据发明构思的实施例的存储器系统的框图；

图2是根据发明构思的实施例的图1的存储器装置的框图；

图3更详细地示出了根据发明构思的实施例的图2的存储器装置的部分；

图4示出了根据发明构思的实施例的存储器单元；

图5a是示出图4的存储器单元的可变电阻器元件的置位写入和复位写入的曲线图，图5b是示出当图4的存储器单元是单电平单元时存储器单元的根据电阻的分布的曲线图；

图6a是根据发明构思的实施例的存储器单元阵列的电路图，图6b是图6a的存储器单元阵列的透视图；

图7是根据发明构思的实施例的从存储器装置读取数据的方法的流程图；

图8是示出根据发明构思的实施例的用于执行存储器装置的读取操作的组件的电路图；

图9是示出根据发明构思的实施例的存储器装置的读取操作的曲线图；

图10是示出根据发明构思的实施例的针对第一存储器单元和第二存储器单元的读取操作的时序图；

图11是示出根据发明构思的实施例的针对第一存储器单元和第二存储器单元的读取操作的时序图；

图12示出了根据发明构思的实施例的具有外围上单元(cop)结构的存储器装置；

图13示出了根据发明构思的实施例的第二半导体层的顶表面；

图14是沿着图13中的线xiv-xiv'截取的存储器装置的剖视图，图15是沿着图13中的线xv-xv'截取的存储器装置的剖视图；

图16示出了根据发明构思的实施例的第二半导体层的顶表面；

图17是沿着图16中的线xvii-xvii'截取的存储器装置的剖视图，图18是沿着图16中的线xviii-xviii'截取的存储器装置的剖视图，图19是沿着图16中的线xix-xix'截取的存储器装置的剖视图，图20是沿着图16中的线xx-xx'截取的存储器装置的剖视图；

图21至图24示出了根据发明构思的一些实施例的存储器装置；

图25是示出根据发明构思的一些实施例的存储器装置应用于固态驱动(ssd)系统的示例的框图；以及

图26示出了根据发明构思的一些实施例的具有芯片到芯片结构的存储器装置。

具体实施方式

在下文中，将参照附图详细地描述发明构思的一些示例实施例。

图1是根据发明构思的实施例的存储器系统10的框图。

参照图1，存储器系统10可以包括存储器装置100和存储器控制器200，存储器装置100可以包括存储器单元阵列110、第一感测放大器sa1和第二感测放大器sa2。在实施例中，存储器单元阵列110可以包括多个电阻式存储器单元，存储器装置100可以被称为“电阻式存储器装置”。然而，发明构思不限于此，存储器单元阵列110可以包括各种类型的其它存储器单元。

可以以各种形式实施存储器装置100。作为示例，存储器装置100可以是用一个存储器芯片或一个存储器裸片实施的装置。可选地，存储器装置100可以被定义为包括多个存储器芯片的装置，作为示例，存储器装置100可以是其中多个存储器芯片安装在板上的存储器模块。然而，发明构思的实施例不限于此，可以以诸如包括存储器裸片的半导体封装件的各种形式来实施存储器装置100。

存储器控制器200可以响应于来自主机host的写入/读取请求来控制存储器装置100读取存储在存储器装置100中的数据或者将数据写入到存储器装置100。特别地，存储器控制器200可以向存储器装置100提供地址addr、命令cmd和控制信号ctrl，以控制对存储器装置100的编程(或写入)操作、读取操作和擦除操作等。此外，可以在存储器控制器200与存储器装置100之间发送和接收写入数据data和读取数据data。

存储器单元阵列110可以包括分别布置在多条第一信号线与多条第二信号线交叉的区域中的多个存储器单元。在实施例中，第一信号线可以是位线和字线中的一者，第二信号线可以是位线和字线中的另一者。因此，存储器装置100可以被称为“交叉点存储器装置”。

多个存储器单元中的每个可以是存储一位的单电平单元，或者是能够存储至少2位或更多位的数据的多电平单元。此外，存储器单元可以根据存储在每个存储器单元中的位数而具有多种电阻分布。例如，当在每个存储器单元中存储一位数据时，存储器单元可以具有两种电阻分布，当在每个存储器单元中存储两位数据时，存储器单元可以具有四种电阻分布。

存储器单元阵列110可以包括电阻式存储器单元，每个电阻式存储器单元包括可变电阻器元件(或被称为“可变电阻元件”)。例如，当可变电阻器元件包括相变材料并且可变电阻器元件的电阻随着温度而改变时，电阻式存储器装置可以是pram。作为另一示例，当可变电阻器元件包括上电极、下电极以及位于上电极与下电极之间的复合金属氧化物时，电阻式存储器装置可以是rram。作为另一示例，当可变电阻器元件包括磁性材料的上电极、磁性材料的下电极以及位于磁性材料的上电极与磁性材料的下电极之间的介电材料时，电阻式存储器装置可以是mram。在下文中，术语“存储器单元”将用于指电阻式存储器单元。

存储器单元阵列110可以包括均包括多个电阻式存储器单元的多个层，彼此相邻的层可以被构造为共享信号线(例如，位线)。因此，存储器装置100可以被称为“三维(3d)电阻式存储器装置”。在下文中，将主要描述存储器装置100是3d电阻式存储器装置的实施例。

在实施例中，存储器单元阵列110可以包括第一层(例如，图12中的第一层310a)和第二层(例如，图12中的第二层310b)，第一感测放大器sa1可以连接到第一层，第二感测放大器sa2可以连接到第二层。将参照图3更详细地描述存储器单元阵列110与第一感测放大器sa1和第二感测放大器sa2之间的连接关系。

图2是根据发明构思的实施例的图1的存储器装置100的框图。

参照图2，存储器装置100可以包括存储器单元阵列110、写入/读取电路120、控制逻辑130、行解码器140、列解码器150和电压生成器160。写入/读取电路120可以包括感测放大块121和写入驱动器122。感测放大块121可以至少包括第一感测放大器sa1和第二感测放大器sa2。

存储器单元阵列110可以连接到多条第一信号线和多条第二信号线。此外，存储器单元阵列110可以包括分别布置在多条第一信号线与多条第二信号线交叉的区域中的多个存储器单元。在下文中，将描述多条第一信号线是字线wl并且多条第二信号线是位线bl的情况作为示例。

写入/读取电路120可以在对多个存储器单元之中的被选择的存储器单元(以下简称为“被选存储器单元”)的数据写入和读取操作期间，通过连接到被选存储器单元的被选择的字线(以下简称为“被选字线”)或被选择的位线(以下简称为“被选位线”)向被选存储器单元提供恒定的电压或电流。例如，当执行读取操作时，写入/读取电路120可以向被选字线和/或被选位线提供预充电电压，然后可以感测被选字线或被选位线的电压电平。

感测放大块121可以选择性地连接到位线bl和/或字线wl，并且可以读取写入到被选存储器单元的数据。例如，感测放大块121可以检测来自连接到被选存储器单元的字线wl的电压、放大检测到的电压并且输出读取数据data。写入驱动器122可以选择性地连接到位线bl和/或字线wl，并且可以向被选存储器单元提供写入电流。结果，写入驱动器122可以对将要存储在存储器单元阵列110中的数据data进行编程。

控制逻辑130可以基于从图1中的存储器控制器200接收的命令cmd、地址addr和控制信号ctrl，输出用于向存储器单元阵列110写入数据或从存储器单元阵列110读取数据所需的各种控制信号。特别地，控制逻辑130可以向写入/读取电路120提供操作选择信号ctrl_op、向行解码器140提供行地址x_addr、向列解码器150提供列地址y_addr以及向电压生成器160提供电压控制信号ctrl_vol。

在实施例中，控制逻辑130可以控制第一感测放大器sa1和第二感测放大器sa2，使得对布置在第一层中的第一下存储器单元执行的数据读取操作和对布置在第二层中的第一上存储器单元执行的数据读取操作被并行地执行。特别地，控制逻辑130可以在字线预充电时间段中控制对第一下字线和第一上字线执行预充电操作，并且可以在字线预充电时间段之后的位线预充电时间段中控制针对第一位线的预充电操作。例如，存储器装置还可以包括第一字线预充电电路和第二字线预充电电路以及位线预充电电路，第一字线预充电电路被配置为在字线预充电时间段中将第一字线预充电电压施加到第一下字线，第二字线预充电电路被配置为在字线预充电时间段中将第二字线预充电电压施加到第一上字线，位线预充电电路被配置为在位线预充电时间段中将位线预充电电压施加到第一位线，第一字线预充电电压和第二字线预充电电压中的每者的电压电平是负电压。稍后将参照图9至图11描述控制逻辑130的读取控制操作。

电压生成器160可以基于电压控制信号ctrl_vol生成用于对存储器单元阵列110执行写入操作、读取操作和擦除操作所需的各种类型的电压。行解码器140可以通过多条字线wl连接到存储器单元阵列110，并且可以响应于行地址x_addr而激活多条字线wl之中的被选字线。列解码器150可以通过多条位线bl连接到存储器单元阵列110，并且可以响应于列地址y_addr而激活多条位线bl之中的被选位线。

图3更详细地示出了根据发明构思的实施例的图2的存储器装置100的部分。

参照图3，存储器单元阵列110可以包括分别布置在下字线wl11至wlln与位线bl1至blm交叉的区域中的下存储器单元或第一存储器单元mc1以及分别布置在上字线wl21至wl2n与位线bl1至blm交叉的区域中的上存储器单元或第二存储器单元mc2。这里，m和n可以是2或更大的整数。在这种情况下，第一存储器单元mc1可以与第一层或下层对应，第二存储器单元mc2可以与第二层或上层对应。然而，发明构思不限于此，存储器单元阵列110可以具有三个或更多个层竖直堆叠的结构。

行解码器140可以布置在存储器单元阵列110与感测放大块121之间，并且可以包括行开关141a、141b、142a和142b。在实施例中，第一行开关141a和141b以及第二行开关142a和142b可以根据字线选择信号lx0而导通或截止。例如，可以基于行地址x_addr从行解码器140生成字线选择信号lx0。然而，发明构思不限于此。行解码器140可以包括分别连接到下字线wll1至wlln并对对应的下字线执行选择操作的第一行开关141a和141b以及分别连接到上字线wl21至wl2n并对对应的上字线执行选择操作的第二行开关142a和142b。根据实施例，行解码器140可以包括第一行解码器和第二行解码器，第一行解码器包括第一行开关141a和141b，第二行解码器包括第二行开关142a和142b。

列解码器150可以包括分别连接到位线bl1至blm并对对应的位线执行选择操作的列开关151和152。列开关151和152可以分别根据与其对应的位线选择信号ly1和lym而导通或截止，因此，列解码器150可以选择位线bl1至blm中的一条。例如，可以基于列地址y_addr从列解码器150生成位线选择信号ly1和lym。

感测放大块121可以包括分别与下层和上层对应的至少两个感测放大器(即，第一感测放大器121a和第二感测放大器121b)。第一感测放大器121a可以连接到从下字线wl11到wlln之中选择的下字线wll1，第二感测放大器121b可以连接到从上字线wl21至wl2n之中选择的上字线wl21。第一感测放大器121a可以包括第一感测放大器sa1和预充电晶体管tr1，第二感测放大器121b可以包括第二感测放大器sa2和预充电晶体管tr2。第一感测放大器121a和第二感测放大器121b可以具有相同的结构。可以优化第一感测放大器121a用于感测连接到下字线wl11至wl1n的存储器单元的数据，可以优化第二感测放大器121b用于感测连接到上字线wl21至wl2n的存储器单元的数据。然而，发明构思不限于此，感测放大块121还可以包括第三感测放大器121c和第四感测放大器121d。第三感测放大器121c可以连接到从下字线wll1至wlln之中选择的下字线wlln，第四感测放大器121d可以连接到从上字线wl21至wl2n中选择的上字线wl2n。

包括连接到第一感测放大器121a和第二感测放大器121b的存储器单元的组可以被称为第一感测放大器组，包括连接到第三感测放大器121c和第四感测放大器121d的存储器单元的组可以被称为第二感测放大器组。在这种情况下，第一感测放大器组可以连接到第一全局字线或第一数据线dl1以及第二全局字线或第二数据线dl2，第二感测放大器组可以连接到第三全局字线或第三数据线dl3以及第四全局字线或第四数据线dl4。因此，可以通过第一数据线dl1选择来自下字线wll1至wlln之中的包括在第一感测放大器组中的下字线，可以通过第三数据线dl3选择来自下字线wll1至wlln之中的包括在第二感测放大器组中的下字线。类似地，可以通过第二数据线dl2选择来自上字线wl21至wl2n之中的包括在第一感测放大器组中的上字线，可以通过第四数据线dl4选择来自上字线wl21至wl2n之中的包括在第二感测放大器组中的上字线。

图4示出了根据发明构思的实施例的存储器单元mc。

参照图4，存储器单元mc可以包括串联连接的可变电阻器元件r和开关元件(或被称为“选择元件”)sw。存储器单元mc可以与图3中的多个第一存储器单元mc1和多个第二存储器单元mc2中的一个对应。可变电阻器元件r可以包括相变层(或可变电阻层)11、形成在相变层11上的上电极12以及形成在相变层11的底部下方的下电极13。例如，可变电阻器元件r可以包括相变材料(例如，ge-sb-te(gst))、过渡金属氧化物或磁性材料。可以使用诸如双向阈值开关(ots)材料、晶体管和二极管的各种元件来实施开关元件sw。

上电极12和下电极13可以包括各种金属、金属氧化物或金属氮化物。相变层11可以包括双极电阻存储器材料或单极电阻存储器材料。可以通过电流的极性将双极电阻存储器材料编程为置位或复位状态，钙钛矿类的材料可以被用于双极电阻存储器材料。即使用相同极性的电流，也可以将单极电阻存储器材料编程为置位或复位状态，诸如niox或tiox的过渡金属氧化物可以被用于单极电阻存储器材料。

图5a是示出针对图4的存储器单元mc的可变电阻器元件r的置位写入和复位写入的曲线图，图5b是示出当图4的存储器单元mc是单电平单元时存储器单元的根据电阻的分布的曲线图。

一起参照图4和图5a，当构成可变电阻器元件r的相变材料被加热到结晶温度tx与熔点tm之间的温度持续特定时间段然后被逐渐冷却时，相变材料处于结晶状态。该结晶状态被称为存储数据‘0’的“置位状态”。另一方面，当相变材料在被加热到熔点tm以上的温度之后进行淬火时，相变材料处于非晶状态。该非晶状态被称为存储数据‘1’的“复位状态”。因此，可以向可变电阻器元件r供应电流以存储数据，并且可以测量可变电阻器元件r的电阻值以读取数据。

一起参照图4和图5b，图5b的曲线图的水平轴表示电阻，图5b的曲线图的竖直轴表示存储器单元mc的个数。当存储器单元mc是单电平单元时，存储器单元mc可以处于低电阻状态lrs(即，置位状态set)和高电阻状态hrs(即，复位状态reset)中的一种状态。因此，将存储器单元mc从低电阻状态lrs切换到高电阻状态hrs的操作可以被称为复位操作或复位写入操作。另外，将存储器单元mc从高电阻状态hrs切换到低电阻状态lrs的操作可以被称为置位操作或置位写入操作。

图6a是根据发明构思的实施例的存储器单元阵列110a的电路图。

参照图6a，存储器单元阵列110a可以包括竖直堆叠的第一层和第二层，第一层和第二层可以共享信号线(例如，位线bl1至bl4)。存储器单元阵列110a可以包括下字线wl11和wl12以及上字线wl21和wl22，下字线wl11和wl12在第一方向(x方向)上延伸并且在与第一方向垂直的第二方向(y方向)上彼此间隔开，上字线wl21和wl22在第一方向上延伸并且在与第一方向垂直的第三方向(z方向)上与下字线wl11和wl12间隔开。另外，存储器单元阵列110a可以包括在第三方向上与上字线wl21和wl22以及下字线wl11和wl12中的每者分开并且在第二方向上延伸的位线bl1至bl4。

第一存储器单元mc1可以分别布置在位线bl1至bl4与下字线wl11和wl12交叉的区域中，第二存储器单元mc2可以分别布置在位线bl1至bl4与上字线wl21和wl22交叉的区域中。下字线wl11和wl12、第一存储器单元mc1以及位线bl1至bl4可以构成第一层，上字线wl21和wl22、第二存储器单元mc2以及位线bl1至bl4可以构成第二层。可以通过选择性地激活下字线wl11和wl12、上字线wl21和wl22以及位线bl1至bl4来寻址任意的第一存储器单元mc1和第二存储器单元mc2。第一存储器单元mc1和第二存储器单元mc2中的每个可以包括可变电阻器元件r和开关元件sw。

在第一层的情况下，可变电阻器元件r可以连接在位线bl1至bl4中的一条与开关元件sw之间，开关元件sw可以连接在可变电阻器元件r与下字线wl11和wl12中的一条之间。在第二层的情况下，可变电阻器元件r可以连接在上字线wl21和wl22中的一条与开关元件sw之间，开关元件sw可以连接在可变电阻器元件r与位线bl1至bl4中的一条之间。然而，发明构思不限于此，开关元件sw和可变电阻器元件r的布置顺序可以改变。

开关元件sw可以根据施加到与开关元件sw连接的字线和位线的电压来控制供应到可变电阻器元件r的电流。例如，可以用双向阈值开关(ots)材料来实施开关元件sw。然而，发明构思不限于此，在另一实施例中，开关元件sw可以被改变为诸如单向二极管、双向二极管和晶体管的其它可开关元件。

可以通过下字线wl11和wl12、上字线wl21和wl22以及位线bl1至bl4向第一存储器单元mc1和第二存储器单元mc2中的每个的可变电阻器元件r施加电压，因此，电流可以流过可变电阻器元件r。例如，可变电阻器元件r可以包括可以在第一状态与第二状态之间可逆地转变的相变材料层。然而，可变电阻器元件r不限于此，而是可以包括具有根据被施加的电压而变化的电阻值的任何可变电阻器。例如，在第一存储器单元mc1和第二存储器单元mc2中的每个中，可变电阻器元件r的电阻可以根据施加到可变电阻器元件r的电压在第一状态与第二状态之间可逆地转变。

图6b是根据实施例的图6a的存储器单元阵列110a的透视图。

参照图6b，存储器单元阵列110a可以包括下字线wl1、上字线wl2、位线bl、第一存储器单元mc1和第二存储器单元mc2。下字线wl1可以在第一方向x上延伸并且可以在第二方向y上彼此平行地布置。在这种情况下，第一方向x和第二方向y可以基本上彼此正交。位线bl可以在第二方向y上延伸并且可以在第一方向x上彼此平行地布置。上字线wl2可以在第一方向x上延伸并且可以在第二方向y上彼此平行地布置。第一存储器单元mc1可以分别布置在下字线wl1与位线bl交叉的区域中，第二存储器单元mc2可以分别布置在上字线wl2与位线bl交叉的区域中。

图7是根据发明构思的实施例的通过存储器装置读取数据的方法的流程图。

参照图7，根据本实施例的方法与根据来自主机的请求通过存储器装置读取数据的操作对应。例如，该方法可以包括在图1的存储器装置100中以时间序列执行的操作。例如，存储器控制器200可以根据来自主机的请求向存储器装置100提供读取命令。在操作s10中，存储器装置100接收读取命令，并且对与读取命令一起提供的地址进行解码以确定被选存储器单元。例如，被选存储器单元可以是布置在第一层中的第一存储器单元和布置在第二层中的第二存储器单元。

在操作s20中，存储器装置100对连接到第一存储器单元的一端的下字线和连接到第二存储器单元的一端的上字线进行预充电。在操作s30中，存储器装置100对公共地连接到第一存储器单元的另一端和第二存储器单元的另一端的位线进行预充电。在实施例中，在操作s30中，下字线和上字线可以被浮置。例如，当连接到特定字线的字线选择晶体管trx截止时，该特定字线可以被浮置。然而，发明构思不限于此。在一些实施例中，在操作s30中，连接到下字线和上字线的行开关中的至少一个可以略微导通。稍后将参照图8描述操作s20和s30。

在操作s40中，存储器装置100可以将下字线连接到第一数据线并且将上字线连接到第二数据线。例如，当下字线和第一数据线彼此电连接时，可以在下字线与第一数据线之间执行电荷共享，并且下字线和第一数据线的电压电平可以彼此相等。因此，当第一存储器单元处于置位状态时，第一数据线的电压电平可以相对高，当第一存储器单元处于复位状态时，第一数据线的电压电平可以相对低。

在操作s50中，存储器装置100可以基于第一数据线和第二数据线的电压电平来感测数据(即，分别存储在第一存储器单元和第二存储器单元中的数据)。存储器装置100可以将第一数据线的电压电平与参考电压进行比较，并输出比较结果作为第一数据。在这种情况下，参考电压可以被设定为第一存储器单元处于设置状态时的第一数据线的电压电平与第一存储器单元处于复位状态时的第一数据线的电压电平之间的中间电平。因此，通过将第一数据线的电压电平与参考电压进行比较，比较结果可以作为1位数据(例如，0或1)被输出。类似地，存储器装置100可以利用不同的参考电压对第二数据线的电压电平进行相似的操作。然而，发明构思不限于此。例如，当第一存储器单元和第二存储器单元是多电平单元时，第一存储器单元和第二存储器单元中的每个可以具有多种状态，在操作s50中，可以确定第一数据线和第二数据线的根据第一存储器单元和第二存储器单元的多种状态的电压电平。存储器装置可以通过将第一数据线和第二数据线的电压电平分别与多个参考电压进行比较来读取多位数据。

图8是示出根据发明构思的实施例的用于执行存储器装置的读取操作的组件的电路图。

参照图8，字线wl可以连接到存储器单元mc的一端，位线bl可以连接到存储器单元mc的另一端。行解码器140可以连接到字线wl。例如，行解码器140可以包括诸如字线选择晶体管trx和放电晶体管trd的多个行开关。在图8中，为了便于描述，行解码器140被示出为包括一个字线选择晶体管trx和一个放电晶体管trd。然而，行解码器140可以包括连接到多条字线的多个字线选择晶体管trx和多个放电晶体管trd。此外，行解码器140还可以包括其它开关和/或控制元件。

字线选择晶体管trx可以响应于字线选择信号lx而导通或截止。可以基于行地址x_addr从行解码器140生成字线选择信号lx。当字线选择晶体管trx导通时，字线wl可以通过数据线dl连接到感测放大块121。感测放大块121可以与例如图3的第一感测放大器121a至第四感测放大器121d中的一者对应。当字线选择晶体管trx被实施为nmos晶体管时，字线选择晶体管trx可以在字线选择信号lx处于高电平时导通，并且可以在字线选择信号lx处于低电平时截止。

放电晶体管trd可以响应于放电使能信号wde而导通或截止。当放电晶体管trd导通时，可以向字线wl施加放电电压vd。例如，放电电压vd可以是地电压vss。在实施例中，放电晶体管trd可以被实施为nmos晶体管。nmos晶体管—放电晶体管trd可以在放电使能信号wde处于高电平时导通，并且可以在放电使能信号wde处于低电平时截止。在实施例中，放电晶体管trd可以被实施为pmos晶体管。pmos晶体管—放电晶体管trd可以在放电使能信号wde处于低电平时导通，并且可以在放电使能信号wde处于高电平时截止。例如，在读取操作中，当连接到被选字线的字线选择晶体管trx导通时，连接到被选字线的放电晶体管trd可以截止。连接到未被选字线的放电晶体管trd可以导通，连接到未被选字线的字线选择晶体管trx可以截止。

列解码器150可以连接到位线bl。例如，列解码器150可以包括诸如位线选择晶体管try的多个列开关。在图8中，为了便于描述，列解码器150被示出为包括一个位线选择晶体管try。然而，列解码器150可以包括分别连接到多条位线bl的多个位线选择晶体管try。此外，列解码器150还可以包括分别连接到多条位线bl的多个放电晶体管。

位线选择晶体管try可以连接到控制开关，例如，箝位晶体管trcmp和位线预充电晶体管trb。位线预充电晶体管trb和箝位晶体管trcmp可以被理解为感测放大块121的组件。位线选择晶体管try响应于位线选择信号ly而导通或截止。可以基于列地址y_addr从列解码器150生成位线选择信号ly。例如，当位线选择晶体管try被实施为pmos晶体管时，位线选择晶体管try可以在位线选择信号ly处于低电平时导通，并且在位线选择信号ly处于高电平时截止。位线预充电晶体管trb可以响应于位线预充电使能信号bpe而导通或截止。例如，当位线预充电晶体管trb被实施为pmos晶体管时，位线预充电晶体管trb可以在位线预充电使能信号bpe处于低电平时导通，并且在位线预充电使能信号bpe处于高电平时截止。当位线预充电晶体管trb导通时，可以向位线bl施加第二预充电电压vp2。在这种情况下，可以基于箝位电压vcmp来控制箝位晶体管trcmp以向位线bl施加特定电压。在实施例中，箝位晶体管trcmp可以是pmos晶体管或nmos晶体管。例如，nmos晶体管—箝位晶体管trcmp可以在箝位电压vcmp处于高电平时导通，并且在箝位电压vcmp处于低电平时截止。在这种情况下，箝位电压vcmp的电压电平可以比位线bl的电压电平大。

感测放大块121可以包括字线预充电晶体管tra和感测放大器sa。字线预充电晶体管tra可以响应于字线预充电使能信号wpe而导通或截止。在示例实施例中，字线预充电晶体管tra可以被实施为pmos晶体管。字线预充电晶体管tra—pmos晶体管可以在字线预充电使能信号wpe处于低电平时导通，并且在字线预充电使能信号wpe处于高电平时截止。在示例实施例中，字线预充电晶体管tra可以被实施为nmos晶体管。字线预充电晶体管tra—nmos晶体管可以在字线预充电使能信号wpe处于高电平时导通，并且在字线预充电使能信号wpe处于低电平时截止。当字线选择晶体管trx和字线预充电晶体管tra被导通时，第一预充电电压vp1可以被施加到字线wl。在实施例中，施加到下字线的预充电电压的电压电平可以与施加到上字线的预充电电压的电压电平不同。然而，发明构思不限于此，施加到下字线的预充电电压的电压电平可以与施加到上字线的预充电电压的电压电平相同。

字线wl和位线bl可以均包括寄生电容器，字线wl的寄生电容器(例如，字线电容器ca)的电容可以比位线bl的寄生电容器(未示出)的电容小。因此，感测放大器sa可以连接到被寄生电容器影响相对小的字线wl，并且感测该字线wl的电压电平，从而读取被选存储器单元mc的数据。

感测放大器sa可以将感测节点sn的感测电压vsen(例如，数据线dl的电压电平，在这种情况下，数据线dl的电压电平与字线wl的电压电平相同)与参考电压vref进行比较，并且输出比较结果作为数据data。例如，感测放大器sa可以操作作为比较器。当存储器单元mc处于置位状态时，感测电压vsen可以比参考电压vref高，感测放大器sa可以输出‘1’作为数据data。当存储器单元mc处于复位状态时，感测电压vsen可以比参考电压vref低，感测放大器sa可以输出‘0’作为数据data。

在下文中，将参照图7和图8描述存储器装置的读取操作。在操作s20中，字线选择晶体管trx可以导通以将字线wl连接到数据线dl，可以通过连接到数据线dl的预充电路径对字线wl和数据线dl预充电。在操作s30中，位线选择晶体管try可以导通，因此可以对位线bl预充电。

第二预充电电压vp2可以比第一预充电电压vp1高，第一预充电电压vp1与第二预充电电压vp2之间的差可以比存储器单元mc的阈值电压(例如，开关元件sw的阈值电压)高。因此，电流(在下文中被称为“单元电流”)可以流过存储器单元mc并且单元电流可以对字线wl充电，因此，字线wl的电压电平可以增大。在这种情况下，因为单元电流的量根据存储器单元mc的状态(例如，根据置位状态或复位状态)而变化，所以字线wl的电压电平可以根据存储器单元mc的状态而改变。例如，当存储器单元mc处于置位状态时，因为存储器单元mc的电阻值相对小并且单元电流的量相对大，所以字线wl的电压电平可以增大得相对大。另一方面，当存储器单元mc处于复位状态时，因为存储器单元mc的电阻值相对大并且单元电流的量相对小，所以字线wl的电压电平可以增大地相对小或不增大。

图9是示出根据发明构思的实施例的存储器装置的读取操作的曲线图。

一起参照图8和图9，图9的曲线图的水平轴表示时间，图9的曲线图的竖直轴表示位线bl和字线wl的电压电平。存储器装置可以在第一预充电时间段t_p1(例如，字线预充电时间段wl_prc)中将字线wl预充电到第一预充电电压vp1。当字线选择晶体管trx和字线预充电晶体管tra导通时，可以将字线wl和数据线dl预充电到第一预充电电压vp1。在实施例中，第一预充电电压vp1可以是负电压，字线wl的电压电平可以下降到第一预充电电压vp1。在这种情况下，位线选择晶体管try可以截止，因此，位线bl可以处于浮置状态。当存储器单元mc是被选存储器单元时，放电晶体管trd可以在读取操作期间保持截止状态。

字线wl可以在第二预充电时间段t_p2(例如，位线预充电时间段bl_prc)中被浮置，并且位线bl可以被预充电到第二预充电电压vp2。例如，当均连接到字线wl的字线选择晶体管trx和放电晶体管trd截止时，字线wl可以被浮置。位线选择晶体管try和位线预充电晶体管trb可以在第二预充电时间段t_p2中导通，因此，第二预充电电压vp2可以被施加到位线bl。在实施例中，可以通过位线预充电晶体管trb施加电源电压，箝位晶体管trcmp可以根据箝位电压vcmp将位线bl的电压电平维持为第二预充电电压vp2。

在第二预充电时间段t_p2中，位线bl的电压电平可以增大到第二预充电电压vp2。在这种情况下，当位线bl的电压电平与字线wl的电压电平之间的差等于或大于存储器单元mc的阈值电压vth时，单元电流可以在存储器单元mc中流动。当存储器单元mc处于置位状态时，字线wl的电压电平可以增大，字线wl的电压电平与位线bl的电压电平之间的差可以保持在阻断电压vs(即，存储器单元mc的单元电流被阻断时的电压电平)以上。因此，当存储器单元mc处于置位状态时，字线wl的电压电平可以增大直到通过将位线bl的电压电平降低阻断电压vs而获得的电压电平。另一方面，当存储器单元mc处于复位状态时，字线wl的电压电平可以几乎不增大或者可以增大得非常小。

在一些实施例中，在第二预充电时间段t_p2中，第二预充电电压vp2可以在字线选择晶体管trx略微导通的同时被预充电到位线bl。在这种情况下，随着字线选择晶体管trx略微导通，字线wl可以被伪浮置。例如，当字线选择信号lx具有在高电平的电压电平与低电平的电压电平之间的特定电压电平时，字线选择晶体管trx可以略微导通。因此，当被选存储器单元处于置位状态时，数据线dl在第二预充电时间段t_p2中被略微充电。如上所述，字线选择晶体管trx可以在字线选择信号lx处于高电平时导通，并且可以在字线选择信号lx处于低电平时截止。

字线选择晶体管trx可以在感测时间段t_s(例如，数据感测时间段dl_sensing)中导通，因此，可以使字线wl和数据线dl彼此电连接并且可以执行电荷共享。在实施例中，在第二预充电时间段t_p2与感测时间段t_s之间的位线放电时间段(未示出)中，位线bl可以放电到特定电压(即，地电压vss)。例如，连接到位线bl的位线放电电路可以在位线放电时间段期间使位线bl的电压放电。可以在感测时间段t_s中的位线放电时间段之后执行电荷共享。字线wl的电压电平可以通过电荷共享与数据线dl的电压电平相同，并且字线wl的电压电平可以如图9中所示改变。当电荷共享完成时，可以基于数据线dl的电压电平(例如，感测电压vsen)来感测数据。感测放大器sa可以通过将参考电压vref与感测电压vsen进行比较来感测数据。

在电荷共享的过程中，尤其是在存储器单元mc处于置位状态时，字线wl的电压电平可以通过电荷共享而降低。在这种情况下，当降低的量大时，感测放大器sa的感测裕度会减小。然而，因为字线选择晶体管trx在第二预充电时间段t_p2中略微导通因此字线选择晶体管trx的漏电流对数据线dl充电，所以会发生诸如字线电容器ca的电容增大的效应。因此，当存储器单元mc处于置位状态时，字线wl的电压电平的改变的量可以减小，从而充分地确保感测裕度sm。

图10是示出根据发明构思的实施例的针对第一存储器单元mc1和第二存储器单元mc2的读取操作的时序图。

一起参照图3、图6a以及图8至图10，第一存储器单元mc1和第二存储器单元mc2可以共享位线bl1，位线bl1可以被位线选择信号ly驱动。另外，连接到第一存储器单元mc1的第一下字线wl11和连接到第二存储器单元mc2的第一上字线wl21可以被同一字线选择信号lx驱动。因此，可以并行执行并且可以基本上同时执行针对第一存储器单元mc1的读取操作和针对第二存储器单元mc2的读取操作。在下文中，连接到第一下字线wl11的字线选择晶体管被称为下字线选择晶体管(例如，图22中的第一行开关711)，连接到第一上字线wl21的字线选择晶体管被称为上字线选择晶体管(例如，图22中的第二行开关721)。

在从时间t0到时间t1的待机时间段stb中，字线选择信号lx可以处于低电平，位线选择信号ly可以处于高电平。因此，下字线选择晶体管(例如，图22中的第一行开关711)、上字线选择晶体管(例如，图22中的第二行开关721)和位线选择晶体管try可以截止。第一下字线wl11和第一上字线wl21可以被浮置或者具有地电压vss的电压电平。例如，第一下字线wl11和第一上字线wl21可以通过将图8的放电晶体管trd导通而具有地电压vss。

此后，在时间t1时，字线选择信号lx可以转变为高电平，第一下字线wl11和第一上字线wl21可以基于第一预充电电压vp1被预充电。在这种情况下，从时间t1到时间t2的时间段可以被定义为字线预充电时间段wl_prc。第一预充电电压vp1可以是负电压。因此，第一下字线wl11的电压电平vwl11和第一上字线wl21的电压电平vwl21可以下降。在实施例中，施加到第一下字线wl11的预充电电压的电压电平和施加到第一上字线wl21的预充电电压的电压电平可以彼此不同。然而，发明构思不限于此，施加到下字线wl11的预充电电压的电压电平可以与施加到上字线wl21的预充电电压的电压电平相同。

在时间t2时，位线选择信号ly可以转变为低电平，位线bl1可以基于第二预充电电压vp2被预充电。在这种情况下，从时间t2至时间t4的时间段可以被定义为位线预充电时间段bl_prc。第二预充电电压vp2可以比第一预充电电压vp2高并且可以是正电压。在实施例中，字线选择信号lx可以转变为低电平(即，截止电平voff)，因此，第一下字线wl11和第一上字线wl21可以被浮置。在实施例中，字线选择信号lx可以转变为弱导通电平vwo，其中弱导通电平vwo可以比字线选择信号lx的低电平(即，截止电平voff)高并且可以比字线选择信号lx的高电平(即，导通电平von)低。下字线选择晶体管和上字线选择晶体管可以基于具有弱导通电平vwo的字线选择信号lx略微导通，因此，第一下字线wl11和第一上字线wl21可以被伪浮置。

如上所述，当位线bl1的电压电平与第一下字线wl11的电压电平之间的差(例如，在时间t3时)等于或大于第一存储器单元mc1的阈值电压时，单元电流可以流过第一存储器单元mc1。类似地，当位线bl1的电压电平与第一上字线wl21的电压电平之间的差(例如，在时间t3时)等于或高于第二存储器单元mc2的阈值电压时，单元电流可以流过第二存储器单元mc2。例如，处于置位状态的第一存储器单元mc1可以具有比处于复位状态的第二存储器单元mc2的单元电流的量大的量的单元电流，并且随着单元电流对第一下字线wl11的寄生电容器ca充电，第一下字线wl11的电压电平vwl11可以增大。在这种情况下，当下字线选择晶体管略微导通时，数据线dl的电压电平可以随着下字线选择晶体管的漏电流对数据线dl的电容器cdl充电而升高。在第二存储器单元mc2处于复位状态的情况下，第一上字线wl21的电压电平vwl21可以增大地非常小或者可以几乎不增大。

在时间t4时，随着位线选择信号ly和字线选择信号lx转变为高电平、位线选择晶体管try截止并且下字线选择晶体管导通，第一下字线wl11可以电连接到与其对应的第一数据线，因此，可以在第一下字线wl11与第一数据线dl1之间执行电荷共享。因为第一数据线dl1的电压电平比第一下字线wl11的电压电平低，所以第一下字线wl11的电压电平减小并且第一数据线dl1的电压电平增大，因此，第一下字线wl11和第一数据线dl1的电压电平可以相同。此后，可以从时间t5到时间t6(即，在数据感测时间段中)执行针对第一存储器单元mc1的数据感测。

类似地，在时间t4时，随着字线选择信号lx转变为高电平并且上字线选择晶体管导通，第一上字线wl21可以电连接到与其对应的第二数据线，因此，可以在第一上字线wl21与第二数据线dl2之间执行电荷共享。因为第二数据线dl2的电压电平与第一上字线wl21的电压电平相同，所以可以保持第一上字线wl21的电压电平。此后，可以从时间t5至时间t6(即，在数据感测时间段中)执行针对第二存储器单元mc2的数据感测。

如上所述，根据本实施例，可以基于一个字线选择信号lx和一个位线选择信号ly并行地执行针对第一存储器单元mc1的数据读取操作和针对第二存储器单元mc2的数据读取操作。因此，可以提高针对第一存储器单元mc1和第二存储器单元mc2的读取速度，并且可以降低包括第一存储器单元mc1和第二存储器单元mc2的存储器装置的读取功耗。

图11是示出根据发明构思的实施例的针对第一存储器单元mc1和第二存储器单元mc2的读取操作的时序图。参照图11，根据本实施例的针对第一存储器单元mc1和第二存储器单元mc2的读取操作与图10中所示的读取操作的变型对应。当将根据本实施例的读取操作与图10的读取操作进行比较时，字线选择信号lx在根据本实施例的位线预充电时间段bl_prc中的电压电平可以与在根据图10的读取操作的位线预充电时间段bl_prc中的电压电平不同。

在时间t2时，位线选择信号ly可以转变为低电平，可以基于第二预充电电压vp2对位线bl1预充电。另外，在时间t2时，字线选择信号lx可以转变为弱导通电平vwo，在时间t4时，字线选择信号lx可以转变为低电平voff。因此，下字线选择晶体管和上字线选择晶体管可以在位线预充电时间段bl_prc的部分中略微导通，并且在剩余时间段中截止。在这种情况下，可以基于字线电容器ca的电容来调整从时间t2到时间t4的时间段。例如，随着字线电容器ca的电容增大，字线选择晶体管trx在位线预充电时间段bl_prc中略微导通的时间段可以减小。

图12示出了根据发明构思的实施例的具有外围上单元(cop)结构的存储器装置300。

参照图12，存储器装置300可以包括在竖直方向z上堆叠的第一半导体层310和第二半导体层320。第一半导体层310可以包括第一层310a和第二层310b。在一些实施例中，第一半导体层310还可以在第二层310b上包括一个或更多个层。第一层310a可以包括下字线wl1，第二层310b可以包括上字线wl2，第一层310a和第二层310b可以共享位线bl。

第一层310a还可以包括分别布置在下字线wl1与位线bl交叉的区域中的第一存储器单元，第二层310b还可以包括分别布置在上字线wl2与位线bl交叉的区域中的第二存储器单元。包括外围电路的外围区域可以布置在第二半导体层320上和第二半导体层320中。例如，写入/读取电路(例如，写入驱动器/感测放大器wd/sa)321和控制逻辑322可以布置在第二半导体层320上和第二半导体层320中。然而，发明构思不限于此，与存储器操作相关的各种类型的外围电路可以布置在第二半导体层320上和第二半导体层320中。

图13示出了根据发明构思的实施例的具有cop结构的存储器装置400(见图14)中的第二半导体层420的顶表面。图14是沿着图13中的线xiv-xiv'截取的存储器装置400的剖视图，图15是沿着图13中的线xv-xv'截取的存储器装置400的剖视图。

一起参照图13至图15，具有cop结构的存储器装置400可以包括竖直堆叠的第一半导体层410和第二半导体层420，第二半导体层420的顶表面可以被划分为第一区域421至第五区域425。第一区域421和第二区域422可以在第一方向x上彼此相邻，第三区域423和第四区域424可以在第一方向x上彼此相邻。第五区域425可以布置在第二半导体层420的上表面的中心部分处，用于驱动位线bl的列解码器cd可以布置在第五区域425中。

用于驱动下字线wl1的第一行解码器rd1、用于驱动连接到下字线wl1的全局下字线的第一全局解码器gd1以及用于感测第一存储器单元mc1的下感测放大器sa1可以布置在第一区域421和第四区域424中。用于驱动上字线wl2的第二行解码器rd2、用于驱动连接到上字线wl2的全局上字线的第二全局解码器gd2以及用于感测第二存储器单元mc2的上感测放大器sa2可以布置在第二区域422和第三区域423中。

第一下字线wl11和第一上字线wl21可以在第一方向x上延伸，位线bl可以在第二方向y上延伸。每个第一行解码器rd1可以包括第一行开关trx1，每个第一全局解码器gd1可以包括第一全局开关trgx1，每个第二行解码器rd2可以包括第二行开关trx2，每个第二全局解码器gd2可以包括第二全局开关trgx2。在这种情况下，第一行开关trx1和第二行开关trx2可以被字线选择信号lx0驱动，第一全局开关trgx1和第二全局开关trgx2可以被全局字线选择信号gx0驱动。因此，可以对连接到位线bl的第一存储器单元mc1和第二存储器单元mc2同时执行读取操作。如上所述，被同一字线选择信号和同一全局字线选择信号驱动并且被同时读取的存储器单元可以被定义为一个感测放大器组。例如，存储器装置400可以包括第一感测放大器组sag1至第四感测放大器组sag4。

第一行解码器rd1可以通过第一接触插塞cp1连接到下字线wl1，并且可以通过接触插塞cp和金属图案mp电连接到第一全局解码器gd1和第一感测放大器sa1。第二行解码器rd2可以通过第二接触插塞cp2连接到上字线wl2，并且可以通过接触插塞cp和金属图案mp电连接到第二全局解码器gd2和第二感测放大器sa2。列解码器cd可以通过第三接触插塞cp3连接到位线bl。

图16示出了根据发明构思的实施例的具有cop结构的存储器装置500(见图17)中的第二半导体层520的顶表面。图17是沿着图16中的线xvii-xvii'截取的存储器装置500的剖视图，图18是沿着图16中的线xviii-xviii'截取的存储器装置500的剖视图，图19是沿着图16中的线xix-xix'截取的存储器装置500的剖视图，图20是沿着图16中的线xx-xx'截取的存储器装置500的剖视图。

一起参照图16至图20，具有cop结构的存储器装置500可以包括竖直堆叠的第一半导体层510和第二半导体层520，第二半导体层520的顶表面可以被划分为第一瓦片(tile)区域521和第二瓦片区域522。第一存储器阵列(即，第一瓦片)可以相对于第一瓦片区域521在竖直方向z上布置在顶部上，第二存储器阵列(即，第二瓦片)可以相对于第二瓦片区域522在竖直方向z上布置在顶部上。因此，第一瓦片区域521的结构可以与第二瓦片区域522的结构基本上相同。在下文中，将主要描述第一瓦片区域521。

第一瓦片区域521可以被划分为第一区域521a至第四区域521d。例如，第一瓦片区域521可以根据风车结构被划分为第一区域521a至第四区域521d。第一区域521a和第二区域521b可以在第一方向x上彼此相邻，第三区域521c和第四区域521d可以在第一方向x上彼此相邻。第一区域521a和第三区域521c可以在第二方向y上彼此相邻，第二区域521b和第四区域521d可以在第二方向y上彼此相邻。在下文中，将主要描述布置在第一区域521a和第二区域521b中的组件。

在第一区域521a中，用于驱动下字线wl1的第一行解码器rd1、用于驱动连接到下字线wl1的全局下字线的第一全局解码器gd1、用于感测第一存储器单元mc1的第一感测放大器sa1、用于感测第二存储器单元mc2的第二感测放大器sa2、用于驱动连接到上字线wl2的全局上字线的第二全局解码器gd2以及用于驱动上字线wl2的第二行解码器rd2可以在第一方向x上布置在一排。

在第二区域521b中，第一外围电路peri1、全局解码器gy和列解码器cd可以在第二方向y上布置在一排。列解码器cd是用于驱动位线bl的电路，全局解码器gy是用于驱动连接到位线bl的全局位线的电路。第一外围电路peri1可以包括例如写入驱动器(例如，图2中的写入驱动器122)。然而，发明构思不限于此。

第一行解码器rd1可以通过第一接触插塞cp1连接到下字线wl1，并且可以通过接触插塞cp和金属图案mp电连接到第一全局解码器gd1和第一感测放大器sa1。第二行解码器rd2可以通过第二接触插塞cp2连接到上字线wl2，并且可以通过接触插塞cp和金属图案mp电连接到第二全局解码器gd2和第二感测放大器sa2。列解码器cd可以通过第三接触插塞cp3连接到位线bl。

图21示出了根据发明构思的实施例的存储器装置600。参照图21，存储器装置600可以包括第一存储器阵列至第四存储器阵列，例如，第一瓦片tl1至第四瓦片tl4，第一瓦片tl1至第四瓦片tl4可以在第一方向x上布置在一排。可以基于上面参照图1至图4、图5a、图5b、图6a、图6b和图7至图20描述的实施例来实施第一瓦片tl1至第四瓦片tl4。例如，第一瓦片tl1至第四瓦片tl4中的每者可以与图12的第一半导体层310对应。

第一瓦片tl1至第四瓦片tl4中的每者可以包括竖直堆叠的第一层l1和第二层l2，第一层l1和第二层l2可以共享位线。另外，第一层l1和第二层l2中的每者中的字线选择晶体管可以被同一字线选择信号lx0驱动。因此，可以通过字线选择信号lx0的电压控制对第一瓦片tl1至第四瓦片tl4中的每者中的八个存储器单元并行地执行读取操作。因此，可以提高针对八个存储器单元的读取速度，并且可以降低存储器装置600的读取功耗。

图22示出了根据发明构思的实施例的存储器装置700。

参照图22，存储器装置700可以包括在第一方向x上布置在一排的第二行解码器(rd2)720、第二感测放大器(sa2)740、第一感测放大器(sa1)730和第一行解码器(rd1)710。在实施例中，存储器装置700可以具有cop结构，第二行解码器720、第二感测放大器740、第一感测放大器730和第一行解码器710可以在竖直方向z上布置在第一存储器单元mc1和第二存储器单元mc2下方。

下字线wl1和上字线wl2可以在第一方向x上延伸，上字线wl2可以在竖直方向z上布置在下字线wl1上方。位线bl可以在第二方向y上延伸。第一存储器单元mc1可以布置在下字线wl1与位线bl交叉的区域中，第二存储器单元mc2可以布置在上字线wl2与位线bl交叉的区域中。

第一行解码器710可以包括第一行开关711，第一行开关711可以被实施为具有被施加字线选择信号lx0的栅极的晶体管。例如，第一行开关711可以具有连接到下字线wl1的源极和连接到第一感测放大器730的漏极。根据实施例，第一全局解码器(例如，图13或图15中的第一全局解码器gd1)可以布置在第一行解码器710与第一感测放大器730之间。

第二行解码器720可以包括第二行开关721，第二行开关721可以被实施为具有被施加字线选择信号lx0的栅极的晶体管。例如，第二行开关721可以具有连接到上字线wl2的源极和连接到第二感测放大器740的漏极。根据实施例，第二全局解码器(例如，图13或图15中的第二全局解码器gd2)可以布置在第二行解码器720与第二感测放大器740之间。

图23示出了根据发明构思的实施例的存储器装置800。

参照图23，存储器装置800可以包括第一行解码器810a和810b、第二行解码器820a和820b、第一感测放大器830a和830b以及第二感测放大器840a和840b。第二行解码器820a、第二感测放大器840a、第一感测放大器830a和第一行解码器810a可以在第一方向x上布置在一排。第二行解码器820b、第二感测放大器840b、第一感测放大器830b和第一行解码器810b可以在第一方向x上布置在一排。在实施例中，存储器装置800可以具有cop结构，第一行解码器810a和810b、第二行解码器820a和820b、第一感测放大器830a和830b、第二感测放大器840a和840b可以在竖直方向z上布置在第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b下方。

下字线wl11和wl12以及上字线wl21和wl22可以在第一方向x上延伸。上字线wl21和wl22可以在竖直方向z上分别布置在下字线wl11和wl12上方。位线bl可以在第二方向y上延伸。第一存储器单元mc1a可以布置在下字线wl11与位线bl交叉的区域中，第二存储器单元mc2a可以布置在上字线wl21与位线bl交叉的区域中。

第一行解码器810a可以包括第一行开关811，第一行开关811可以被实施为具有被施加第一字线选择信号lx1的栅极的晶体管。例如，第一行开关811可以具有连接到下字线wl11的源极和连接到第一感测放大器830a的漏极。第一行解码器810b可以包括第一行开关812，第一行开关812可以被实施为具有被施加第一字线选择信号lx1的栅极的晶体管。例如，第一行开关812可以具有连接到下字线wl12的源极和连接到第一感测放大器830b的漏极。根据第一字线选择信号lx1的驱动，可以同时驱动第一行开关811和812，并且可以通过使用第一感测放大器830a和830b并行地执行对第一存储器单元mc1a和mc1b的读取操作。

第二行解码器820a可以包括第二行开关821，第二行开关821可以被实施为具有被施加第二字线选择信号lx2的栅极的晶体管。例如，第二行开关821可以具有连接到上字线wl21的源极和连接到第二感测放大器840a的漏极。第二行解码器820b可以包括第二行开关822，第二行开关822可以被实施为具有被施加第二字线选择信号lx2的栅极的晶体管。例如，第二行开关822可以具有连接到上字线wl22的源极和连接到第二感测放大器840b的漏极。根据第二字线选择信号lx2的驱动，可以同时驱动第二行开关821和822，并且可以通过使用第二感测放大器840a和840b并行地执行针对第二存储器单元mc2a和mc2b的读取操作。

根据实施例，第一全局解码器(例如，图13或图15中的第一全局解码器gd1)可以布置在第一行解码器810a与第一感测放大器830a之间以及第一行解码器810b与第一感测放大器830b之间。另外，根据实施例，第二全局解码器(例如，图13或图15中的第二全局解码器gd2)可以布置在第二行解码器820a与第二感测放大器840a之间以及第二行解码器820b与第二感测放大器840b之间。

如此，存储器装置800可以包括四个感测放大器，例如，第一感测放大器830a和830b以及第二感测放大器840a和840b，通过控制第一字线选择信号lx1和第二字线选择信号lx2，可以并行地执行针对四个存储器单元(例如，第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b)的读取操作。因此，可以提高对于第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b的读取速度，并且可以降低存储器装置800的读取功耗。在一些示例中，可以基于与存储器单元阵列的相同页相关的地址来生成第一字线选择信号lx1和第二字线选择信号lx2。在一些示例中，在存储器装置的特定模式下，可以基于不同的地址来生成第一字线选择信号lx1和第二字线选择信号lx2中的每者。在这种情况下，可以独立地执行第一存储器单元mc1a和mc1b的读取操作以及第二存储器单元mc2a和mc2b的读取操作。

图24示出了根据发明构思的实施例的存储器装置900。

参照图24，存储器装置900可以包括第一行解码器910a和910b、第二行解码器920a和920b、第一感测放大器930a和930b以及第二感测放大器940a和940b。第二行解码器920a、第二感测放大器940a、第一感测放大器930a和第一行解码器910a可以在第一方向x上布置在一排。第二行解码器920b、第二感测放大器940b、第一感测放大器930b和第一行解码器910b可以在第一方向x上布置在一排。在实施例中，存储器装置900可以具有cop结构，第一行解码器910a和910b、第二行解码器920a和920b、第一感测放大器930a和930b、第二感测放大器940a和940b可以在竖直方向z上布置在第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b下方。

第一行解码器910a可以包括第一行开关911，第一行开关911可以被实施为具有被施加第一字线选择信号lx1的栅极的晶体管。例如，第一行开关911可以具有连接到下字线wl11的源极和连接到第一感测放大器930a的漏极。第一行解码器910b可以包括第一行开关912，第一行开关912可以被实施为具有被施加第一字线选择信号lx1'的栅极的晶体管。例如，第一行开关912可以具有连接到下字线wl12的源极和连接到第一感测放大器930b的漏极。根据第一字线选择信号lx1和lx1'的驱动，可以同时驱动第一行开关911和912，并且可以通过使用第一感测放大器930a和930b并行地执行针对第一存储器单元mc1a和mc1b的读取操作。

第二行解码器920a可以包括第二行开关921，第二行开关921可以被实施为具有被施加第二字线选择信号lx2的栅极的晶体管。例如，第二行开关921可以具有连接到上字线wl21的源极和连接到第二感测放大器940a的漏极。第二行解码器920b可以包括第二行开关922，第二行开关922可以被实施为具有被施加第二字线选择信号lx2'的栅极的晶体管。例如，第二行开关922可以具有连接到上字线wl22的源极和连接到第二感测放大器940b的漏极。根据第二字线选择信号lx2和lx2'的驱动，可以同时驱动第二行开关921和922，并且可以通过使用第二感测放大器940a和940b并行地执行针对第二存储器单元mc2a和mc2b的读取操作。

根据实施例，第一全局解码器(例如，图13或图15中的第一全局解码器gd1)可以布置在第一行解码器910a与第一感测放大器930a之间以及第一行解码器910b与第一感测放大器930b之间。另外，根据实施例，第二全局解码器(例如，图13或图15中的第二全局解码器gd2)可以布置在第二行解码器920a与第二感测放大器940a之间以及第二行解码器920b与第二感测放大器940b之间。

如此，存储器装置900可以包括四个感测放大器，即，第一感测放大器930a和930b以及第二感测放大器940a和940b，通过控制第一字线选择信号lx1和lx1'以及第二字线选择信号lx2和lx2'，可以并行地执行针对四个存储器单元(即，第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b)的读取操作。因此，可以提高针对第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b的读取速度。在一些示例中，可以基于与存储器单元阵列的相同页相关的地址来生成第一字线选择信号lx1和lx1'以及第二字线选择信号lx2和lx2'。在一些示例中，在存储器装置的特定模式下，可以基于不同的地址生成第一字线选择信号lx1和lx1'以及第二字线选择信号lx2和lx2'中的每个。在这种情况下，可以独立地执行第一存储器单元mc1a和mc1b以及第二存储器单元mc2a和mc2b中的每个存储器单元的读取操作。

图25是示出根据发明构思的一些实施例的存储器装置应用于固态驱动(ssd)系统1000的示例的框图。参照图25，ssd系统1000可以包括主机1100和ssd1200。ssd1200可以通过信号连接器与主机1100交换信号sgl，并且通过电力连接器接收电力pwr。ssd1200可以包括ssd控制器1210、辅助电源1220以及存储器装置(mem)1230、1240和1250。ssd控制器1210可以分别通过沟道ch1、ch2和chn与存储器装置1230、1240和1250通信。可以使用上面参照图1至图4、图5a、图5b、图6a、图6b和图7至图24描述的实施例来实施存储器装置1230、1240和1250。

图26示出了根据发明构思的一些实施例的具有芯片到芯片结构的存储器装置。

参照图26，存储器装置2000可以具有芯片到芯片(c2c)结构。c2c结构可以指通过在第一晶圆上制造包括单元区域cell的上芯片，在与第一晶圆不同的第二晶圆上制造包括外围电路区域peri的下芯片，然后以接合方式将上芯片和下芯片连接而形成的结构。例如，接合方式可以包括将形成在上芯片的最上金属层上的接合金属和形成在下芯片的最上金属层上的接合金属电连接的方法。例如，当接合金属可以由铜(cu)形成时，接合方式可以是cu-cu接合，接合金属也可以由铝或钨形成。

存储器装置2000的外围电路区域peri和单元区域cell中的每者可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。

外围电路区域peri可以包括第一基底2110、层间绝缘层2115、形成在第一基底2110上的多个电路元件2120a、2120b和2120c、分别连接到多个电路元件2120a、2120b和2120c的第一金属层2130a、2130b和2130c以及形成在第一金属层2130a、2130b和2130c上的第二金属层2140a、2140b和2140c。在示例实施例中，第一金属层2130a、2130b和2130c可以由具有相对高电阻的钨形成，第二金属层2140a、2140b和2140c可以由具有相对低电阻的铜形成。

在图26中所示的示例实施例中，尽管示出且描述了第一金属层2130a、2130b和2130c以及第二金属层2140a、2140b和2140c，但是它们不限于此，而是还可以在第二金属层2140a、2140b和2140c上形成一个或更多个金属层。形成在第二金属层2140a、2140b和2140c上的一个或更多个金属层的至少部分可以由具有比形成第二金属层2140a、2140b和2140c的铜的电阻低的电阻的铝等形成。

层间绝缘层2115可以设置在第一基底2110上并且覆盖多个电路元件2120a、2120b和2120c、第一金属层2130a、2130b和2130c以及第二金属层2140a、2140b和2140c。层间绝缘层2115可以包括诸如氧化硅、氮化硅等的绝缘材料。

下接合金属2171b和2172b可以在字线接合区域wlba中形成在第二金属层2140b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属2171b和2172b可以以接合方式电连接到单元区域cell中的上接合金属2271b和2272b，下接合金属2171b和2172b以及上接合金属2271b和2272b可以由铝、铜、钨等形成。此外，单元区域cell中的上接合金属2271b和2272b可以被称为第一金属焊盘，外围电路区域peri中的下接合金属2171b和2172b可以被称为第二金属焊盘。

单元区域cell可以包括至少一个存储器块。单元区域cell可以包括第二基底2210和共源极线2220。在第二基底2210上，多条字线2231至2238(即，2230)可以堆叠在与第二基底2210的上表面垂直的方向(z方向)上。至少一条串选择线可以布置在多条字线2230上，至少一条地选择线可以布置在多条字线2230下方，多条字线2230可以设置在至少一条串选择线与至少一条地选择线之间。

在位线接合区域blba中，沟道结构ch可以在与第二基底2210的上表面垂直的方向上延伸并且穿过多条字线2230、至少一条串选择线和至少一条地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，沟道层可以电连接到第一金属层2250c和第二金属层2260c。例如，第一金属层2250c可以是位线接触件，第二金属层2260c可以是位线。在示例实施例中，位线2260c可以在与第二基底2210的上表面平行的第一方向(y方向)上延伸。

在图26中所示的示例实施例中，其中设置有沟道结构ch、位线2260c等的区域可以被限定为位线接合区域blba。在位线接合区域blba中，位线2260c可以电连接到在外围电路区域peri中提供页缓冲器2293的电路元件2120c。例如，位线2260c可以在单元区域cell中连接到上接合金属2271c和2272c，上接合金属2271c和2272c可以连接到与页缓冲器2293的电路元件2120c连接的下接合金属2171c和2172c。

在字线接合区域wlba中，多条字线2230可以在与第二基底2210的上表面平行的第二方向(x方向)上延伸，并且可以连接到多个单元接触插塞2241至2247(即，2240)。多条字线2230和多个单元接触插塞2240可以在由在第二方向上以不同长度延伸的多条字线2230的至少部分提供的焊盘中彼此连接。第一金属层2250b和第二金属层2260b可以顺序地连接到多条字线2230的与多个单元接触插塞2240连接的上部。多个单元接触插塞2240可以在字线接合区域wlba中通过单元区域cell的上接合金属2271b和2272b以及外围电路区域peri的下接合金属2171b和2172b连接到电路区域peri。

多个单元接触插塞2240可以电连接到在外围电路区域peri中提供行解码器2294的电路元件2120b。在示例实施例中，提供行解码器2294的电路元件2120b的操作电压可以与提供页缓冲器2293的电路元件2120c的操作电压不同。例如，提供页缓冲器2293的电路元件2120c的操作电压可以比提供行解码器2294的电路元件2120b的操作电压大。

共源极线接触插塞2280可以设置在外部焊盘接合区域pa中。共源极线接触插塞2280可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到共源极线2220。第一金属层2250a和第二金属层2260a可以顺序地堆叠在共源极线接触插塞2280的上部上。例如，其中设置有共源极线接触插塞2280、第一金属层2250a和第二金属层2260a的区域可以被限定为外部焊盘接合区域pa。

输入-输出焊盘2105和2205可以设置在外部焊盘接合区域pa中。参照图26，覆盖第一基底2110的下表面的下绝缘膜2101可以形成在第一基底2110下方，第一输入-输出焊盘2105可以形成在下绝缘膜2101上。第一输入-输出焊盘2105可以通过第一输入-输出接触插塞2103连接到设置在外围电路区域peri中的多个电路元件2120a、2120b和2120c中的至少一者，并且可以通过下绝缘膜2101与第一基底2110分开。另外，侧绝缘膜可以设置在第一输入-输出接触插塞2103和第一基底2110之间，以将第一输入-输出接触插塞2103与第一基底2110电分开。

参照图26，覆盖第二基底2210的上表面的上绝缘膜2201可以形成在第二基底2210上，第二输入-输出焊盘2205可以设置在上绝缘层2201上。第二输入-输出焊盘2205可以通过第二输入-输出接触插塞2203连接到设置在外围电路区域peri中的多个电路元件2120a、2120b和2120c中的至少一者。例如，第二输入-输出接触插塞2203可以通过下接合金属2171a和2172a连接到电路元件2120a。

根据实施例，第二基底2210和共源极线2220可以不设置在其中设置有第二输入-输出接触插塞2203的区域中。此外，第二输入-输出焊盘2205可以在第三方向(z方向)上不与字线2230叠置。参照图26，第二输入-输出接触插塞2203可以在与第二基底2210的上表面平行的方向上与第二基底2210分开，并且可以穿过单元区域cell的层间绝缘层2215以连接到第二输入-输出焊盘2205。

根据实施例，可以选择性地形成第一输入-输出焊盘2105和第二输入-输出焊盘2205。例如，存储器装置2000可以仅包括设置在第一基底2110上的第一输入-输出焊盘2105或设置在第二基底2210上的第二输入-输出焊盘2205。可选地，存储器装置2000可以包括第一输入-输出焊盘2105和第二输入-输出焊盘2205两者。

在各自被包括在单元区域cell和外围电路区域peri中的外部焊盘接合区域pa和位线接合区域blba中的每者中，可以将最上金属层中的金属图案设置为虚设图案，或者可以不存在最上金属层。

在外部焊盘接合区域pa中，存储器装置2000可以在外围电路区域peri的最上金属层中包括下金属图案2173a，下金属图案2173a与形成在单元区域cell的最上金属层中的上金属图案2272a对应，并且具有与单元区域cell的上金属图案2272a的形状相同的形状，并且可以在单元区域cell中的最上金属层中包括连接到第二金属层2260a的最上金属图案2271a。在外围电路区域peri中，形成在外围电路区域peri的最上金属层中的下金属图案2173a可以不连接到接触件。类似地，在外部焊盘接合区域pa中，上金属图案可以形成在单元区域cell的最上金属层中，上金属图案与形成在外围电路区域peri的最上金属层中的下金属图案对应，并且具有与外围电路区域peri的下金属图案的形状相同的形状。

下接合金属2171b和2172b可以在字线接合区域wlba中形成在第二金属层2140b上。在字线接合区域wlba中，外围电路区域peri的下接合金属2171b和2172b可以通过cu-cu接合电连接到单元区域cell的上接合金属2271b和2272b。

此外，在位线接合区域blba中，上金属图案2292可以形成在单元区域cell的最上金属层中，上金属图案2292与形成在外围电路区域peri的最上金属层中的下金属图案2152对应，并且具有与外围电路区域peri的下金属图案2152的形状相同的形状。接触件可以不形成在形成在单元区域cell的最上金属层中的上金属图案2292上。例如，下金属图案2152可以通过下接合金属2151连接到电路元件2120c。

在示例实施例中，对应于形成在单元区域cell和外围电路区域peri中的一者中的最上金属层中的金属图案，具有与该金属图案的形状相同的形状的加强金属图案可以形成在单元区域cell和外围电路区域peri中的另一者中的最上金属层中，并且接触件可以不形成在加强金属图案上。

虽然已经参照发明构思的实施例具体地示出且描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。