一种三维非易失性存储器及其数据擦除验证方法与流程

本申请公开的内容涉及半导体技术领域，更具体地，涉及一种三维非易失性存储器及其数据擦除验证方法。

背景技术：

近来，具有“垂直”(即，以三维(3d))堆叠的存储单元的半导体存储器被广泛使用于电子设备中，其通常包括垂直堆叠的多个层级(例如，通过双堆叠工艺形成的三维非易失性存储器中的顶部层级和底部层级)、三维非易失性存储器中的每个层级中均存在多个垂直堆叠的存储单元，从而使得每个层级可单独地执行读取、编程、写入和擦除等操作。

由于三维非易失性存储器的写入操作只能在空存储块或经擦除的存储块内进行。如果目标存储块中已经有数据，必须先擦除后写入，因此擦除验证操作是三维非易失性存储器的基本处理步骤。

然而，由于擦除操作及常规擦除验证操作的电压难以避免地造成字线漏电，随着三维非易失性存储器堆叠层数的增多，字线漏电的情况会变得更为严重，特别是处于叠层底部的字线。因此，即使反馈常规擦除验证操作成功的存储块，也可能会存在字线漏电的情况，使得常规擦除验证操作的结果越来越不可靠，进而写入的数据发生异常造成数据丢失。

因此，如何实现准确的三维非易失性存储器层级擦除验证操作以防止数据丢失是本领域技术人员亟待解决的问题。

技术实现要素：

为了解决或部分解决现有技术中存在的上述问题或其他问题，本申请的提供了一种三维非易失性存储器及其数据擦除验证方法。

本申请的一方面提供了一种三维非易失性存储器的数据擦除验证方法，

本申请的另一方面提供了一种三维非易失性存储器的数据擦除验证方法，所述三维非易失性存储器包括多个存储块，其特征在于，所述数据擦除验证方法包括：响应于对多个存储块中的至少一个存储块执行擦除操作，对至少一个存储块执行第一擦除验证操作；反馈第一擦除验证操作的结果，并基于所反馈的结果执行以下操作：如果至少一个存储块的第一擦除验证失败，则将其标记为后续不进行编程操作或写入操作的坏块，以及如果至少一个存储块的第一擦除验证成功，则继续对其执行第二擦除验证操作。

在本申请的一个实施方式中，数据擦除验证方法还包括：针对已执行第二擦除验证操作的至少一个存储块，反馈第二擦除验证操作的结果，并基于所反馈的结果执行以下操作：如果至少一个存储块的第二擦除验证失败，则将其标记为后续不进行编程操作或写入操作的坏块，以及如果至少一个存储块的第二擦除验证成功，则将其标记为可用块。

在本申请的一个实施方式中，第一擦除验证操作包括：对至少一个存储块施加擦除验证电压，并基于所施加的擦除验证电压验证第一擦除操作是否成功。

在本申请的一个实施方式中，多个存储块包括多个存储单元以及与存储单元耦接的多个字线，对至少一个存储块施加擦除验证电压的步骤包括向至少一个存储块的多个字线同时地或顺序地施加数据擦除验证电压。

在本申请的一个实施方式中，第二擦除验证操作包括字线间漏电检测，通过待检测字线在预设时间内的电压变化来鉴别待检测字线与相邻字线之间的漏电状态。

在本申请的一个实施方式中，字线间漏电检测通过内置在存储器中的字线间漏电检测模块进行。

在本申请的一个实施方式中，字线间漏电检测包括：向待检测字线施加漏电检测电压，并将与待检测字线相邻的字线接地；当待检测字线的电压达到预定值时，停止向待检测字线施加漏电检测电压；以及经过预设时间后，检测待检测字线的电压，并将所检测到的电压与参考电压进行比较以确定待检测字线的漏电状态。

在本申请的一个实施方式中，第二擦除验证操作包括：在对至少一个存储块执行字线间漏电检测时，仅针对至少一个存储块中的预定范围的字线进行。

本申请的另一方面提供了一种三维非易失性存储器的数据擦除方法，三维非易失性存储器包括多个存储块，多个存储块包括多个存储单元以及与存储单元耦接的多个字线，其特征在于，数据擦除方法包括：在多个存储块中选择至少一个存储块；对所选择的至少一个存储块进行擦除操作；以及执行上述数据擦除验证方法以验证擦除操作是否成功。

在本申请的一个实施方式中，数据擦除方法还包括：设定擦除操作的最大擦除次数，响应于第一擦除验证反馈失败，判断对至少一个存储块进行的擦除操作是否达到最大次数：如果是，则将相应的存储块标记为后续不进行编程操作或写入操作的坏块；否则，重复擦除操作和第一擦除验证操作。

本申请的又一方面提供了一种三维非易失性存储器，包括：存储阵列，包括多个存储块，存储块包括耦接到不同字线的多个存储单元；以及控制单元，耦接至存储阵列，并且控制单元配置为：响应于对多个存储块中的至少一个存储块执行擦除操作，对至少一个存储块执行第一擦除验证操作，并反馈第一擦除验证操作的结果；以及基于所反馈的结果执行以下操作：如果至少一个存储块的第一擦除验证失败，则将其标记为后续不进行编程操作或写入操作的坏块，以及如果至少一个存储块的第一擦除验证成功，则继续对其执行第二擦除验证操作。

在本申请的一个实施方式中，控制单元还配置为：针对已执行第二擦除验证操作的至少一个存储块，反馈第二擦除验证操作的结果，并基于所反馈的结果执行以下操作：如果至少一个存储块的第二擦除验证失败，则将其标记为后续不进行编程操作或写入操作的坏块，以及如果至少一个存储块的第二擦除验证成功，则将其标记为可用块。

在本申请的一个实施方式中，控制单元还配置为：在第一擦除验证操作中，向至少一个存储块施加擦除验证电压，并基于所施加的擦除验证电压验证擦除操作是否成功。

在本申请的一个实施方式中，控制单元还配置为：在第一擦除验证操作中，向至少一个存储块的多个字线同时地或顺序地施加数据擦除验证电压。

在本申请的一个实施方式中，三维非易失性存储器还包括字线间漏电检测模块：通过待检测字线在预设时间内的电压变化鉴别待检测字线与相邻字线之间的漏电状态，其中，控制单元还配置为：在第二擦除验证操作中，控制字线间漏电检测模块进行字线间漏电检测。

在本申请的一个实施方式中，三维非易失性存储器还包括电压馈送单元，其特征在于，字线间漏电检测模块配置为：控制电压馈送单元向待检测字线施加漏电检测电压，并将与待检测字线相邻的字线接地；当待检测字线的电压达到预定值时，控制电压馈送单元停止向待检测字线施加漏电检测电压；以及经过预设时间后，检测待检测字线的电压，并将所检测到的电压与参考电压进行比较以确定待检测字线的漏电状态。

在本申请的一个实施方式中，字线间漏电检测模块被配置为：在对至少一个存储块执行字线间漏电检测时，仅针对至少一个存储块中的预定范围的字线进行。

本申请的再一方面提供了一种计算机存储介质，其上存储有计算机程序，在程序由处理器执行时实现上述数据擦除验证方法和数据擦除方法。

根据本申请提供的三维非易失性存储器擦除验证方法、三维非易失性存储器擦除方法以及三维非易失性存储器，从常规擦除操作验证成功的存储块中及时侦测到存在字线漏电的坏块，从而有效地避免在后续的编程写入操作中发生异常而造成数据丢失。

附图说明

本公开的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。

图1是根据本申请的一个实施方式的三维nand存储器的结构框图。

图2是根据本申请的一个实施方式的三维nand存储器的层次结构示意图。

图3是如图1所示的三维nand存储器中的存储块的等效电路示意图。

图4是根据本申请的一个实施方式的三维nand存储器的数据擦除验证方法的流程图。

图5是根据本申请的一个实施方式的三维nand存储器的字线间漏电检测方法的流程图。

图6是根据本申请的一个实施方式的三维非易失性存储器的数据擦除方法的流程图。

具体实施方式

现在将在下文中参考附图更全面地描述本申请的实施方式，在附图中示出了本申请的示例性实施方式。然而，本申请可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本申请将是透彻的和完整的，并将向本领域技术人员充分传达本申请的范围。

还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离本申请的实施方式的教导的状态下，下面讨论的第一元件可以被称为第二元件。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

图1为用于示出根据本申请的一个实施方式的三维nand存储器100的结构框图。如1图所示，三维nand存储器100可包括控制单元110、电压馈送单元120和存储阵列130。

控制单元110可控制对存储阵列130执行写入、读取、擦除和擦除验证等操作。控制单元110可包括处理器(例如中央处理器、图形处理器等)等，其可根据获取的计算机程序指令来执行上述各种操作。

电压馈送单元120可向存储阵列130中的存储块供应适当的控制电压以执行上述各种操作。所述控制电压可基于从控制单元110接收的控制信号生成或从其它外部源获得，本申请对此不作任何限定。

此外，存储阵列130可包括多个存储块，对存储阵列130的操作是基于存储块为单位进行的。在本申请的示例中，存储阵列130是以三维结构(或垂直结构)形成在衬底上的三维存储单元阵列，例如nand存储串阵列(后文将参照图2对其做进一步描述)。

在本申请的实施方式中，三维非易失性存储器可以是三维nand存储器，存储阵列130可以是三维nand存储阵列。然而，该存储器并不限于三维nand存储器，该存储阵列也并不限于三维nand存储阵列，在未违背本申请公开或教导的状态下，该存储器和存储阵列可分别实现为当断开电源时能够保持所存储的数据的其它各种类型的非易失性存储器和非易失性存储阵列。

在本申请的一个实施方式中，控制单元110可配置为对存储阵列130中的至少一个存储块进行擦除操作和擦除验证操作。相应地，控制单元110可进一步包括数据擦除模块和数据擦除验证模块。

在数据擦除阶段，擦除验证模块可响应于从外部接收的数据擦除命令，对至少一个存储块执行擦除操作。例如，数据擦除模块可控制电压馈送单元120向存储阵列130中的待擦除存储块施加适当的擦除电压，以擦除该存储块所存储的数据。

在数据擦除验证阶段，擦除验证模块可响应于对多个存储块中的至少一个存储块执行擦除操作，而对至少一个存储块执行擦除验证操作。例如，擦除验证模块控制电压馈送单元120向被选择的存储块供应擦除验证电压(vver)，以及向未被选择的存储块供应通过电压(vpass)。

在一个示例性实施方式中，数据擦除验证可包括第一擦除验证和第二擦除验证。首先对至少一个存储块执行第一擦除验证操作并反馈第一擦除验证的结果，如果第一擦除验证失败，则将其标记为后续不进行编程操作或写入操作的坏块；否则继续对该存储块执行第二擦除验证操作。然后反馈第二擦除验证操作的结果，如果所述至少一个存储块的所述第二擦除验证失败，则将其标记为后续不进行编程操作或写入操作的所述坏块；反之，如果所述至少一个存储块的所述第二擦除验证成功，则将其标记为可用块。

作为示例，上述擦除操作和第一擦除验证操作可分为多次进行。数据擦除模块可设定最大擦除次数。如果第一擦除验证反馈失败，则判断已进行的擦除操作次数是否达到最大擦除次数。如果已达到最大擦除次数，则将相应的存储块标记为后续不进行编程操作或写入操作的坏块。否则，重复擦除操作和第一擦除验证操作，直至第一擦除验证反馈成功或达到最大擦除次数。例如，数据擦除模块可控制电压馈送单元120向存储阵列130中的待擦除存储块施加适当提高的擦除电压，以擦除该存储块所存储的数据。

作为示例，第二擦除验证操作可采用字线间漏电检测来进行，通过待检测字线在预设时间内的电压变化鉴别待检测字线与相邻字线之间的漏电状态。此外，第二擦除验证可以由内置的字线间漏电检测模块通过低压器件实现。由于模块自身的面积较小，可以在存储器100中设置多个字线间漏电检测模块，可实现字线间漏电检测的独立控制，并可同时对多条字线的字线间漏电情况进行检测。

传统的三维非易失性存储器的字线漏电检查方法的并行度很低，且检测时间过长，例如通常长达20分钟左右。本申请将字线间漏电检测模块内置于三维非易失性存储器中，可实现片上字线间漏电检测，进而缩短了字线之间的漏电情况的检测时间，例如可将上述检测时间缩减至0.5ms级。

此外，作为示例，为了进一步缩短第二擦除验证操作所需的时间，还可以仅对漏电风险较高的底部字线进行漏电检测，或仅对预定范围的字线进行漏电检测。在另一示例性实施方式中，还可设置锁存器以确定是否进行字线漏电检测以及所检测的字线范围，其中，存储有使能信息、以及关于起始地址和结束地址的信息，使能信息用于判断是否执行字线间漏电检测，而关于起始地址和结束地址的信息用于确定待检测的字线范围。

图2示出了根据本申请的一个实施方式的、可实现本申请擦除验证方法的三维存储器的局部结构示意图。如图2所示，该存储器结构包括：半导体衬底10以及在半导体衬底10上顺序设置的半导体材料层20和堆叠结构30。堆叠结构30包括交替叠置的栅极层304及绝缘介质层303。沟道孔40贯穿堆叠结构30、半导体材料层20并延伸至半导体衬底10中。

半导体衬底10可以为进行离子掺杂后的衬底，可以进行p型掺杂，也可根据需要进行n型掺杂。半导体衬底10中还可以形成有多个外围器件。

如图2所示，堆叠结构30包括在垂直于衬底10的延伸面上堆叠的绝缘介质层303以及分别位于相邻的绝缘介质层303之间的多个栅极层304。栅极层304的数目可以根据需要进行选择。作为示例，多个栅极层304的一部分可用于形成字线wl1、wl2、wl3和wl4，而另一部分可用于形成下选择管bsg1和bsg2的栅极。

在这里示意性地示出了四条字线，但是应该理解还可以选择其它数目的字线，例如，8条、16条、32条或更多数目的字线。同样，虽然在图2中仅示出了两个下选择管，但是应该理解，在未背离本申请教导的情况下，可以选择其它数目的下选择管，例如选择仅具有一个下选择管，或其它数目的下选择管，本申请在此不做限定。另外，在图2所示的结构中，将多个栅极层304的最靠近衬底10的两个栅极层作为下选择管的栅极使用，但是这仅仅是示意性的，本申请对此并不做任何限定。在未背离本申请教导的情况下，可以采用任何合适的三维存储器结构。

另外，为了简洁清晰地进行描述，图2仅仅是示意性的，省略了一些其它的相关部件和描述。

图3示出了根据本申请的一个实施方式的三维存储器的等效电路图，其中示出了三维存储器中一个存储块的等效电路的相关部分。如图3所示，每个存储块具有由多个存储串(例如，nand串)形成的nand串阵列，其中，共同连接于一个位线的nand串形成一列。如图所示，nand串ns11、ns21连接在第一列位线bl1与公共源极线acs之间，而nand串ns12、ns22连接于第二列位线bl2与公共源极线acs之间。此外，连接至一个串选择线的nand串形成一行。

如图3所示，nand串ns11、ns12连接至第一行串选择线ssl1，而nand串ns21、ns22连接至第二行串选择线ssl2。存储单元mc1～mc4与字线wl1～wl4中相应的字线连接。存储单元mc1～mc4则布置在每个nand串的上选择管tsg与下选择管bsg1、bsg2之间。因此，可以通过串选择线ssl1和ssl2和位线bl1和bl2来选择某一具体的nand串的存储单元，并通过控制字线wl1～wl4的电压、以及上选择管tsg与下选择管bsg1、bsg2的电导通状态来实现对每个存储单元mc1～mc4的擦除和擦除验证操作。

出于清楚简洁的目的，在图3中示出了包含四个存储串、两条位线、四条字线、两条串选择线ssl1、ssl2、两条源选择线gsl1、gsl2、一个上选择管和两个下选择管的情形，但是应理解的是，在实际应用中，这些部件的个数可根据需要进行设置。此外，每个存储串中的存储单元的个数也可根据需要进行调整。

下面将基于图1所示的本申请的存储器以及图2和图3所示的存储器物理结构和电路结构，参考图4至图6描述根据本申请实施方式的用于三维nand存储器的数据擦除方法和擦除验证方法。应该理解，虽然在描述数据擦除方法和擦除验证方法时采用了图3和图4所示的物理结构和电路结构，但这仅仅是示例性的，本申请并不限于此。

应注意的是，本申请的实施方式提供的三维非易失性存储器数据擦除验证方法中提到的擦除操作仅为对三维非易失性存储器数据执行的擦除操作，不包括擦除验证操作。

图4示出了根据本申请的一个实施方式的三维nand存储器的数据擦除验证方法400的流程图，以及图5是根据本实施方式的数据擦除方法400中的字线间漏电检测方法500的流程图。

如图4所示，在本申请的一个实施方式中，三维nand存储器的数据擦除验证方法400包括：

步骤s410，选择已进行擦除操作且尚未执行验证操作的至少一个存储块。

步骤s420，对所选择的存储块执行第一擦除验证操作。

步骤s430，反馈第一擦除验证操作的结果。

步骤s430，响应于步骤s430反馈的验证结果为成功，继续对其执行第二擦除验证操作。

步骤s440，反馈第二擦除验证操作的结果，得出存储块的最终擦除验证状态。

下面将结合附图对上述各个步骤的操作进行详细的描述，以使本领域技术人员能够更加显而易见地知晓上述方法400的具体实施。

步骤s410

在步骤s410中，三维非易失性存储器可包括多个存储块，存储块也可包括多个存储串212。可选择上述存储串212中任意一个已经执行擦除操作且未进行验证操作的存储块执行擦除验证操作。擦除验证操作是指仅对存储块的至少一个存储块执行擦除验证操作，而非对全部的存储块执行擦除验证操作。

步骤s420

在步骤s420中，对所选择的存储块施加验证电压，以验证对其实施的擦除操作包括：在保持下部选择晶体管导通的状态下，控制单元210中的擦除验证模块可控制电压馈送单元120将擦除验证电压(vver)施加到待验证的存储块，并基于所施加的擦除验证电压验证擦除操作是否成功。例如，擦除验证电压可同时施加到预先被擦除的所有字线wl或者逐个顺序地施加到这些字线wl。

开启擦除验证阶段后，控制单元210可控制电压馈送单元120将擦除验证电压施加到已擦除且待验证的存储单元的字线wl。由于施加了擦除验证电压，因此存储单元的字线wl的电压上升。例如，字线wl的电压可从接地上升到约2.2v。

步骤s430

在步骤s430中，反馈第一擦除验证操作的结果。如步骤s420中所描述的，第一擦除验证针对整个存储串212中的所有字线wl均施加了擦除验证电压(字线之间的电压均为vver)，因而存储块可能存在字线捡漏电流的情况而未能检测出。换言之，第一擦除验证反馈成功的存储块有可能是坏块。这些存储块在后续写入数据时会由于字线漏电缺陷而导致编程状态失效(programstatusfailure，psf)，会影响到整个平面的编程操作，从而对其他平面中写入的数据产生影响，使写入的数据发生异常造成数据丢失。

为了有效地避免上述问题，在本申请的一个实施方式中，如果步骤s430反馈第一擦除验证失败，则将所验证的存储块标记为后续不进行编程操作或写入操作的坏块，整个擦除验证过程结束；反之，如果步骤s430反馈第一擦除验证成功，则所验证的存储块的最终状态暂时待定，尚需后续步骤做出最终判断。

步骤s440

步骤s440，响应于步骤s430反馈的验证状态为成功，继续对相应存储块执行第二擦除验证操作，所增加的第二擦除验证可及时甄别出第一擦除验证成功的坏块。

根据本申请的一个实施方式，第二擦除验证操作可采用字线间漏电检测来进行，通过待检测字线在预设时间内的电压变化来鉴别待检测字线与相邻字线之间的漏电状态。

如图5所示，字线间漏电检测可包括：步骤s510，向待检测字线施加漏电检测电压，并将与待检测字线相邻的字线接地；步骤s520，充电一段时间，使待检测字线的电压达到预定值；步骤s530，当待检测字线的电压达到预定值时，停止向所述待检测字线施加所述漏电检测电压；步骤s540经过预设时间后，检测待检测字线的电压；以及步骤s540，将所检测到的电压与参考电压进行比较以确定待检测字线的漏电状态。例如，可通过比较器，确定所检测到的电压与参考电压之间的差值，在差值大于等于预设阈值电压时，确定待检测字线与相邻字线之间的漏电状态异常；反之，差值小于预设阈值电压时，确定待检测字线与相邻字线之间的漏电状态正常。

在一个示例性实施方式中，字线间漏电检测模块可内置到三维非易失性存储器中，并可实现独立可控制。多个字线间漏电检测模块内置到三维非易失性存储器中，可缩短字线之间的漏电检测时间，还可同时对字线之间的漏电进行检测。作为示例，内置的字线间漏电检测模块还可通过低压器件实现。由于模块自身的面积较小，可以在存储器100中设置多个字线间漏电检测模块，可实现字线间漏电检测的独立控制，并可同时对多条字线的字线间漏电情况进行检测。

传统的三维非易失性存储器的字线漏电检查方法的并行度很低，且检测时间过长，例如通常长达20分钟左右。本申请将字线间漏电检测模块内置于三维非易失性存储器中，可实现片上字线间漏电检测，进而缩短了字线之间的漏电情况的检测时间，例如可将上述检测时间缩减至0.5ms级。

在另一个示例性实施方式中，为了进一步缩短第二擦除验证操作所需的时间，还可以仅对漏电风险较高的底部字线进行漏电检测，或仅对预定范围的字线进行漏电检测。在另一示例性实施方式中，还可设置锁存器以确定是否进行字线漏电检测以及所检测的字线范围，其中，存储有使能信息、以及关于起始地址和结束地址的信息，使能信息用于判断是否执行字线间漏电检测，而关于起始地址和结束地址的信息用于确定待检测的字线范围。

步骤s450

步骤s450，反馈第二擦除验证操作的状态，得出存储块的最终的擦除验证状态。如果反馈第二擦除验证失败，则相应存储块中存在的字线漏电的情况，将其标记为后续不进行编程操作或写入操作的坏块；否则将相应存储块标记为可用块，可正常进行后续的编程或写入操作。

本申请的实施方式的数据擦除验证方法400，通过内置的字线间漏电检测来确定常规擦除验证成功的存储块是否存在字线漏电，尤其是诸如位于叠层底部以及各叠层连接处的存在高漏电风险的字线是否漏电，这样可及时侦测到坏块，有效避免存在字线漏电的坏块被误认为可用块，从而避免后续对坏块进行失效的编程操作或写入操作，降低了产生数据丢失的风险。

图6是根据本申请的一个实施方式的三维非易失性存储器的数据擦除方法600的流程图。如图6所示，在示例性实施方式中，一种三维非易失性存储器的数据擦除验证方法600包括：

步骤s610，从存储阵列中选择至少一个存储块。

步骤s620，对至少一个存储块执行擦除操作。

具体地，在步骤s610和步骤s620中，存储阵列可包括多个存储块，可任意选择至少一个存储块进行擦除操作。在控制单元210的控制下，可向至少一个存储块的下部选择晶体管施加偏置电压以使其导通。例如，控制单元210可控制电压馈送单元120将偏置电压施加到存储块的下部选择晶体管的栅极，从而使下部选择晶体管导通。具体地，可在擦除过程后半段的阵列单元阱主体的电压下降过程中，可将偏置电压施加到存储块的下部选择晶体管的栅极并保持所述电压不变直至后续的擦除验证开始。

步骤s630，对所选择的存储块执行第一擦除验证操作。

步骤s640，反馈第一擦除验证操作的结果。如果反馈验证结果失败，则继续步骤s650；如果反馈验证结果成功，则跳到步骤s660。

步骤s650，响应于步骤s640反馈的验证结果为失败，如果已达到最大擦除次数，则将相应存储块标记为后续不进行编程操作或写入操作的坏块；否则返回步骤s630。

在本示例性实施方式中，上述擦除操作可分为多次进行，预先设定最大擦除次数，当第一擦除验证操作反馈结果失败时，进一步判断是否达到最大擦除次数，如果未达到最大擦除次数可适当提高擦除电压重复擦除操作，直至第一擦除验证反馈成功或达到最大擦除次数。

步骤s660，响应于步骤s640反馈的验证结果为成功，继续对其执行第二擦除验证操作。

步骤s670，反馈第二擦除验证操作的状态。如果反馈第二擦除验证失败，则将相应存储块标记为后续不进行编程操作或写入操作的坏块；否则将相应存储块标记为可用块。

由于在上文中描述三维非易失性存储器的擦除验证方法s410至s450时涉及的内容和结构可完全或部分地适用于在这里描述的步骤s630至s670，因此与其相关或相似的内容不再赘述。

根据本申请的一个实施方式提供的三维非易失性存储器的擦除方法，通过对数据擦除验证进行改进而及时侦测到坏块，从而避免后续对坏块进行失效的编程操作或写入操作，降低了产生数据丢失的风险。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的状态下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。