一种铁电存储器的读取方法及电路与流程

本发明涉及存储器技术领域，特别涉及一种铁电存储器的读取方法及电路。

背景技术：

近年来，铁电存储器作为一种高写入速度和高读写次数的新型存储器，受到越来越多的关注。铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁电晶体管时，中心原子顺着电场停留在第一低能量状态，而当电场反转被施加到同一铁晶体管时，中心原子顺着电场的方向在晶体里移动并停留在第二低能量状态。大量中心原子在晶体单胞中移动并耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以用作存储器。

当移去电场以后，中心原子保持在低能量状态，存储器的状态也得以保存不会消失，因此可通过铁电畴在电场下反转形成的高极化电荷或者无反转形成的低极化电荷来判断存储单元是处于“1”还是“0”状态。铁电畴的反转不需要高电场，而是仅用一般的工作电压就可以改变存储单元的“1”或“0”的状态；也不需要电荷泵来产生高电压以进行数据擦除，因而没有擦写延迟。这种特性使得铁电存储器在掉电后仍能够继续保存数据，并且写入速度快且具有无限次写入寿命，不容易写坏。而且，与现有的非易失性内存技术相比，铁电存储器具有更高的写入速度和更长的读写寿命。

铁电存储器的读取如图1所示，在读取铁电单元存储的数据时，通过该单元的位线bl与参考线的电位差来判断该单元存储的数据。如图所示，当读取bl<0>、wl0对应单元的存储数据时，将wl0的电压置于高电平，使得连接wl0的传输晶体管源漏极路径导通，相当于存储节点bl0直接连接至位线bl<0>，其对应的参考点blref0根据同样的原理连接至参考线blref<0>，此时，通过位线与参考线上的电位差，即可判断该单元存储的数据。由于位线与参考线的电位差幅值通常难以直接测量，因此，在实际应用中，需要在位线与参考线之间增加感测电路，其包括灵敏放大器及相应的电路，将位线及参考线上的小信号差动放大成可以识别的标准的逻辑值“1”和“0”的输出。同时，根据读取操作的需求，在接收完地址后，必须在一个时钟周期内将所述地址存储的数据读取出来，因此，对于感测电路的速度要求较高。然而受限于芯片性能及制造成本，所述感测电路速度的提升极为有限。

技术实现要素：

针对现有技术中的部分或全部问题，本发明一方面一种铁电存储器的读取电路，包括：

数据感测单元，包括两组数据感测电路以及对应的第一数据锁存器及第二数据锁存器；

数据选择单元，包括数据选择器，其输入端分别连接至所述第一数据锁存器及第二数据锁存器的输出端，以及其控制端接收地址信息的最后一位；

数据传输单元，其用于将所述数据选择器输出的并行信号转换为串行信号后输出。

进一步地，所述数据传输单元包括：

计数器电路单元，其用于根据输入的时钟信号进行计数，生成计数信号；

译码器电路单元，其用于接收所述计数器电路单元生成的计数信号，并根据所述计数信号生成选择信号；

多路复用器电路单元，其接收所述数据选择器的输出数据，并根据所述选择信号控制选择开关，将所述输出数据转换为串行输入信号；以及

d触发器，连接至所述多路复用器电路单元的输出端，在触发信号及反相时钟信号的控制下输出所述串行信号数据。

进一步地，所述触发信号包括：

第一触发脉冲，由第一触发电路在两个地址中的数据完成锁存时产生；以及

第二触发脉冲，由第二触发电路在收到最后一位地址信息时产生。

进一步地，所述第一触发电路包括第一上升沿触发器，其输入为数据锁存完成信号。

进一步地，所述第二触发电路包括：

反相器，其输入为地址信息的最后一位接收完成信号；以及

第二上升沿触发器，其连接至所述反相器的输出端。

基于所述读取电路，本发明还提供一种铁电存储器的读取方法，包括：

在接收到地址信息前7位后，将其可能对应的两个地址中的数据分别锁存至第一数据锁存器以及第二数据锁存器中：

若锁存完成时，已接收到地址信息的最后一位，则根据接收到的地址信息的最后一位，确定地址信息，并根据所述地址信息，将第一数据锁存器或第二数据锁存器中锁存的数据作为读取数据输出；以及

若锁存完成时暂未接收到地址信息的最后一位，则输出一位无效数据；并在接收到地址信息的最后一位后，根据接收到的地址信息的最后一位，确定地址信息，并根据所述地址信息，将第一数据锁存器或第二数据锁存器中锁存的数据作为读取数据输出。

进一步地，读取数据的输出包括：

通过数据选择器，选择第一数据锁存器或第二数据锁存器中锁存的数据；

所述数据经由数据传输电路后，转换为串行数据；以及

在接收到触发信号后，所述串行数据逐位输出。

进一步地，所述读取方法还包括：

若接收到地址信息的最后一位时，数据锁存还未完成，输出一位无效数据。

本发明还提供一种包括如上所述的读取电路的铁电存储器。

本发明提供的一种铁电存储器的读取方法及电路，在接收到倒数第二位地址信息后即开始数据读取操作，此时，由于暂未收到地址信息的最低位，因此，可能存在两种情况，即地址信息最低位为“0”或“1”，将这两种情况对应的地址信息中数据均进行读取操作，分别锁存至不同的数据锁存器中，进而在收到地址信息的最低位后，再确定其中的一个进行输出。这种操作下，所述感测电路相较于常规读取操作，多出了一个时钟周期的时间进行数据感测及锁存，这就使得在同等读取速率下，对于感测电路性能的要求相对较低，也即使读取电路的成本能够得到有效控制。

附图说明

为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出本发明一个实施例的铁电存储器的读取示意图；

图2示出本发明一个实施例的一种铁电存储器的读取电路的结构示意图；

图3示出本发明一个实施例的数据感测单元的结构示意图；

图4示出本发明一个实施例的数据传输单元的结构示意图；

图5示出本发明一个实施例的一种铁电存储器的读取数据输出的时序示意图；以及

图6示出本发明一个实施例的触发信号生成的时序示意图。

具体实施方式

以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。相反，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。

本发明可以是关于存储器，特别是关于铁电存储器。根据本发明的一个实施例，本发明的存储器的每个存储单元包括一个晶体管和一个铁电电容器，其中晶体管为cmos晶体管，其包括栅极、源极和漏极，晶体管的源极或者漏极与铁电电容器的一个极板连接。同一横向行的存储单元的晶体管的栅极共同连接同一条字线wl。同一纵向列的存储单元的晶体管的源极共同连接于同一条位线bl。存储单元的铁电电容远离晶体管的极板共同连接至同一个共同的板线pl。

为了能有更多的感测时间以完成数据的读取，本发明提供一种铁电存储器的读取方法，在接收到倒数第二位地址信息后即开始数据读取操作。此时，由于暂未收到地址信息的最低位，因此，可能存在两种情况，即地址信息最低位为“0”或“1”，将地址信息最低位为“0”或“1”对应的地址分别记作“bank0”及“bank1”。分别通过感测电路对所述“bank0”及“bank1”中的数据进行读取操作，并锁存至不同的数据锁存器中，然后在收到地址信息的最低位后，再确定其中的一个进行输出。按照所述读取方法，感测电路的感测时间可比一般读取方式多一个时钟周期。下面结合实施例附图，对本发明的方案做进一步描述。

图2示出本发明一个实施例的一种铁电存储器的读取电路的结构示意图。如图2所示，一种铁电存储器的读取电路，包括数据感测单元201、数据选择单元202以及数据传输单元203。其中，所述数据感测单元201包括两组数据感测电路2111、2121以及对应的第一数据锁存器2112及第二数据锁存器2122，用于读取所述“bank0”及“bank1”中的数据并锁存；所述数据选择单元202用于根据地址信息的最后一位，选择所述第一数据锁存器2121及第二数据锁存器2122中数据进行输出；以及所述数据传输单元203用于将所述数据选择单元输出的信号转换为串行信号后输出。

图3示出本发明一个实施例的数据感测单元的结构示意图。如图3所示，所述数据感测单元201包括：

第一数据感测电路2111，用于读取所述“bank0”中的位线电压bl0<7:0>，然后通过灵敏放大器将所述bl0<7:0>与参考线之间的电位差进行放大，得到可读取的数据sa0<7:0>；

第一数据锁存器2112，连接至所述第一数据感测电路2111的灵敏放大器的输出端，以锁存所述经灵敏放大器放大后的数据sa0<7:0>，并在锁存信号latch_sa的控制下，将其输出；

第二数据感测电路2121，用于读取所述“bank1”中的位线电压bl1<7:0>，然后通过灵敏放大器将所述bl1<7:0>与参考线之间的电位差进行放大，得到可读取的数据sa1<7:0>；以及

第二数据锁存器2122，连接至所述第二数据感测电路2121的灵敏放大器的输出端，以锁存所述经灵敏放大器放大后的数据sa1<7:0>，并在锁存信号latch_sa的控制下，将其输出。

在本发明的一个实施例中，所述数据选择单元202包括一个2选1数据选择器，其中，所述数据选择器的两个输入端in0、in1分别连接至所述第一数据锁存器2112及第二数据锁存器2122的输出端salat0<7:0>及salat1<7:0>，以及其控制端select则可接收地址信息的最后一位，并根据所述地址信息的最后一位的数值，输出salat0<7:0>及salat1<7:0>中相应的一路数据。

图4示出本发明一个实施例的数据传输单元的结构示意图。如图4所示，所述数据传输单元203包括并行输入串行输出piso单元231以及d触发器232，其中，所述piso单元231用于接收所述数据选择单元202的输出salat<7:0>，并在时钟信号控制下，将其转换为串行输入数据data_in，所述d触发器232在触发信号及反相时钟信号的控制下将所述串行输入数据data_in转换成输出信号data_out。

在本发明的一个实施例中，所述数据传输单元203为一个并行输入串行输出电路，其包括：

计数器电路单元，其用于根据输入的时钟信号进行计数，根据不同的时钟频率产生不同的计数信号，其中，所述输入的时钟信号为固定频率的周期脉冲信号。在该实施例中，为与所述数据选择单元202的输出salat<7:0>对应，计数器电路单元产生三个计数信号<2:0>，其中第一计数信号<0>是统计一个时钟周期频率的计数信号，第二计数信号<1>是统计两个时钟周期频率的计数信号，第三计数信号<2>是统计四个时钟周期频率的计数信号。具体而言，第一计数信号<0>是在每个周期的时钟脉冲信号的上升沿发生高低电平翻转的脉冲信号，而第二计数信号<1>是每两个时钟周期发生高低电平翻转的脉冲信号，第三计数信号<2>是每四个时钟周期发生高低电平翻转的脉冲信号。这样在时间周期t1内，第一计数信号<0>、第二计数信号<1>和第三计数信号<2>都为低电平，这样三个计数信号的低电平状态可以表示为000的二进制码；在时间周期t2内，第一计数信号<0>为高电平，第二计数信号<1>和第三计数信号<2>都为低电平，这样三个计数信号的电平状态可以表示为001的二进制码，依此类推，在时间周期t3内，第一计数信号<0>为低电平，第二计数信号<1>为高电平，第三计数信号<2>为低电平，这样三个计数信号的电平状态可以表示为010的二进制码；在时间周期t4内，第一计数信号<0>为高电平，第二计数信号<1>为高电平，第三计数信号<2>都为低电平，这样三个计数信号的电平状态可以表示为011的二进制码，在时间周期t5内，第一计数信号<0>为低电平，第二计数信号<1>为低电平，第三计数信号<2>为高电平，这样三个计数信号的电平状态可以表示为100的二进制码，在时间周期t6内，第一计数信号<0>为高电平，第二计数信号<1>为低电平，第三计数信号<2>为高电平，这样三个计数信号的电平状态可以表示为101的二进制码，在时间周期t7内，第一计数信号<0>为低电平，第二计数信号<1>为高电平，第三计数信号<2>为高电平，这样三个计数信号的电平状态可以表示为110的二进制码，在时间周期t8内，第一计数信号<0>为高电平，第二计数信号<1>为高电平，第三计数信号<2>为高电平，这样三个计数信号的电平状态可以表示为111的二进制码。如此重复循环。其中计数器电路单元内部的具体电路可以采用三个串联的d触发器实现，或者也可以通过其他的方式实现；

译码器电路单元，其用于接收所述计数器单元产生的三个计数信号<2:0>，并进行编译，输出8位选择信号<7:0>。在本发明的一个实施例中，所述译码器电路单元包括三个反相器电路以及八个与门电路。其中第一反相器的输入端连接计数器电路输出的第一计数信号<0>，第一反相器的输出端输出反相计数信号<0>。第二反相器的输入端连接计数器电路输出的第二计数信号<1>，第二反相器的输出端输出反相计数信号<1>。第三反相器的输入端连接计数器电路输出的第三计数信号<2>，第三反相器的输出端输出反相计数信号<2>。其中，反相计数信号<0>、反相计数信号<1>和反相计数信号<2>与第一与门电路的三个输入端连接，第一与门电路的输出端输出选择信号<0>。因为是与门电路，所以与门电路的三个输入端都为高电平时输出端才为高电平。第二与门电路的三个输入端分别与反相计数信号<2>、反相计数信号<1>和计数信号<0>连接，第二与门电路的输出端输出选择信号<1>。第三与门电路的三个输入端分别与反相计数信号<2>、计数信号<1>和反相计数信号<0>连接，第三与门电路的输出端输出选择信号<2>。第四与门电路的三个输入端分别与反相计数信号<2>、计数信号<1>和计数信号<0>连接，第四与门电路的输出端输出选择信号<3>。第五与门电路的三个输入端分别与计数信号<2>、反相计数信号<1>和反相计数信号<0>连接，第五与门电路的输出端输出选择信号<4>。第六与门电路的三个输入端分别与计数信号<2>、反相计数信号<1>和计数信号<0>连接，第六与门电路的输出端输出选择信号<5>。第七与门电路的三个输入端分别与计数信号<2>、计数信号<1>和反相计数信号<0>连接，第七与门电路的输出端输出选择信号<6>。第八与门电路的三个输入端分别与计数信号<2>、计数信号<1>和计数信号<0>连接，第八与门电路的输出端输出选择信号<7>。则，在第一时间周期t1，第一计数信号<0>为低电平，第二计数信号<1>为低电平，第三计数信号<2>为低电平，那对应的第一反相计数信号<0>为高电平，第二反相计数信号<1>为高电平，第三反相计数信号<2>为高电平，这样在第一时间周期t1，译码器电路的第一与门电路的三个输入端均为高电平，因此其输出的选择信号<0>为高电平。而其他与门电路的输入端均至少包括一个低电平信号，所以其他与门电路的输出端均为低电平。在第二时间周期t2，第一计数信号<0>为高电平，第二计数信号<1>为低电平，第三计数信号<2>为低电平，那对应的第一反相计数信号<0>为低电平，第二反相计数信号<1>为高电平，第三反相计数信号<2>为高电平，这样在第二时间周期t2，第一与门电路的三个输入端的第一反相计数信号<0>为低电平，所以第一与门电路的输出选择信号<0>为低电平。而第二与门电路的三个输入端第一计数信号<0>为高电平，第二反相计数信号<1>为高电平，第三反相计数信号<2>为高电平，所以第二与门电路的输出端输出的选择信号<1>为高电平。而其他与门电路的输入端均至少包括一个低电平信号，所以其他与门电路的输出端均为低电平。依此类推，在第三时间周期t3，只有第三与门电路的输出端输出的选择信号<2>为高电平，其他与门电路的输出端均为低电平。在第四时间周期t4，只有第四与门电路的输出端输出的选择信号<3>为高电平，其他与门电路的输出端均为低电平。在第五时间周期t5，只有第五与门电路的输出端输出的选择信号<4>为高电平，其他与门电路的输出端均为低电平。在第六时间周期t6，只有第六与门电路的输出端输出的选择信号<5>为高电平，其他与门电路的输出端均为低电平。在第七时间周期t7，只有第七与门电路的输出端输出的选择信号<6>为高电平，其他与门电路的输出端均为低电平。在第八时间周期t8，只有第八与门电路的输出端输出的选择信号<7>为高电平，其他与门电路的输出端均为低电平；

多路复用器电路单元，其接收所述数据选择单元202的输出salat<7:0>，并根据所述8位选择信号<7:0>控制选择开关，将所述数据选择单元202的输出salat<7:0>转换成同一时刻只输出一位数据的串行输入信号data_in。在本发明的一个实施例中，所述多路复用器电力单元中的多路复用器包括8个选择开关电路单元，以第八选择信号<7>和第八并行输入信号<7>所在的选择开关电路单元为例，该选择开关电路单元包括由两个相对并联设置的nmos晶体管和pmos晶体管组成的传输门电路，其中nmos晶体管的门极与选择信号<7>连接，由选择信号<7>控制，选择信号<7>经过一个反相器与pmos晶体管的门极连接，pmos晶体管的门极由反相的选择信号<7>控制。两个相对并联设置的nmos晶体管和pmos晶体管组成的传输门的输入端与第八并行输入信号<7>连接，两个相对并联设置的nmos晶体管和pmos晶体管组成的传输门的输出端连接至一个共同的串行输入信号线。同样的，第一至第七选择开关电路每个都包括由两个相对并联设置的nmos晶体管和pmos晶体管组成的传输门电路。第一至第七并行输入信号<6:0>分别对应输入第一至第七选择开关电路单元的传输门电路的输入端，第一至第七选择开关电路的传输门电路的输出端连接至共同的串行输入信号线，第一至第七选择开关电路的传输门电路的nmos晶体管的门极由对应的第一至第七选择信号<6:0>控制，第一至第七选择开关电路的传输门电路的pmos晶体管的门极由对应的反相的第一至第七选择信号<6:0>控制；以及

d触发器，连接至所述多路复用器电路单元的输出端，在触发信号及反相时钟信号的控制下输出串行输出信号data_out，其中，多路复用器电路单元的输出端是指各选择开关电路单元输出端共同连接的串行输入信号线，以及所述反向时钟信号是计数器的时钟信号经过反相器之后形成。所述d触发器在反相时钟信号的脉冲的上升沿发生动作，将串行输入信号转换成输出信号。

由于在本发明的实施例中，数据的读取以及地址的接收同步进行，因此，为了保证最后能够正确地输出相应的数据，所述数据传输单元应该在以下两个操作均完成之后，才能输出正确的数据：

1.数据读取已完成，即“bank0”及“bank1”中的数据均已锁存至第一数据锁存器或第二数据锁存器中；

2.需读取的地址信息已确认，即已接收到最后一位地址信息。

在本发明的一个实施例中，分别通过第一触发脉冲pulse1及第二触发脉冲pulse2标识上述两个操作的完成。图5示出本发明一个实施例的一种铁电存储器的读取数据输出的时序示意图。如图5所示，所述d触发器232在接收到第一触发脉冲pulse1或第二触发脉冲pulse2后，会在反向时钟信号控制下进行数据输出，也就是说，所述d触发器232的触发信号包括第一触发脉冲pulse1及第二触发脉冲pulse2，即所述d触发器232会被触发两次，并输出两个输出信号，其中，第一个输出信号为一位无效数据，第二个输出信号为完整的正确的数据，这是由于：

若数据锁存完成时，暂未收到地址信息的最后一位，即仅接收到第一触发脉冲pulse1，而未收到第二触发脉冲pulse2，则此时并不能确定需要选择“bank0”还是“bank1”中数据，因此，此时，待输出的信号为一组混合数据，是无效数据，所述d触发器232被pulse1触发，输出所述混合数据的最高位msb；以及

若接收到地址信息的最后一位时，数据锁存还没有完成，即仅接收到第一触发脉冲pulse2，而未收到第二触发脉冲pulse1，则此时虽然已确定需要选择“bank0”还是“bank1”中数据，但是锁存器中的数据并不完整，因此，此时的待输出信号为一组不完整的错误数据，是无效数据，所述d触发器232被pulse2触发，输出所述错误数据的最高位msb。

图6示出本发明一个实施例的触发信号生成的时序示意图。如图6所示，所述第一触发脉冲pulse1根据所述数据感测单元的锁存信号latch_sa产生，当数据锁存完成时，所述锁存信号latch_sa产生一个反向脉冲，则所述反向脉冲结束的上升沿即可触发所述第一触发脉冲pulse1，以标识数据锁存已完成；以及所述第二触发脉冲pulse2根据所述地址信息最后一位的接收完成信号生成，当接收到所述地址信息最后一位的接收完成信号lastaddrinfrom‘input’后，首先等待一个脉冲时间timeforswitch，以保证所述数据选择单元202已被触发，并完成操作，然后生成第二触发脉冲pulse2，以标识最终数据已选择完成。

在本发明的一个实施例中，如图4所示，所述第一触发脉冲pulse1由第一触发电路产生，所述第一触发电路包括第一上升沿触发器，其输入为数据锁存完成信号，即当数据锁存完成时，所述锁存信号latch_sa所产生的反向脉冲。

在本发明的一个实施例中，如图4所示，第二触发脉冲pulse1由第二触发电路在收到最后一位地址信息时产生，所述第二触发电路包括：

反相器，其输入为timeforswitch信号；以及

第二上升沿触发器，其连接至所述反相器的输出端。

基于所述读取电路，对铁电存储器指定地址数据的读取，包括：

在接收到地址信息前7位后，将其可能对应的两个地址中的数据分别锁存至第一数据锁存器以及第二数据锁存器中：

若锁存完成时，已接收到地址信息的最后一位，则根据接收到的地址信息的最后一位，确定地址信息，并根据所述地址信息，将第一数据锁存器或第二数据锁存器中锁存的数据作为读取数据输出，应当注意的是，在锁存尚未完成时，当接收到地址信息的最后一位时，所述读取电路会输出一位无效数据，所述无效数据为地址信息对应的锁存器中数据的最高位msb；以及

若锁存完成时暂未接收到地址信息的最后一位，则输出一位无效数据，并在接收到地址信息的最后一位后，根据接收到的地址信息的最后一位，确定地址信息，并根据所述地址信息，将第一数据锁存器或第二数据锁存器中锁存的数据作为读取数据输出，其中，所述无效数据为第一数据锁存器及第二数据锁存器中数据形成的混合数据的最高位msb。在本发明的一个实施例中，所述读取数据的输出包括：

通过数据选择器，根据地址信息选择第一数据锁存器或第二数据锁存器中锁存的数据；

所述数据经由数据传输电路后，转换为串行数据；以及

在接收到触发信号后，所述串行数据逐位输出。

本发明还提供一种包括如上所述的读取电路的铁电存储器。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。