一种适用于大位宽CAM的数据锁存电路结构的制作方法

本发明涉及微电子技术及存储器技术领域，具体为一种适用于大位宽cam的数据锁存电路结构。

背景技术：

cam(contentaccessiblememory，按内容寻址存储器)，可对所存储的数据与要比较的数据进行全并行的比较，实现单周期查找功能，因此速度很快，应用非常广泛。主要用于各种高速搜索应用中，如数据加速器(da，dataaccelerator)、虚拟存储系统中的转换后备缓冲区(tlb，translationlook-asidebuffer)、数据压缩、图像提取，以及网络入侵监测和生物信息系统，以分别实现实时模式匹配和基因模式搜索。目前，cam最主要的商业应用是在网络路由器中分类和转发ip报文分组。在上述应用环境中，硬件搜索引擎所属系统的单条信息的数据量通常很大，cam会采用数据位较宽的数据端口，因而cam设计时急需解决的大位宽带来的锁存单元庞大、结构复杂、翻转功耗大等问题。图1为典型的cam电路架构示意图，整个电路由cam存储阵列、地址译码、输入锁存、读写/查询驱动电路、匹配电路、编码器和时序控制逻辑7个主要模块构成。

在同步时序系统中，外部数据输入时要经过时序元件同步后再送至内部电路，目前最常用的时序元件就是锁存器和触发器。

现有锁存器最常用的技术是采用传输门多路开关形式，如图2所示。由1个传输门构成的一个正电平灵敏锁存器。当时钟clk为高电平时锁存器透明，因而外部数据d通过它到达输出端q；当clk下降至低电平时，锁存器变为不透明，此时沿锁存器内的一对反相器建立起一条反馈路径，使当前的输出q状态一直保持。因此，对于特定的一个输入d，锁存器为了采样正确，d必须在时钟由高电平变为低电平时的下降沿附近满足建立时间和保持时间的要求。

因此，输入数据d需要在时钟的上升沿后发出但必须保持到下降沿之后，时钟的正电平脉冲宽度增加了锁存器的保持时间。故采用普通锁存器对cam输入数据进行锁存的缺点为数据需要的保持时间较大，一旦设计完成后发现保持时间失效，系统只能通过重新设计逻辑而不能通过减慢时钟来解决，造成设计迭代的成本高，耗时耗力。

两级锁存器构成的主从正沿触发器结构由图3所示，第一级锁存器称为主锁存器，第二级为从锁存器。当clk为低时，低电平透明的主锁存器的输出qm跟随输入d而变化，此时高电平透明的从锁存器q端保持它原来的值；当时钟从0跳变到1时，主锁存器变为不透明，qm保持为时钟跳变前的d值，而从锁存器变为透明，将主锁存器qm端所保持的值传送至从锁存器输出q，此时主锁存器已与当前的输入d断开，d的变化不会影响q输出。

在cam输入数据端口采用触发器进行数据寄存的方式，与锁存器相比较，用于时钟驱动的晶体管数目增大了一倍，时钟信号的电容负载变得很重，尤其在大位宽数据端口的情况下，数据锁存结构变大庞大复杂，这将直接影响时钟网络的负载和触发器的翻转功耗。

技术实现要素：

针对现有技术中cam输入数据端口采用触发器进行数据寄存的方式存在使得时钟信号的电容负载变得很重，以及数据锁存结构负载，无法满足大位宽数据的问题，本发明提供一种适用于大位宽cam的数据锁存电路结构，结构简单，锁存脉宽、存储器速度自适应、稳定可靠，满足对大位宽cam端口数据的锁存功能。

本发明是通过以下技术方案来实现：

一种适用于大位宽cam的数据锁存电路结构，包括钟控锁存器、锁存脉冲生成电路和脉冲宽度调节反馈环路；所述锁存脉冲生成电路的输入端接入外部时钟，锁存脉冲生成电路的输出初始脉冲经过脉冲宽度调节反馈环路后通过反馈脉冲返回至初始态，形成完整的脉冲信号；所述脉冲宽度调节反馈环路包括一条模拟位线；在模拟位线上挂载有若干个哑存储单元，用于位线上的容性负载模拟位线的放电过程；所述锁存脉冲生成电路的锁存端口通过读写使能信号，生成数据锁存脉冲并发送至cam数据端口的钟控锁存器。

优选的，模拟位线上挂载的若干个哑存储单元与存储阵列中一条位线上的实际存储单元数量相同。

优选的，模拟位线与存储阵列中实际位线的放电速度相等。

优选的，锁存脉冲的宽度与存储阵列中实际位线的放电变化相等。

优选的，锁存脉冲生成电路的端口锁存采用一个钟控锁存器。

优选的，模拟位线生成的反馈信号脉冲对应cam存储器对存储阵列的读写访问时间的设置，使得cam存储器的数据正常写入和读出。

优选的，模拟位线上的哑单元负载自适应不同电压、温度及工艺角的工作条件对初始脉冲产生不同的放电时间，用于决定模拟位线上反馈信号脉冲与cam存储器读写访问时间相匹配的锁存时间。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供了一种适用于大位宽cam的数据锁存电路结构图，通过采用cam内部自定时电路产生的锁存脉冲信号配合数据端口的一套锁存器，完成对大位宽cam端口数据的锁存功能，在使用锁存电路结构进行大位宽cam的数据锁存时，锁存器的脉冲信号的产生以外部时钟为基础，cam读写过程中，读写周期根据存储阵列对等负载的反馈进行调整，这样即满足了读写的时间要求，又可以使读写周期最小化，从而充分发挥cam电路的速度，大位宽cam的数据端口，由大量的锁存器代替触发器也减轻了外部时钟的负载。

附图说明

图1为现有技术中cam电路架构；

图2为现有技术中采用传输门多路开关实现的锁存器电路结构；

图3为现有技术中两级锁存器构成的主从正沿触发器；

图4为本发明中适用于大位宽cam的数据锁存电路结构图；

图5为本发明中适用于大位宽cam的数据锁存电路结构中内部信号关系；

图6为适用于大位宽cam的数据锁存电路结构在cam功能框图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明提供了一种适用于大位宽cam的数据锁存电路结构，如图4所示，包括钟控锁存器、锁存脉冲生成电路和脉冲宽度调节反馈环路；所述锁存脉冲生成电路的输入端接入外部时钟，锁存脉冲生成电路的输出初始脉冲经过脉冲宽度调节反馈环路后通过反馈脉冲返回至初始态，形成完整的脉冲信号；所述脉冲宽度调节反馈环路包括一条模拟位线；在模拟位线上挂载有若干个哑存储单元，用于位线上的容性负载模拟位线的放电过程；所述锁存脉冲生成电路的锁存端口通过读写使能信号，生成数据锁存脉冲并发送至cam数据端口的钟控锁存器。

模拟位线上挂载的若干个哑存储单元与存储阵列中一条位线上的实际存储单元数量相同；模拟位线与存储阵列中实际位线的放电速度相等；锁存脉冲的宽度与存储阵列中实际位线的放电变化相等；锁存脉冲生成电路的端口锁存采用一个钟控锁存器。

根据图5所示，首先由外部时钟的上升沿t时刻产生初始脉冲，然后初始脉冲经反馈环路放电后拉起至初始状态，从而产生一个宽度为tp的反馈脉冲(低有效)，最后以上述反馈脉冲为基础，锁存脉冲产生电路结合其他cam的读写使能信号，产生用于数据锁存的锁存脉冲。

本发明中模拟位线挂载了与存储阵列中一条位线上同等数量的哑存储单元，哑存储单元没有实际存储功能，只作为位线上的容性负载模拟位线放电过程，模拟位线就具有与存储阵列中实际位线中同样的放电速度，从而使生成的反馈信号脉冲满足对cam存储器对存储阵列的访问周期要求。最后锁存脉冲生成电路利用反馈信号脉冲，结合相关读写使能信号，生成最终数据锁存脉冲并送至cam数据端口的钟控锁存器，用以锁存外部数据，锁存期间cam内部数据不随外部数据变化。

本发明中端口锁存仅用了一个钟控锁存器，比现有技术中的触发器结构简单；锁存时间由模拟位线的反馈决定，保证了cam读写访问的周期够用且最短；由于模拟位线采用了与存储阵列同等数量的哑单元作为负载，因此该锁存脉冲的宽度随着温度、电压等环境的变化，与存储阵列中实际位线的放电时间变化一致，从而保证了工作的可靠性。

模拟位线生成的反馈信号脉冲对应cam存储器对存储阵列的读写访问时间的设置，使得cam存储器的数据正常写入和读出。模拟位线上的哑单元负载自适应不同电压、温度及工艺角的工作条件对初始脉冲产生不同的放电时间，用于决定模拟位线上反馈信号脉冲与cam存储器读写访问时间相匹配的锁存时间。

实施例

如图6所示，将本发明中适用于大位宽cam的数据锁存电路结构应用于cam功能框图，cam的数据端口data位宽为n，地址位宽为m。读写数据经数据端口的n个锁存器锁存后与读写控制电路相连，读写控制电路将读写数据读出或写入存储阵列中的对应位线。同时外部地址add[m:1]通过地址译码后控制相应字线打开，从而是数据通过位线读出或写入相应的存储单元。

当开始进行读写时，脉冲锁存电路根据外部时钟上升沿的到来发起一次初始脉冲。此时，在存储阵列的一侧，由一列没有存储功能的哑存储单元连接位线构成的模拟位线反馈环路开始放电，用以给锁存脉冲产生电路计时，放电结束时将上述初始脉冲拉回至初始态，从而形成一个完整的反馈脉冲信号。锁存脉冲产生电路将该反馈脉冲信号处理后，送至n个数据端口的锁存器，完成对端口数据的锁存，从而保证了在cam读写期间内部位线上的数据稳定。