用于存储器内操作的设备及方法与流程

用于存储器内操作的设备及方法
1.分案申请的相关信息
2.本案是分案申请。该分案的母案是申请日为2018年3月16日、申请号为201880021755.6、发明名称为“用于存储器内操作的设备及方法”的发明专利申请案。
技术领域
3.本发明大体上涉及半导体存储器及方法，且更特定来说，涉及用于存储器内操作的设备及方法。


背景技术：

4.存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)及晶闸管随机存取存储器(tram)等。非易失性存储器可在未供电时通过保留经存储数据而提供永久性数据，且可包含nand快闪存储器、nor快闪存储器及电阻可变存储器(例如相变随机存取存储器(pcram)、电阻性随机存取存储器(rram)及磁阻性随机存取存储器(mram)，例如自旋扭矩转移随机存取存储器(stt ram))等。
5.电子系统通常包含若干处理资源(例如，一或多个处理器)，所述处理资源可检索及执行指令且将经执行指令的结果存储到适合位置。处理器可包括若干功能单元(例如算术逻辑单元(alu)电路、浮点单元(fpu)电路及组合逻辑块)，例如，所述功能单元可用于通过对数据(例如，一或多个操作数)执行运算而执行指令。如本文中使用，运算可为例如布尔(boolean)运算(例如and、or、not、nand、nor及xor)及/或其它运算(例如，反相、移位、算术、统计以及许多其它可能运算)。例如，功能单元电路可用于经由若干逻辑运算对操作数执行例如加法、减法、乘法及除法的算术运算。
6.在将指令提供到功能单元电路以执行时可涉及电子系统中的若干组件。可例如通过处理资源(例如控制器及/或主机处理器)执行指令。可将数据(例如，将对其执行指令的操作数)存储于可由功能单元电路存取的存储器阵列中。可从存储器阵列检索指令及/或数据，且可在功能单元电路开始对数据执行指令之前序列化及/或缓冲指令及/或数据。此外，因为可通过功能单元电路在一或多个时钟循环内执行不同类型的操作，所以也可序列化及/或缓冲指令及/或数据的中间结果。用于完成一或多个时钟循环内的操作的序列可被称为操作循环。在处理及运算执行及/或运算设备及/或系统的电力消耗方面，完成操作循环所消耗的时间可能是昂贵的。
7.在许多例子中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且可经由处理资源与存储器阵列之间的总线存取数据以执行指令集。处理性能可在存储器内处理装置中得以改进，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。存储器内处理装置可通过减少及消除外部通信而节省时间
且也可节约电力。
附图说明
8.图1a是根据本发明的若干实施例的呈包含存储器装置的运算系统的形式的设备的框图。
9.图1b是根据本发明的若干实施例的存储器装置的库区段的框图。
10.图1c是根据本发明的若干实施例的存储器装置的库的框图。
11.图2是说明根据本发明的若干实施例的存储器装置的感测电路的示意图。
12.图3是说明根据本发明的若干实施例的用于存储器装置中的数据移动的电路的示意图。
13.图4a及4b是说明根据本发明的若干实施例的用于存储器装置中的数据移动的电路的另一示意图。
具体实施方式
14.在一些实施方案中，存储器装置可经配置用于通过存储存储器单元移动(例如，复制、传送及/或输送)及存储经接收数据值且将经接收数据值从存储存储器单元移动到用于对数据值执行操作的高速缓冲存储器。例如，最初可将数据值存储于经配置用于数据存储的长数字线子阵列的存储器单元中(如本文中描述)且将其移动到短数字线子阵列的感测电路(如本文中描述)，所述短数字线子阵列用作用于对数据值执行操作的高速缓冲存储器。例如，可从长数字线子阵列移动数据值，这是因为较短数字线及/或短数字线子阵列中每数字线的较少存储器单元实现比长数字线子阵列更快的循环时间及/或短数字线子阵列的感测电路可经配置用于执行存储器内操作且长数字线子阵列的感测电路可能没有这样配置以及本文中描述的其它原因。
15.单个操作或连续多个操作中的每一者之后可接着将由执行所述操作所得的数据值移动回到长数字线存储子阵列中的存储器单元。如果待对结果数据值执行另一操作，那么将把结果数据值移动回到用于执行所述另一操作的短数字线高速缓冲存储器子阵列。因而，执行单个操作或连续多个操作(例如，由与高速缓冲存储器的存储器单元相关联的感测电路执行的多个布尔运算的序列，如本文中描述)可涉及反复地将原始及/或部分结果数据值移动到长数字线存储子阵列中的若干存储器单元且从长数字线存储子阵列中的若干存储器单元移动到短数字线高速缓冲存储器子阵列的感测电路及/或存储器单元。原始及/或部分结果数据值在存储子阵列与高速缓冲存储器子阵列之间的这些反复移动可降低数据处理的速度、速率及/或效率及/或可增大电力消耗。
16.相比来说，本发明包含用于存储器内操作(例如，用于存储器内处理(pim)结构)的设备及方法。在至少一个实施例中，设备100包含存储器装置(例如，如在120处展示且结合图1a及本文中别处描述)，所述存储器装置包含存储器单元阵列(例如，如在130处展示且结合图1a及本文中别处描述)。在各种实施例中，阵列是包含第一子集(例如，如在125
‑
0及125
‑
1处展示且结合图1b及本文中别处描述的若干短数字线高速缓冲存储器子阵列)及第二子集(例如，如在126
‑
0、
…
、126
‑
n
‑
1处展示且结合图1b及本文中别处描述的若干长数字线存储子阵列)的多个子阵列。
17.存储器装置包含耦合到第一子集的第一感测电路(例如，如在124
‑
0及124
‑
1处展示且结合图1b及本文中别处描述)，第一感测电路包含感测放大器及经配置以执行存储器内操作的运算组件(例如，如分别在206及231处展示且结合图2及本文中别处描述)。存储器装置包含耦合到第二子集的第二感测电路(例如，如在124
‑
2、
…
、124
‑
n
‑
1处展示且结合图1b及本文中别处描述)，第二感测电路包含感测放大器。存储器装置也包含控制器(例如，如在140处展示且结合图1a到1c及本文中别处描述)，所述控制器经配置以至少部分基于包含运算组件的第一感测电路引导数据值到第一子集中的选定子阵列的第一移动。
18.例如，主机(例如，如在110处展示且结合图1a及本文中别处描述)可在存储器装置120外部。主机可包含源装置172。在各种实施例中，源装置172可包含或相关联于中央处理单元(cpu)(未展示)及/或直接存储器存取(dma)组件。dma组件可使主机的子系统能够独立于cpu而存取设备100的主存储器(例如，阵列130的控制器140)。例如，操作为源装置172的cpu及/或dma组件可将数据值连同待由控制器执行的命令一起发送到存储器装置120，以将数据值存储于短数字线子阵列的感测电路及/或存储器单元中而非长数字线子阵列中。
19.因此，设备100可能够略过通过长数字线存储子阵列的存储器单元存储经接收数据值。例如，可将由dma处理组件发送的数据值直接加载(例如，写入)到短数字线高速缓冲存储器子阵列的感测电路及/或短数字线高速缓冲存储器子阵列的行中的存储器单元。因而，与最初将数据值存储于长数字线存储子阵列中相比，设备实现对数据值的更快速处理。
20.在一些实施方案中，将数据值从长数字线存储子阵列移动到短数字线高速缓冲存储器子阵列以供处理的时间周期可为每传送2048(2k)个数据值(位)约2纳秒(ns)。例如，可经由长数字线存储子阵列及短数字线高速缓冲存储器子阵列所共享的多个i/o线(例如，如在155处展示且结合图1c及本文中别处描述)移动数据值。如果长数字线存储子阵列是每行16,384(16k)个存储器单元及/或列宽，那么可利用16ns将16k个位的数据值从行移动到短数字线高速缓冲存储器子阵列的对应位置。相比来说，将16k个位直接移动到短数字线高速缓冲存储器子阵列可在约2ns的时间周期内执行，此后可立即起始处理所述16k个位。
21.例如，将经接收数据值直接存储到短数字线高速缓冲存储器子阵列可改进用于数据处理的具有冗长及/或连续数据流的各种应用的性能。这些应用可例如包含信号处理、图像处理(例如，流式应用，例如视频)、α混合图形操作、语音识别、封包检验、逗号分隔值(csv)剖析、矩阵乘法及神经网络以及可对冗长及/或连续数据流进行操作的其它应用。
22.第一子集(例如，高速缓冲存储器子阵列)的第一感测电路可经配置以对移动到第一子集的数据值执行操作(例如，通过包含运算组件)。相比来说，第二子集(例如，存储子阵列)的第二感测电路可未经配置以对移动到第二子集的数据值执行操作(例如，通过未包含运算组件)。第二子集可经配置用于存储已对其执行操作且已例如经由共享i/o线从第一子集的第一感测电路移动到第二子集的数据值。
23.因此，控制器可经配置以引导已对其执行操作的数据值(例如，经由共享i/o线)从第一子集中的选定第一子阵列(例如，短数字线高速缓冲存储器子阵列)到第二子集中的子阵列(例如，长数字线存储子阵列)的第二移动。在一些实施例中，控制器可经配置以引导执行数据值的第二移动，所述数据值是对移动到第一子集中的子阵列的若干数据值执行的一或多个操作的结果。例如，可通过第一子集中的高速缓冲存储器子阵列的感测放大器及/或运算组件执行单个操作或连续多个操作，而在通过高速缓冲存储器子阵列的感测放大器
及/或运算组件完成连续多个操作中的最后者之前，未将连续多个操作的结果移动到第二子集的存储子阵列。在一些实施例中，可将结果数据值存储于高速缓冲存储器子阵列的存储器单元中，而例如在将其移动到主机110或别处之前，未对其移动以由存储子阵列的存储器单元存储。在一些实施例中，作为额外的替代方案，可在结果数据值通过高速缓冲存储器子阵列的感测电路处理之后(例如，在移动到主机110或别处之前)将其移动到存储子阵列的存储器单元且存储于其中。
24.可在数据处理操作期间通过控制器(其经配置以进行此)引导此序列的数据移动及/或对第一子集(例如，高速缓冲存储器)而非第二子集(例如，存储区)中的数据值执行的操作，而与主机无关。例如，尽管主机(例如，图1a中的110)(其可能未定位于与包含控制器(例如，图1a中的140)的存储器装置相同的节距及/或芯片上)可能已命令数据处理操作且所述命令可能已由控制器140的处理器/序列发生器执行，但是刚刚描述的数据移动及/或操作可委托给控制器来执行。在一些实施例中，控制器140可与存储器一起形成于芯片上且运作(例如，执行操作)，如结合图1a展示及描述。如本文中描述，与其它某物一起在芯片上意在表示形成于与对应子阵列中的存储器单元相同的芯片上。但是，实施例不限于此。例如，在一些实施例中，控制器140可定位成与主机110相关联及/或执行与主机110相关联的操作，例如，主机可指示控制器关于将对其执行操作的数据值。
25.如本文中使用，“共享i/o线”意在表示在数据路径中的阵列本地的i/o线，其具有依据存储器单元阵列的节距而变化的节距。共享i/o可定位于存储器阵列的库(例如，如在121
‑
1处展示且结合图1b及本文中别处描述)上且可多路复用到阵列的多个列(例如，dram阵列的互补数字线)。共享i/o不同于且相异于与阵列相关联的i/o电路，所述i/o电路意在根据阵列协议(例如ddr4)将数据移动到阵列且从阵列移动数据及/或结合主机及/或源(例如，如分别在110及172处展示且结合图1a及本文中别处描述)将数据移动到存储器装置上且移出存储器装置(例如，如在120处展示且结合图1a及本文中别处描述)。
26.例如第一及第二的序数在本文中用于帮助区别类似组件(例如，存储器单元的子阵列、其子集等)且并不用于指示特定排序及/或组件之间的关系，除非上下文另有清楚指示(例如，通过使用例如相邻等的术语)。例如，第一子阵列可为相对于子阵列的库中的子阵列0的子阵列4，且第二子阵列可为任何其它后续子阵列(例如，子阵列5、子阵列8、子阵列61以及其它可能性)，或第二子阵列可为任何其它先前子阵列(例如，子阵列3、2、1或0)。此外，将数据值从第一子阵列移动到第二子阵列被提供为此数据移动的非限制性实例。例如，在一些实施例中，可将数据值从每一子阵列循序及/或并行移动到相同库中的另一子阵列(例如，其可为相邻子阵列及/或由若干其它子阵列分离)或不同库的另一子阵列。
27.主机系统及控制器可对整个程序指令块(例如，pim命令指令)及数据执行地址解析，且引导(例如，控制)数据及命令到目的地(例如，目标)库内的分配位置(例如，子阵列及子阵列的部分)中的分配、存储及/或移动(例如，流动)。写入数据且执行命令(例如，执行操作，如本文中描述)可利用到dram装置的正常dram写入路径。如读者将明白，虽然关于本文中呈现的实例论述dram式pim装置，但实施例不限于pim dram实施方案。
28.如本文中描述，实施例可允许主机系统最初分配一或多个dram存储器库中的若干位置(例如，子阵列及子阵列的部分)以将数据保存(例如，存储)于例如子阵列的第二子集中。但是，为增大数据处理(例如，对数据值执行的操作)的速度、速率及/或效率，可将数据
值移动(例如，复制、传送及/或输送)到经配置用于增大数据处理的速度、速率及/或效率的另一子阵列(例如，子阵列的第一子集中)，如本文中描述。
29.pim系统的性能可受存储器存取时间(例如，行循环时间)的影响。用于数据处理的操作可包含打开(存取)库中的一行存储器单元、从存储器单元读取及/或写入到存储器单元，且接着关闭所述行。这些操作所花费的时间周期可取决于每运算组件(例如，图2中的感测电路250中的运算组件231)的存储器单元的数目及/或将列中的全部存储器单元连接到相应运算组件的数字线的长度。较短数字线可提供每运算组件的相对改进性能，但由于数字线较短，每存储器单元也可具有更多运算组件及因此存储器单元的较低密度。此较低密度可造成相对较高电力需求及/或裸片面积需求。相比来说，较长数字线可具有用于相同存储器单元密度的较少运算组件，但较长数字线可造成每运算组件的相对较低性能。因此，组合短数字线的性能优点以及长数字线的存储器单元密度优点可为有利的。
30.存储器装置(例如，pim dram存储器装置)在本文中被描述为包含多个子阵列，其中所述子阵列中的至少一者配置为具有比存储器装置内(例如，相同存储器库中)的其它子阵列的数字线短(例如，存储器单元的每列具有较少存储器单元及/或列的较短物理长度)的数字线。具有较短数字线的子阵列可具有对存储器单元的所得较快存取时间，且感测电路可配置为具有结合较快存取时间使用的pim功能性，如本文中描述。
31.因而，具有较短数字线及pim功能性的子阵列可用作用于配置为具有较长数字线(例如，因此具有较慢存取时间)的子阵列的按增大的速度、速率及/或效率执行操作的高速缓冲存储器。具有较长数字线的子阵列可用于数据存储以利用其较长数字线中的相对较高数目个存储器单元。在一些实施例中，具有较长数字线的子阵列可进一步针对存储器单元的较高密度配置以进行更有效率数据存储。例如，可通过使感测电路中不具有pim功能性而促成较高密度，这是因为操作是在将数据值移动到高速缓冲存储器之后执行而非对存储区中的数据值执行。替代地或组合地，较长数字线子阵列可使用较高密度存储器架构(例如，1t1c存储器单元)配置(例如，形成)，而较短数字线子阵列可使用较低密度架构(例如，2t2c存储器单元)配置。可对架构进行其它改变以增大较短数字线子阵列对比较长数字线子阵列中的数据存取的速度、速率及/或效率(例如在短及长数字线子阵列中使用不同存储器阵列架构(例如dram、sram等)、改变字线长度以及其它可能变化)。
32.因此，多个子阵列(其中多个子阵列的第一子集具有相对较短数字线且多个子阵列的第二子集具有相对较长数字线)可包含于存储器装置的库中(例如，在各种实施例中互混)，如本文中描述。具有较短数字线的子阵列可用作用于具有较长数字线的子阵列的用以执行操作的高速缓冲存储器。运算(例如，执行操作)可主要或仅发生在具有较短数字线的子阵列中，而导致相对于具有较长数字线的子阵列的增大的性能。具有较长数字线的子阵列可主要或仅用于数据存储且因而可针对存储器密度配置。在一些实施例中，具有较长数字线的子阵列可配置为具有至少一些pim功能性(例如，提供在第一子集的子阵列中将对其执行少数累计操作的大量数据的移动的替代方案，以及其它原因)。但是，不管较长数字线是否配置为具有至少一些pim功能性，优选地可将数据移动(例如，复制、传送及/或输送)到较短数字线子阵列且从较短数字线子阵列移动数据以执行相对高速单个操作及/或操作序列。因而，在一些实施例中，仅第一子集的短数字线子阵列可具有任何pim功能性，借此可节省裸片面积及/或电力消耗。
33.例如，短数字线子阵列中的存储器单元的行可用作用于长数字线(例如，存储)子阵列的若干高速缓冲存储器。控制器可管理两种类型的子阵列之间的数据移动且可存储信息以记录从特定存储子阵列的源行移动到特定高速缓冲存储器子阵列的目的地行的数据，且反之亦然。在一些实施例中，短数字线子阵列可操作为控制器在完成对数据值或一系列数据值的操作之后自动从其返回数据值的回写高速缓冲存储器。但是，如本文中描述，控制器可经配置以引导通过与操作为高速缓冲存储器的短数字线子阵列相关联的感测电路执行连续多个操作，而在完成连续多个操作中的最后者之前，未将相应多个操作的结果移动回到长数字线(例如，存储)子阵列。
34.存储器装置中的库可包含存储器单元的多个子阵列，其中多个分区可相应包含多个所述子阵列的相应分组。在各种实施例中，由多个分区共享的i/o线(例如，用于分区间及/或分区内数据移动的数据总线，如本文中描述)可经配置以通过使用与共享i/o线相关联的隔离电路来选择性地连接及断开分区而将多个子阵列分离成多个分区以形成共享i/o线的分离部分。因而，沿其长度在多个位置处与隔离电路相关联的共享i/o线可用于将子阵列的分区分离成各种组合中的有效分离块(例如，每一分区中的若干子阵列，这取决于各种子阵列及/或分区是否经由共享i/o线的部分连接等，如由控制器引导)。这可使个别分区内的数据块移动能够大体上并行发生。
35.通过在每一分区或分区组合中并行(例如，大体上在相同时间点)执行数据移动，隔离分区可增大每一分区内及多个分区(例如，一些或全部分区)的组合中的数据移动的速度、速率及/或效率。例如，这可减少原本使数据在沿存储器单元阵列中的共享i/o线选择性地耦合的各种短及/或长数字线子阵列之间循序移动(例如，复制、传送及/或输送)所花费的时间。此数据移动的并行性质可允许分区的子阵列中的全部或大部分数据值的局部移动，使得移动可为数倍快。例如，移动可快达近似分区数目的倍数，例如，在具有四个分区的情况下，可在不使用本文中描述的分区的情况下所花费时间的大约四分之一内执行每一分区的子阵列中的数据值的并行移动。
36.在本发明的以下详细描述中，参考形成本发明的部分且其中通过说明展示可如何实践本发明的一或多个实施例的附图。足够详细描述这些实施例以使所述领域的技术人员能够实践本发明的实施例，且应了解，可利用其它实施例且可进行过程、电及结构改变而不脱离本发明的范围。
37.如本文中使用，例如“x”、“y”、“n”、“m”等的标示符(尤其关于图式中的元件符号)指示可包含这样标示的若干特定特征。也应了解，本文中使用的术语仅用于描述特定实施例的目的，且并不意在为限制性的。如本文中使用，除非上下文另有清楚指示，否则单数形式“一”、“一个”及“所述”可包含单数个及复数个指示物两者。另外，“若干”、“至少一个”及“一或多个”(例如，若干存储器阵列)可指代一或多个存储器阵列，而“多个”意在表示代一个以上这些事物。此外，字词“可”在本申请案各处是以允许意义(即，有可能、能够)而非以强制意义(即，必须)使用。术语“包含”及其衍生词意指“包含但不限于”。术语“耦合(coupled/coupling)”视上下文意指直接或间接物理连接或用于存取及移动(传输)命令及数据。术语“数据”及“数据值”在本文中可互换地使用且视上下文可具有相同含义。
38.如本文中使用，数据移动是包含性术语，其包含例如将数据值从源位置复制、传送及/或输送到目的地位置。例如，可经由长数字线(例如，存储)子阵列及短数字线(例如，高
速缓冲存储器)子阵列的相应感测组件条所共享的i/o线将数据从所述长数字线子阵列移动到所述短数字线子阵列，如本文中描述。复制数据值可指示：经由共享i/o线将存储(高速缓冲存储)于感测组件条中的数据值复制且移动到另一子阵列；及存储于子阵列的行中的原始数据值可保持不变。传送数据值可指示：经由共享i/o线将存储(高速缓冲存储)于感测组件条中的数据值复制且移动到另一子阵列；及可改变存储于子阵列的行中的原始数据值中的至少一者(例如，通过擦除及/或通过后续写入操作，如本文中描述)。输送数据值可用于指示通过其移动经复制及/或经传送的数据值(例如，通过将数据值从源位置放置于共享i/o线上且输送到目的地位置)的过程。
39.本文中的图遵循编号惯例，其中首位数字或前几位数字对应于图号且剩余数字识别图中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。例如，108可指涉图1中的元件“08”，且类似元件在图2中可被称为208。如将明白，可添加、交换及消除在本文中的各种实施例中展示的元件以提供本发明的若干额外实施例。另外，图中提供的元件的比例及相对尺度意在说明本发明的某些实施例且不应被视为限制意义。
40.图1a是根据本发明的若干实施例的呈包含存储器装置120的运算系统100的形式的设备的框图。如本文中使用，存储器装置120、控制器140、模式解码器173、别名(alias)组件174、通道控制器143、存储器阵列130、感测电路150(包含感测放大器及运算组件)及外围感测放大器及逻辑170相应也可单独被视为相应“设备”。
41.在先前方法中，可(例如，经由包括输入/输出(i/o)线的总线)将数据从阵列及感测电路传送到例如处理器、微处理器及运算引擎的处理资源，所述处理资源可包括经配置以执行适当操作的alu电路及其它功能单元电路。但是，将数据从存储器阵列及感测电路传送到此处理资源可涉及大量电力消耗。即使处理资源定位于与存储器阵列相同的芯片上，将数据移出阵列到运算电路(此可涉及：执行感测线(其在本文中可被称为数字线或数据线)地址存取(例如，列解码信号的触发(firing))以将数据从感测线传送到i/o线(例如，局部及全局i/o线)上；将数据移动到阵列外围；及将数据提供到运算功能)时仍可消耗大量电力。
42.此外，处理资源(例如，运算引擎)的电路可不符合与存储器阵列相关联的节距规则。例如，存储器阵列的单元可具有4f2或6f2单元大小，其中“f”是对应于单元的特征大小。因而，与先前pim系统的alu电路相关联的装置(例如，逻辑门)可无法形成于与存储器单元的节距上，这可影响例如芯片大小及存储器密度。
43.例如，本文中描述的感测电路150可形成于与一对互补感测线相同的节距上。作为实例，一对互补存储器单元可具有具6f2节距(例如，3f
×
2f)的单元大小。如果用于互补存储器单元的一对互补感测线的节距是3f，那么感测电路在节距上指示：感测电路(例如，每相应对互补感测线的感测放大器及对应运算组件)经形成以装配于互补感测线的3f节距内。
44.此外，各种先前系统的处理资源(例如，运算引擎，例如alu)的电路可不符合与存储器阵列相关联的节距规则。例如，存储器阵列的存储器单元可具有4f2或6f2单元大小。因而，与先前系统的alu电路相关联的装置(例如，逻辑门)可无法形成于与存储器单元的节距上(例如，形成于与感测线相同的节距上)，这可影响例如芯片大小及/或存储器密度。在一些运算系统及子系统(例如，cpu)的上下文中，可在不位于与存储器(例如，阵列中的存储器
单元)的节距上及/或具有存储器的芯片上的位置中处理数据，如本文中描述。例如，可通过与主机相关联的处理资源而非在与存储器的节距上处理数据。
45.相比来说，本发明的若干实施例可包含形成于与阵列的存储器单元的节距上的感测电路150(例如，包含感测放大器及/或运算组件)。感测电路150可经配置用于(例如，能够)执行运算功能(例如，逻辑运算)。
46.具有pim能力的装置运算可使用基于位向量的运算。如本文中使用，术语“位向量”意在表示存储于存储器单元阵列的行中及/或感测电路中的位向量存储器装置(例如，一pim装置)上的若干位。因此，如本文中使用，“位向量运算”意在表示对位向量(其是虚拟地址空间及/或物理地址空间的部分(例如，由pim装置使用))执行的运算。在一些实施例中，位向量可为物理连续存储于行中及/或感测电路中使得对位向量(其是虚拟地址空间及/或物理地址空间的连续部分)执行位向量运算的位向量存储器装置上的物理连续数目个位。例如，pim装置中的一行虚拟地址空间可具有16k个位的位长度(例如，对应于dram配置中的16k互补对存储器单元)。如本文中描述，用于此16k位行的感测电路150可包含形成于与选择性地耦合到16位行中的对应存储器单元的感测线的节距上的对应16k处理元件(例如，运算组件，如本文中描述)。pim装置中的运算组件可操作为由感测电路150感测(例如，由与运算组件成对的感测放大器感测及/或存储于所述感测放大器中，如本文中描述)的存储器单元的行的位向量的单个位上的一位处理元件。
47.本发明的若干实施例包含形成于与对应存储器单元阵列的感测线的节距上的感测电路。感测电路可能够执行数据感测及/或运算功能(例如，取决于感测电路是与短数字线子阵列还是长数字线子阵列相关联)且在存储器单元阵列本地存储数据。
48.为明白本文中描述的经改进数据移动(例如，复制、传送及或输送)技术，下文论述用于实施这些技术的设备(例如，具有pim能力的存储器装置及相关联主机)。根据各种实施例，涉及具有pim能力的存储器装置的程序指令(例如，pim命令)可将pim命令及/或数据的实施分布于多个感测电路上方，所述感测电路可实施操作及/或可将pim命令及/或数据移动且存储于存储器阵列内(例如，不必经由地址及控制(a/c)及数据总线在主机与存储器装置之间来回传送这些pim命令及/或数据)。因此，可在较少时间及/或使用较少电力来存取且使用用于具有pim能力的存储器装置的数据。例如，可通过增大在运算系统周围移动数据且将数据存储于所述运算系统中以处理所请求存储器阵列操作(例如，读取、写入、逻辑运算等)的速度、速率及/或效率而实现时间及/或电力优点。
49.图1a中说明的系统100可包含耦合(例如，连接)到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、台式计算机、平板计算机、数码相机、智能电话及/或存储卡读取器以及各种其它类型的主机。主机110可包含系统主板及/或背板，且可包含若干处理资源(例如，一或多个处理器、微处理器或某其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可在相同集成电路上。系统100可为例如服务器系统及/或高性能运算(hpc)系统及/或其部分。尽管图1a中展示的实例说明具有冯
·
诺依曼(von neumann)架构的系统，但是本发明的实施例也可实施为非冯
·
诺依曼架构，其可不包含通常与冯
·
诺依曼架构相关联的一或多个组件(例如，cpu、alu等)。
50.为清楚起见，已简化系统100的描述以集中于与本发明特定相关的特征。例如，在
各种实施例中，存储器阵列130可为dram阵列、sram阵列、stt ram阵列、pcram阵列、tram阵列、rram阵列、nand快闪存储器阵列及/或nor快闪存储器阵列。存储器阵列130可包含布置成由存取线(其在本文中可被称为字线或选择线)耦合的行及由感测线(其等在本文中可被称为数字线或数据线)耦合的列的存储器单元。尽管图1a中展示单个存储器阵列130，但是实施例不限于此。例如，除若干子阵列以外，存储器装置120也可包含若干存储器阵列130(例如，dram单元、nand快闪存储器单元等的若干库等)，如本文中描述。
51.存储器装置120可包含用于锁存由i/o电路144经由数据总线156(例如，来自主机110的i/o总线)提供(例如，经由局部i/o线及全局i/o线提供到外部alu电路及dram数据线(dq))的地址信号的地址电路142。如本文中使用，dram dq可能够经由总线(例如，数据总线156)将数据输入到库且从库输出数据(例如，从控制器140及/或主机110输出且输入到控制器140及/或主机110)。在写入操作期间，例如，可将电压及/或电流变动施加到dq(例如，引脚)。这些变动可转译成适当信号且存储于选定存储器单元中。在读取操作期间，一旦完成存取且启用输出，从选定存储器单元读取的数据值便可出现于dq处。在其它时间，dq可处于使得dq未流出或汲入电流且未将信号呈现给系统的状态。这也可在两个或两个以上装置(例如，库)共享数据总线时减少dq争用，如本文中描述。
52.状态及例外信息可从存储器装置120上的控制器140提供到通道控制器143(例如，通过带外总线157)，其又可从通道控制器143提供到主机110。通道控制器143可包含逻辑组件160，其用于分配相应库的阵列中的多个位置(例如，用于子阵列的控制器)以存储用于与多个存储器装置(例如，120
‑
0、120
‑
1、
…
、120
‑
n)中的每一者的操作相关联的各种库的库命令、应用程序指令(例如，作为操作序列)及参数(pim命令)。通道控制器143可将命令(例如，pim命令)调度到多个存储器装置120
‑
1、
…
、120
‑
n以将所述程序指令存储于存储器装置的给定库内。
53.地址信号通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150的若干感测放大器(如本文中描述)感测感测线(数字线)上的电压及/或电流变化而从存储器阵列130感测(读取)数据。感测放大器可从存储器阵列130读取及锁存数据页(例如，行)。如本文中描述，额外运算组件可耦合到感测放大器且可连同感测放大器一起用于感测、存储(例如，高速缓冲存储及缓冲)、执行运算功能(例如，操作)及/或移动数据。i/o电路144可用于经由数据总线156(例如，64位宽数据总线)与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。但是，列解码器152电路的功能可与本文中描述的列选择电路358区分，列选择电路358经配置以相对于例如子阵列的特定列及操作条中的对应操作单元来实施数据移动操作。
54.控制器140(例如，库控制逻辑及/或序列发生器)可解码由控制总线154从主机110提供的信号(例如，命令)。这些信号可包含可用于控制对存储器阵列130执行的操作(包含数据感测、数据存储、数据移动、数据写入及/或数据擦除操作以及其它操作)的芯片启用信号、写入启用信号及/或地址锁存信号。在各个实施例中，控制器140可负责执行来自主机110的指令且存取存储器阵列130。
55.例如，控制器140可包含模式解码器(例如，如在图1a及1b中的173处展示)，其用于例如基于解码伴随从主机110移动到存储器装置120的数据值的模式位值而基于经解码模式位确定是应将数据值移动到第一子集中的子阵列(例如，短数字线高速缓冲存储器子阵
列)还是第二子集中的子阵列(例如，长数字线存储子阵列)。控制器140可包含别名组件(例如，如在图1a及1b中的174处展示)，其用于解码例如从主机110的cpu及/或源装置172接收的指令中的地址位以确定数据值到第一子集及第二子集中的相应多个子阵列的特定库、子阵列及/或行的选定移动。例如，地址位可用于寻址数据值到相应多个子阵列的第一子集及/或第二子集中的特定库、子阵列及/或行的移动。控制器140可为状态机、序列发生器或某其它类型的控制器。控制器140可控制阵列(例如，存储器阵列130)的行中的移位数据(例如，右或左)。
56.下文(例如，图2及3中)进一步描述感测电路150的实例。例如，在若干实施例中，感测电路150可包含若干感测放大器及/或若干运算组件，其可用作累加器且可用于执行如由控制器140及/或每一子阵列的相应子阵列控制器(未展示)引导的操作(例如，对与互补感测线相关联的数据的操作)。
57.在若干实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入而执行操作，且参与将用于传送、写入、逻辑及存储操作的数据移动到存储器阵列130中的不同位置，而不经由感测线地址存取传送数据(例如，未触发列解码信号)。因而，各种运算功能可使用感测电路150且在感测电路150内执行，而非由感测电路150外部的处理资源(例如，通过与主机110相关联的处理器及定位于装置120上(例如在控制器140上或别处)的其它处理电路，例如alu电路)执行(或与由感测电路150外部的处理资源执行相关联)。
58.在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由i/o线(例如，经由局部i/o线及全局i/o线)提供到外部alu电路。外部alu电路可包含若干寄存器且将使用操作数来执行运算功能，且结果将经由i/o线传送回到阵列。
59.相比来说，在本发明的若干实施例中，感测电路150经配置以在未启用耦合到感测电路150的局部i/o线及全局i/o线的情况下对存储于存储器阵列130中的数据执行操作且将结果存储回到存储器阵列130。感测电路150可形成于与用于阵列的存储器单元的感测线的节距上。额外外围感测放大器及/或逻辑170(例如，各自执行用于执行相应操作的指令的子阵列控制器)可耦合到感测电路150。根据本文中描述的一些实施例，感测电路150及外围感测放大器及逻辑170可协同执行操作。
60.因而，在若干实施例中，存储器阵列130及感测电路150外部的电路无需执行运算功能，这是因为感测电路150可在不使用外部处理资源的情况下执行适当操作以按一序列指令执行这些运算功能。因此，感测电路150可用于至少在某种程度上补充或取代此外部处理资源(或至少减小将数据传送到此外部处理资源及/或从此外部处理资源传送数据的带宽消耗)。
61.在若干实施例中，感测电路150可用于执行除由外部处理资源(例如，主机110)执行的操作以外的操作(例如，执行一序列指令)。例如，主机110及感测电路150中的任一者可限于仅执行特定操作及/或特定数目个操作。
62.启用局部i/o线及全局i/o线可包含：启用(例如，接通、激活)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到i/o线的源极/漏极的晶体管。但是，实施例不限于不启用局部i/o线及全局i/o线。例如，在若干实施例中，感测电路150可用于在不启用阵列的列解码线的情况下执行操作。但是，局部i/o线及全局i/o线可经启用以将结果传送到适合位置而非传送回到存储器阵列130(例如，到外部寄存器)。
63.图1b是根据本发明的若干实施例的存储器装置的库区段123的框图。库区段123可表示存储器装置的库的若干存储器区段的实例区段，例如库区段0、库区段1、
…
、库区段m。如在图1b中展示，库区段123可包含水平展示为x的多个存储器列122(例如，实例dram库及库区段中的16,384个列)。另外，库区段123可划分成子阵列0、子阵列1、
…
、及子阵列n
‑
1(例如，32个、64个、128个或各种奇数个子阵列)，如在125
‑
0及125
‑
1处展示为两个短数字线(例如，高速缓冲存储器)子阵列的实例及在126
‑
0、
…
、126
‑
n
‑
1处展示为相同库区段中的若干长数字线(例如，存储)子阵列的实例。图1b中说明的实施例的配置(例如，短及长数字线子阵列的数目及/或定位)是为清楚目的而展示且不限于这些配置。
64.短及长数字线子阵列分别由经配置以耦合到数据路径(例如，本文中描述的共享i/o线)的放大区域分离。因而，短数字线子阵列125
‑
0及125
‑
1及长数字线子阵列126
‑
0、
…
、126
‑
n
‑
1可各自具有分别对应于感测组件条0、感测组件条1、
…
、及感测组件条n
‑
1的放大区域124
‑
0、124
‑
1、
…
、124
‑
n
‑
1。
65.每一列122可经配置以耦合到感测电路150，如结合图1a及本文中别处描述。因而，子阵列中的每一列可个别地耦合到促成用于所述子阵列的感测组件条的感测放大器及/或计算运算组件中的至少一者。例如，如图1b中展示，库区段123可包含各自具有感测电路150的感测组件条0、感测组件条1、
…
、感测组件条n
‑
1，感测电路150至少具有在各种实施例中可用作寄存器、高速缓冲存储器及/或数据缓冲等且耦合到子阵列125
‑
0及125
‑
1及126
‑
0、
…
、126
‑
n
‑
1中的每一列122的感测放大器。
66.在一些实施例中，运算组件可耦合到耦合到短数字线子阵列的相应感测组件条中(例如，分别耦合到短数字线子阵列125
‑
0及125
‑
1的感测组件条124
‑
0及124
‑
1中)的感测电路150内的每一感测放大器。但是，实施例不限于此。例如，在一些实施例中，感测放大器与运算组件的数目之间可不存在1:1相关性，例如，可存在每运算组件一个以上感测放大器或每感测放大器一个以上运算组件，这可在子阵列、分区、库等之间变化。
67.短数字线子阵列125
‑
0及125
‑
1中的每一者可包含垂直展示为y的多个行119，例如，在实例dram库中，每一子阵列可包含512个行。长数字线子阵列126
‑
0、
…
、126
‑
n
‑
1中的每一者可包含垂直展示为z的多个行118，例如，在实例dram库中，每一子阵列可包含1024个行。实例实施例不限于本文中描述的列的实例水平及垂直定向及/或行数目。
68.pim dram架构的实施方案可在感测放大器及运算组件水平下(例如，在感测组件条中)执行处理。pim dram架构的实施方案可允许有限数目个存储器单元连接到每一感测放大器(例如，约1k个或1024个存储器单元)。感测组件条可包含从约8k个到约16k个感测放大器。例如，用于长数字线子阵列的感测组件条可包含16k个感测放大器，且可经配置以耦合到在行及列的每一交叉点处具有存储器单元的1k个行及约16k个列的阵列以产生每列1k(1024)个存储器单元。相比来说，用于短数字线子阵列的感测组件条可包含16k个感测放大器及运算组件，且可经配置以耦合到具有例如长数字线子阵列的1k个行的最多一半的阵列以产生每列512个存储器单元。在一些实施例中，相应感测组件条中的感测放大器及/或运算组件的数目(例如，对应于行中的存储器单元的数目)可在至少一些短数字线子阵列与长数字线子阵列之间变化。
69.刚刚呈现的长及短数字线子阵列中的行、列及每列的存储器单元的数目及/或列之间的存储器单元数目的比率是以实例方式而非限制方式提供。例如，长数字线子阵列可
具有各自具有相应1024个存储器单元的列，且短数字线子阵列可具有各自具有相应512个、256个或128个存储器单元以及小于512的其它可能数目的存储器单元的列。在各种实施例中，长数字线子阵列可具有每列少于或多于1024个存储器单元，其中如刚刚描述那样配置短数字线子阵列中的每列存储器单元的数目。替代地或另外，高速缓冲存储器子阵列可经形成具有小于、等于或大于长数字线子阵列(存储子阵列)的数字线长度的数字线长度，使得高速缓冲存储器子阵列并非刚刚描述的短数字线子阵列。例如，高速缓冲存储器子阵列的数字线及/或存储器单元的配置可提供比存储子阵列的配置快的运算(例如，2t2c代替1t1c、sram代替dram等)。
70.因此，高速缓冲存储器子阵列中的存储器单元的行数目及/或每数字线存储器单元的对应数目可小于、等于或大于存储子阵列中的存储器单元的行数目及/或存储子阵列的每数字线的存储器单元的对应数目。在一些实施例中，长数字线子阵列的行中的存储器单元的数目可不同于短数字线子阵列的行中的存储器单元的数目。例如，配置为2t2c的短数字线子阵列的存储器单元可为配置为1t1c的长数字线子阵列的存储器单元的大约两倍宽，这是因为2t2c存储器单元具有两个晶体管及两个电容器，而1t1c存储器单元具有一个晶体管及一个电容器。为将这两个子阵列配置的宽度集成于芯片及/或库架构上，可调整行中的存储器单元的数目，例如，使得短数字线子阵列可例如具有数目约为长数字线子阵列的行中的存储器单元的一半的存储器单元。控制器可具有用以供应数据值在这两个子阵列配置之间的移动的指令或由所述指令引导。
71.在一些实施例中，长数字线子阵列126
‑
n
‑
1可为128个子阵列中的子阵列32且可为四个子阵列分区的第一分区中在第一方向上的最后子阵列，如本文中描述。隔离条(未展示)可包含经配置以选择性地(例如，如由控制器140引导)连接及断开选定共享i/o线的部分的若干隔离晶体管。选择性地启用(例如，激活及停用)隔离晶体管连接且断开到感测放大器及/或运算组件(例如，在感测组件条中)及来自感测放大器及/或运算组件的数据值经由共享i/o线在分区之间的移动，如本文中描述。
72.因而，多个子阵列125
‑
0及125
‑
1及126
‑
0、
…
、126
‑
n
‑
1、多个感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1及隔离条(未展示)可被视为单个分区128。但是，在一些实施例中，取决于数据移动的方向，单个隔离条可由两个相邻分区共享。
73.如图1b中展示，库架构123可与控制器140相关联。在各种实例中，图1b中展示的控制器140可表示由图1a中展示的控制器140体现且包含于控制器140中的功能性的至少部分。控制器140可引导(例如，控制)命令及/或数据141到库区段123的输入及数据从库区段123(例如，到主机110)的输出，以及控制库区段123中的数据移动，如本文中描述。库区段123可包含到dram dq的数据总线156(例如，64位宽数据总线)，其可对应于结合图1a描述的数据总线156。控制器140(例如，响应于命令)可受委托负责引导在本文中描述的存储器内操作中对数据值执行的移动及/或操作。
74.在一些实施例中，控制器可用于检测从源装置(例如，如结合图1a中的主机110在172处展示且在本文中别处描述)接收数据值(例如，多个数据值)。数据值可与用于确定数据值通过控制器140的处置的指令相关联。指令可包含模式位，例如，一或多个数据值(位)。模式位可用于例如通过模式解码器173(其是控制器140的部分或与控制器140相关联)基于经解码模式位确定是应将数据值移动到第一子集中的子阵列(例如，短数字线高速缓冲存
储器子阵列)还是第二子集中的子阵列(例如，长数字线存储子阵列)。
75.在一些实施例中，指令可进一步包含地址位(例如，一或多个数据值(位))以寻址数据值到相应多个子阵列的第一子集及第二子集中的特定库、子阵列及/或行的移动。控制器140可包含别名组件174或与别名组件174相关联。别名组件174可经配置以解码指令中的地址位以确定数据值到第一子集及第二子集中的相应多个子阵列的特定库、子阵列及/或行的选定移动。
76.短数字线子阵列可具有比长数字线子阵列少的行(例如，分别为128个行对1024个行)及/或可具有较少列及/或每行较少的存储器单元(例如，分别为8k个对16k个)。因而，短数字线子阵列的寻址可不匹配长数字线子阵列的寻址。例如，可用于引导将数据值存储于长数字线子阵列中的地址位可未呈现在(例如，存在于)短数字线子阵列中。因此，别名组件174可经配置以例如使用数据传送协议(例如ddr4等)来对由主机110提供的地址位中的可能错误寻址进行校正。
77.在一些实施例中，别名组件174可经配置以在模式位指示应将数据值移动到第一子集的选定子阵列(例如，短数字线子阵列)时确定地址位是否对应于呈现在第一子集中的所述选定子阵列中的地址。别名组件174可进一步经配置以在地址位不对应于呈现在第一子集的选定子阵列中的地址时别名化应移动到第二子集中的选定子阵列(例如，长数字线子阵列)的所述数据值。
78.别名组件174可进一步经配置以在模式位指示应将数据值移动到第一子集中的选定子阵列时确定地址位是否对应于呈现在第一子集中的所述选定子阵列中的地址，且在地址位对应于呈现在第一子集的选定子阵列中的地址时允许将数据值移动到第一子集中的所述选定子阵列。别名组件174可进一步经配置以在模式位指示应将数据值移动到第二子集中的选定子阵列时确定地址位是否对应于呈现在第二子集的所述选定子阵列中的地址，且在地址位对应于呈现在第二子集中的选定子阵列中的地址时允许将数据值移动到第二子集中的所述选定子阵列。
79.图1c是根据本发明的若干实施例的存储器装置的库121的框图。库121可表示存储器装置的实例库(例如，库0、库1、
…
、库m
‑
1)。如图1c中展示，库121可包含耦合到控制器140的a/c路径153(例如，总线)。再次，在各种实例中，图1c中展示的控制器140可表示由图1a及1b中展示的控制器140体现且包含于控制器140中的功能性的至少部分。
80.如图1c中展示，库121可包含多个库区段(例如，库区段123)。如图1c中进一步展示，库区段123可细分成多个子阵列(例如，在短数字线子阵列的125
‑
0、125
‑
1及125
‑
3处及长数字线子阵列的126
‑
0、126
‑
1、
…
、126
‑
n
‑
1处展示的子阵列0、子阵列1、
…
、子阵列n
‑
1)。图1c中说明的短及长数字线子阵列的数目及/或定位的配置是为清楚目的而展示且不限于这些配置。尽管如所展示，存储器区段123可配置为短数字线子阵列125
‑
0在长数字线子阵列126
‑
0的顶部上其后接着另一短数字线子阵列125
‑
1在另一长数字线子阵列126
‑
1的顶部上，而使总共四个子阵以1:1比率均匀穿插(例如，在分区128
‑
0中)，但是短及/或长数字线子阵列的其它数目及/或比率是可能的。例如，任何可行数目个短及/或长数字线子阵列可以确定为适于特定实施方案的任何排序布置包含于库区段123及/或其的分区128中(例如，具有短数字线子阵列对长数字线子阵列的1:1、1:2、1:4、1:8等的比率，使一或多个短数字线子阵列的每一群组定位成相邻于一或多个长数字线子阵列的群组，以及其它配置)。因
此，在一些实施例中，一个以上短数字线子阵列可连续定位成彼此相邻及/或一个以上长数字线子阵列可连续定位成彼此相邻。
81.在短数字线子阵列的125
‑
0、125
‑
1、
…
、125
‑
3及长数字线子阵列的126
‑
0、126
‑
1、
…
、126
‑
n
‑
1处展示的多个子阵列可各自耦合到可包含感测电路150及逻辑电路170的感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1及/或由感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1分离。如所提及，感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1各自包含感测电路150，感测电路150至少具有经配置以耦合到每一子阵列中的存储器单元的每一列的感测放大器，如在图2中展示且结合图3、4a及4b进一步描述。子阵列及相关联感测组件条可划分成共享i/o线155的若干分区，例如，128
‑
0、128
‑
1、
…
、128
‑
m
‑
1，如本文中进一步描述。
82.如图1c中示意性地展示，库121及库的每一区段123可包含共享i/o线155作为数据路径(例如，总线)，其耦合到指令及/或数据(例如，程序指令(pim命令))、读取路径161中的多个控制/数据寄存器且耦合到特定库121中的多个库区段(例如，库区段123)。控制器140可经配置以接收用以开始执行给定库(例如，库121
‑
1)中的操作的命令。控制器140可经配置以针对特定库从多个位置检索指令及/或常数数据(例如，使用耦合到控制及数据寄存器151的共享i/o线155)，且使用感测电路150的运算组件来执行操作。控制器140可将经检索指令及/或常数数据在本地高速缓冲存储到特定库(例如，高速缓冲存储在指令高速缓冲存储器171及/或逻辑电路170中)。
83.如本文中描述，i/o线可由存储器单元的多个分区、子阵列、行及/或特定列经由耦合到子阵列中的每一者的感测组件条选择性地共享。例如，若干列的可选子集(例如，总列数的8列子集)中的每一者的感测放大器及/或运算组件可选择性地耦合到多个共享i/o线中的每一者以将存储(高速缓冲存储)于感测组件条中的数据值移动(例如，传送、输送及/或馈送)到多个共享i/o线中的每一者。因为单数形式“一”、“一个”及“所述”在本文中可包含单数个及复数个指示物两者，所以“共享i/o线”可用于指代“多个共享i/o线”，除非上下文另有清楚指示。此外，“共享i/o线”是“多个共享i/o线”的缩写。
84.在一些实施例中，控制器140可经配置以经由耦合到控制及数据寄存器151的共享i/o线155将指令(命令)及数据引导(例如提供)到存储器阵列130中的特定库121的多个位置及感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1。例如，控制及数据寄存器151可中继待由感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1中的感测电路150的感测放大器及/或运算组件执行的指令。例如，图1c将控制器140说明为与指令高速缓冲存储器171相关联且经由写入路径149耦合到短数字线子阵列125
‑
0、125
‑
1及125
‑
3以及长数字线子阵列126
‑
0、126
‑
1、
…
、126
‑
n
‑
1及/或库121中的感测组件条124
‑
0、124
‑
1、
…
、124
‑
n
‑
1中的每一者。
85.但是，本文中描述的共享i/o线155及/或连接电路232可经配置(例如，经形成及/或经启用)以将执行单个操作或连续多个操作的结果移动到适合位置而非移动回到存储器阵列130的子阵列的第一子集125及/或第二子集126。例如，在各种实施例中，可将结果数据值经由共享i/o线155及/或连接电路232移动到外部寄存器。这些外部寄存器的实施例可包含与存储器装置120的库121的控制器140相关联(例如，选择性地耦合到控制器140)的若干库寄存器(未展示)，及/或与例如可由i/o电路144经由数据总线156直接存取及/或经由控制器140通过带外总线157间接存取的主机110相关联的寄存器(未展示)。此外，用于存储及/或处理的数据值及/或用于通过特定长数字线存储子阵列及/或特定短数字线高速缓冲
存储器子阵列进行此的命令可为输入。例如，可通过i/o电路144经由总线156直接及/或经由控制器140通过控制总线154间接使用来自主机cpu及/或源装置172的数据传送协议(例如ddr4等)来执行输入。
86.如结合图1b描述，多个子阵列(例如，通过图1c中的实例展示的四个子阵列125
‑
0、125
‑
1、126
‑
0及126
‑
1)及其相应感测组件条可构成第一分区128
‑
0。隔离条(未展示)可定位于子阵列3(126
‑
1)与子阵列4(125
‑
2)中间，使得子阵列126
‑
1是第一分区128
‑
0在第一方向上(例如，在图1c的上下文中，向下)的最后子阵列，且子阵列125
‑
2是第二分区128
‑
1在第一方向上的第一子阵列。若干子阵列及其相应感测组件条可在第一方向上进一步延伸直到第二隔离条(未展示)定位于第二分区128
‑
1与第三分区128
‑
m
‑
1的第一子阵列126
‑
n
‑
1之间。如先前指示，子阵列可以任何顺序布置于每一库区段123及/或分区128中，使得例如短数字线子阵列125
‑
0及125
‑
2可分别为分区128
‑
0及128
‑
1中的第一子阵列，而长数字线子阵列126
‑
n
‑
1可为分区128
‑
m
‑
1中的第一子阵列，以及其它可能配置。
87.但是，实施例不限于此。例如，在各种实施例中，库区段123中可存在任何数目个短数字线子阵列125及任何数目个长数字线子阵列126，它们可由隔离条分离成任何数目个分区，例如，只要各种分区中存在至少一个短数字线子阵列与至少一个长数字线子阵列的组合。在各种实施例中，分区可取决于实施方案而各自包含相同数目个或不同数目个短及/或长数字线子阵列、感测组件条等。
88.图2是说明根据本发明的若干实施例的感测电路250的示意图。感测电路250可对应于图1a中展示的感测电路150。
89.存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管202
‑
1及电容器203
‑
1，且第二存储器单元可包含晶体管202
‑
2及电容器203
‑
2，等等。在此实施例中，存储器阵列230是1t1c(一个晶体管一个电容器)存储器单元的dram阵列，但可使用其它配置实施例(例如，每存储器单元具有两个晶体管及两个电容器的2t2c)。在若干实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据破坏数据，使得最初存储于单元中的数据在被读取之后可被刷新)。
90.存储器阵列230的单元可布置成由存取(字)线204
‑
x(行x)、204
‑
y(行y)等耦合的行及由互补感测线对(例如，图2中展示的数字线digit(d)及digit(d)_以及图3及4a到4b中展示的digit_0及digit_0*)耦合的列。对应于每一对互补感测线的个别感测线也可分别被称为digit(d)的数字线205
‑
1及digit(d)_的数字线205
‑
2或图3及4a到4b中的对应元件符号。尽管图2中展示仅一对互补数字线，但是本发明的实施例不限于此，且存储器单元阵列可包含存储器单元及数字线的额外列(例如，4,096个、8,192个、16,384个等)。
91.尽管行及列被说明为正交定向于平面中，但是实施例不限于此。例如，行及列可相对于彼此以任何可行三维配置定向。行及列可相对于彼此定向成任何角度、可定向于大体上水平平面或大体上垂直平面中，及/或可定向成折叠拓扑以及其它可能三维配置。
92.存储器单元可耦合到不同数字线及字线。例如，晶体管202
‑
1的第一源极/漏极区可耦合到数字线205
‑
1(d)，晶体管202
‑
1的第二源极/漏极区可耦合到电容器203
‑
1，且晶体管202
‑
1的栅极可耦合到字线204
‑
y。晶体管202
‑
2的第一源极/漏极区可耦合到数字线205
‑
2(d)_，晶体管202
‑
2的第二源极/漏极区可耦合到电容器203
‑
2，且晶体管202
‑
2的栅极可耦合到字线204
‑
x。如图2中展示的单元板可耦合到电容器203
‑
1及203
‑
2中的每一者。单元板
可为共同节点，在各种存储器阵列配置中，可将参考电压(例如，接地)施加到所述共同节点。
93.根据本发明的若干实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括对应于存储器单元的相应列(例如，耦合到短数字线子阵列中的相应互补数字线对)的感测放大器206及运算组件231。感测放大器206可耦合到互补数字线对205
‑
1及205
‑
2。运算组件231可经由传递门207
‑
1及207
‑
2耦合到感测放大器206。传递门207
‑
1及207
‑
2的栅极可耦合到操作选择逻辑213。
94.操作选择逻辑213可经配置以包含：传递门逻辑，其用于控制传递门以将未转置的互补数字线对耦合于感测放大器206与运算组件231之间；及交换门逻辑，其用于控制交换门以将经转置的互补数字线对耦合于感测放大器206与运算组件231之间。操作选择逻辑213也可耦合到互补数字线对205
‑
1及205
‑
2。操作选择逻辑213可经配置以基于选定操作控制传递门207
‑
1及207
‑
2的连续性。
95.感测放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括交叉耦合锁存器(其在本文中可被称为主要锁存器)。在图2中说明的实例中，对应于感测放大器206的电路包括锁存器215，锁存器215包含耦合到一对互补数字线d 205
‑
1及(d)_205
‑
2的四个晶体管。但是，实施例不限于此实例。锁存器215可为交叉耦合锁存器。举例来说，例如n沟道晶体管(例如，nmos晶体管227
‑
1及227
‑
2)的一对晶体管的栅极与例如p沟道晶体管(例如，pmos晶体管229
‑
1及229
‑
2)的另一对晶体管的栅极交叉耦合。包括晶体管227
‑
1、227
‑
2、229
‑
1及229
‑
2的交叉耦合锁存器215可被称为主要锁存器。
96.在操作中，当感测(例如，读取)存储器单元时，数字线205
‑
1(d)或205
‑
2(d)_中的一者上的电压将略大于数字线205
‑
1(d)或205
‑
2(d)_中的另一者上的电压。例如，可驱使act信号及rnl*信号降低以启用(例如，触发)感测放大器206。与pmos晶体管229
‑
1或229
‑
2中的一者相比，具有较低电压的数字线205
‑
1(d)或205
‑
2(d)_将在更大程度上接通pmos晶体管229
‑
1或229
‑
2中的另一者，借此驱使具有较高电压的数字线205
‑
1(d)或205
‑
2(d)_升高到大于另一数字线205
‑
1(d)或205
‑
2(d)_经驱使而升高的程度。
97.类似地，与nmos晶体管227
‑
1或227
‑
2中的一者相比，具有较高电压的数字线205
‑
1(d)或205
‑
2(d)_将在更大程度上接通nmos晶体管227
‑
1或227
‑
2中的另一者，借此驱使具有较低电压的数字线205
‑
1(d)或205
‑
2(d)_降低到大于另一数字线205
‑
1(d)或205
‑
2(d)_经驱使而降低的程度。因此，在短暂延迟之后，具有略大电压的数字线205
‑
1(d)或205
‑
2(d)_通过流出晶体管驱动到供应电压v
dd
的电压，且另一数字线205
‑
1(d)或205
‑
2(d)_通过汲入晶体管驱动到参考电压(例如，接地)的电压。因此，交叉耦合的nmos晶体管227
‑
1及227
‑
1及pmos晶体管229
‑
1及229
‑
2用作感测放大器对，其放大数字线205
‑
1(d)及205
‑
2(d)_上的差分电压且操作以锁存从选定存储器单元感测的数据值。如本文中使用，感测放大器206的交叉耦合锁存器可被称为主要锁存器215。
98.实施例不限于图2中说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。而且，本发明的实施例不限于例如图2中展示的架构的折叠数字线架构。
99.感测放大器206可连同运算组件231一起操作以使用来自阵列的数据作为输入而
执行各种操作。在若干实施例中，可将操作的结果存储回到阵列而不经由数字线地址存取传送数据(例如，不触发列解码信号使得数据经由局部i/o线传送到阵列及感测电路外部的电路)。因而，与各种先前方法相比，本发明的若干实施例可能够使用较少电力来执行操作及与其相关联的运算功能。另外，由于若干实施例减少或消除跨局部及全局i/o线传送数据以执行操作及相关联运算功能(例如，在存储器与离散处理器之间传送数据)，所以与先前方法相比，若干实施例可实现增大的(例如，更快的)处理能力。
100.感测放大器206可进一步包含平衡电路214，平衡电路214可经配置以平衡数字线205
‑
1(d)及205
‑
2(d)_。在此实例中，平衡电路214包括耦合于数字线205
‑
1(d)与205
‑
2(d)_之间的晶体管224。平衡电路214也包括晶体管225
‑
1及225
‑
2，它们各自具有耦合到平衡电压(例如，v
dd
/2)的第一源极/漏极区，其中v
dd
是与阵列相关联的供应电压。晶体管225
‑
1的第二源极/漏极区可耦合到数字线205
‑
1(d)，且晶体管225
‑
2的第二源极/漏极区可耦合到数字线205
‑
2(d)_。晶体管224、225
‑
1及225
‑
2的栅极可耦合在一起且耦合到平衡(eq)控制信号线226。因而，激活eq启用晶体管224、225
‑
1及225
‑
2，这将数字线205
‑
1(d)及205
‑
2(d)_有效地短接在一起且短接到平衡电压(例如，v
dd
/2)。
101.尽管图2展示包括平衡电路214的感测放大器206，但是实施例不限于此，且平衡电路214可与感测放大器206离散地实施、实施为与图2中展示的配置不同的配置或完全不实施。
102.如下文进一步描述，在若干实施例中，感测电路250(例如，感测放大器206及运算组件231)可经操作以执行选定操作且最初将结果存储于感测放大器206或运算组件231中的一者中，而不经由本地或全局i/o线从感测电路传送数据(例如，不经由例如列解码信号的激活执行感测线地址存取)。
103.可实施执行各种类型的操作。例如，在许多高阶应用中使用布尔运算(例如，涉及数据值的布尔逻辑函数)。因此，可用操作的改进执行实现的速度及功率效率可针对这些应用提供改进的速度及/或功率效率。
104.如图2中展示，运算组件231也可包括锁存器(其在本文中可被称为次要锁存器264)。次要锁存器264可以类似于上文关于主要锁存器215描述的方式的方式配置及操作，只有以下除外：包含于次要锁存器中的交叉耦合p沟道晶体管(例如，pmos晶体管)对可使其相应源极耦合到供应电压(例如，v
dd 212
‑
2)，且次要锁存器的交叉耦合n沟道晶体管(例如，nmos晶体管)对可使其相应源极选择性地耦合到参考电压(例如，接地(gnd)212
‑
1)，使得连续地启用次要锁存器。运算组件231的配置不限于图2中展示的配置，且各种其它实施例是可行的。
105.在各种实施例中，连接电路232
‑
1可在217
‑
1处且连接电路232
‑
2可在217
‑
1处耦合到主要锁存器215以移动经感测及/或经存储数据值。经感测及/或经存储数据值可经由如本文中描述的共享i/o线移动到另一子阵列的特定行及/或列中的选定存储器单元，及/或经由连接电路232
‑
1及232
‑
2直接移动到另一子阵列的特定行及/或列中的选定存储器单元。尽管图2将连接电路232
‑
1及232
‑
2展示为分别耦合于主要锁存器215的节点217
‑
1及217
‑
2处，但是实施例不限于此。例如，连接电路232
‑
1及232
‑
2可例如耦合到次要锁存器264以移动经感测及/或经存储数据值，以及用于耦合连接电路232
‑
1及232
‑
2的其它可能位置。
106.在各种实施例中，连接电路(例如，232
‑
1及232
‑
2)可经配置以将耦合到第一子阵
列中的特定列的感测电路连接到第二子阵列(例如，其可为相邻子阵列及/或由若干其它子阵列分离)中的对应列中的若干行。因而，连接电路可经配置以将数据值例如从选定行及特定列移动(例如，复制、传送及/或输送)到第二子阵列中的选定行及对应列(例如，可将数据值复制到其中的选定存储器单元)，以在短数字线子阵列中执行操作及/或将数据值存储于长数字线子阵列中。在一些实施例中，可通过控制器140执行指令集以将数据值存储于感测电路250(例如，感测放大器206及/或经耦合运算组件231)中而引导数据值的移动，且控制器140可选择由第二子阵列中的对应列交叉的特定行及/或特定存储器单元以通过移动(例如，复制、传送及/或输送)数据值而接收数据值。
107.图3是说明根据本发明的若干实施例的用于存储器装置中的数据移动的电路的示意图。图3展示各自耦合到相应互补感测线对(例如，数字线305
‑
1及305
‑
2)的8个感测放大器(例如，分别在306
‑
0、306
‑
1、
…
、306
‑
7处展示的感测放大器0、1、
…
、7)。图3也展示各自经由相应传递门307
‑
1及307
‑
2以及数字线305
‑
1及305
‑
2耦合到相应感测放大器(例如，如针对306
‑
0处的感测放大器0展示)的8个运算组件(例如，在331
‑
0、331
‑
1、
…
、331
‑
7处展示的运算组件0、1、
…
、7)。例如，传递门可如图2中展示那样连接且可由操作选择信号pass控制。选择逻辑的输出可耦合到传递门307
‑
1及307
‑
2的栅极以及数字线305
‑
1及305
‑
2。对应感测放大器及运算组件对可促成形成在350
‑
0、350
‑
1、
…
、350
‑
7处指示的感测电路。
108.可将呈现在互补数字线对305
‑
1及305
‑
2上的数据值加载到运算组件331
‑
0中，如结合图2描述。例如，当启用传递门307
‑
1及307
‑
2时，互补数字线对305
‑
1及305
‑
2上的数据值可从感测放大器传递到运算组件(例如，从306
‑
0到331
‑
0)。互补数字线对305
‑
1及305
‑
2上的数据值可为在触发感测放大器306
‑
0时存储于所述感测放大器中的数据值。
109.图3中的感测放大器306
‑
0、306
‑
1、
…
、306
‑
7可各自对应于图2中展示的感测放大器206。图3中展示的运算组件331
‑
0、331
‑
1、
…
、331
‑
7可各自对应于图2中展示的运算组件231。图3中说明的感测放大器306及运算组件331的大小是为清楚目的而展示。但是，如图2中展示，感测放大器306及/或运算组件331可经形成以装配于对应互补数字线305
‑
1及305
‑
2内(例如，在与其的节距上)。一个感测放大器与一个运算组件的组合可促成经配置以耦合到由若干子阵列及/或分区共享的i/o线355的dram存储器子阵列325(例如，如在图1b及1c中的125处展示的短数字线子阵列)的部分的感测电路(例如，350
‑
0、350
‑
1、
…
、350
‑
7)，如本文中描述。图3中展示的感测放大器306
‑
0、306
‑
1、
…
、306
‑
7与运算组件331
‑
0、331
‑
1、
…
、331
‑
7的成对组合可包含于感测组件条中，如在图1b及1c中的124处及图4a及4b中的424处展示。
110.图3中说明的实施例配置是为清楚目的而展示且不限于这些配置。例如，图3中说明的用于感测放大器306
‑
0、306
‑
1、
…
、306
‑
7连同运算组件331
‑
0、331
‑
1、
…
、331
‑
7及共享i/o线355的配置不限于感测电路的感测放大器306
‑
0、306
‑
1、
…
、306
‑
7与运算组件331
‑
0、331
‑
1、
…
、331
‑
7的组合的一半形成于存储器单元的列322(未展示)上方且另一半形成于存储器单元的列322下方。形成经配置以耦合到共享i/o线的感测电路的感测放大器与运算组件的这些组合的数目也不限于8个。另外，共享i/o线355的配置不限于分成各别地耦合两组互补数字线305
‑
1及305
‑
2中的每一者的两者，共享i/o线355的定位也不限于在形成感测电路的感测放大器与运算组件的组合的中间(例如，而位于感测放大器与运算组件的组合的任一端处)。
111.图3中说明的电路也展示列选择电路358
‑
1及358
‑
2，其经配置以实施相对于子阵列325的特定列322、与其相关联的互补数字线305
‑
1及305
‑
2以及共享i/o线355的数据移动操作(例如，如由图1a到1c中展示的控制器140引导)。例如，列选择电路358
‑
1具有经配置以与对应列(例如列0、列2、列4及列6)耦合的选择线0、2、4及6。列选择电路358
‑
2具有经配置以与对应列(例如列1、列3、列5及列7)耦合的选择线1、3、5及7。在各种实施例中，结合图3说明的列选择电路358可表示由结合图4a及4b说明的多路复用器460体现且包含于多路复用器460中的功能性的至少部分。
112.控制器140可耦合到列选择电路358以控制选择线(例如，选择线0)来存取存储于感测放大器、运算组件中及/或呈现在互补数字线对(例如，305
‑
1及305
‑
2，当选择晶体管359
‑
1及359
‑
2经由来自选择线0的信号激活时)上的数据值。激活选择晶体管359
‑
1及359
‑
2(例如，如由控制器140引导)实现列0(322
‑
0)的感测放大器306
‑
0、运算组件331
‑
0及/或互补数字线305
‑
1及305
‑
2的耦合以将数字线0及数字线0*上的数据值移动到共享i/o线355。例如，经移动数据值可为来自存储(高速缓冲存储)于短数字线子阵列的感测组件条的感测放大器306
‑
0及/或运算组件331
‑
0中的特定行319的数据值。类似地，可通过控制器140激活适当选择晶体管而选择来自列0到7中的每一者的数据值。
113.此外，启用(例如，激活)选择晶体管(例如，选择晶体管359
‑
1及359
‑
2)可启用特定感测放大器及/或运算组件(例如，分别为306
‑
0及/或331
‑
0)以与共享i/o线355耦合，使得可将由放大器及/或运算组件存储的数据值移动到共享i/o线355(例如，放置于共享i/o线355上、传送及/或输送到共享i/o线355)。在一些实施例中，一次选择一个列(例如，列322
‑
0)以耦合到特定共享i/o线355来移动(例如，复制、传送及/或输送)经存储数据值。在图3的实例配置中，将共享i/o线355说明为共享差分i/o线对(例如，共享i/o线及共享i/o线*)。因此，选择列0(322
‑
0)可产生来自行(例如，行319)及/或如存储于与互补数字线305
‑
1及305
‑
2相关联的感测放大器及/或运算组件中的两个数据值(例如，具有值0及/或1的两个位)。这些数据值可并行输入到共享差分i/o线355的每一共享差分i/o对(例如，共享i/o及共享i/o*)。
114.如本文中描述，存储器装置(例如，图1a中的120)可经配置以经由数据总线(例如，156)及控制总线(例如，154)耦合到主机(例如，110)。存储器装置中的库121(例如，图1b中的库区段123)可包含存储器单元的多个子阵列(例如，图1b及1c中的125
‑
0及125
‑
1及126
‑
0、
…
、126
‑
n
‑
1)。库121可包含经由存储器单元的多个列(例如，图1b中的122)耦合到多个子阵列的感测电路(例如，图1a中的150及图2、3、4a及4b中的对应元件符号)。感测电路可包含耦合到列中的每一者的感测放大器及/或运算组件(例如，在图2中分别为206及231)。
115.库121可包含多个分区(例如，图1c中的128
‑
0、128
‑
1、
…
、128
‑
m
‑
1)，其各自包含多个子阵列的相应群组。耦合到库的控制器140可经配置以引导从第一分区中的第一子阵列到第二子阵列(例如，从图1c中的分区128
‑
0中的子阵列125
‑
0到子阵列126
‑
0)的第一数据移动，并行地引导从第二分区中的第一子阵列到第二子阵列(例如，从图1c中的分区128
‑
1中的子阵列125
‑
2到子阵列126
‑
2(未展示))的第二数据移动。
116.在各种实施例中，第一子阵列的感测电路(例如，图1a中的150及图2、3、4a及4b中的对应元件符号)可经由共享i/o线355的第一部分耦合到第一分区内的第二子阵列的感测电路，且第二分区内的第一子阵列的感测电路可经由共享i/o线355的第二部分耦合到第二
子阵列的感测电路。例如，如结合图3、4a及4b描述，感测组件条124中的感测放大器及/或运算组件可经由选择电路358及/或多路复用器460选择性地耦合。控制器140可经配置以引导多个数据值从例如第一分区的第一子阵列到第一分区的第二子阵列中的多个存储器单元的移动，并行地引导多个数据值从第二分区的第一子阵列到第二分区的第二子阵列中的多个存储器单元的移动。
117.在一些实施例中，多个短数字线子阵列125可各自经配置以包含存储器单元的相同数目的多个行(例如，图1b中的119及图3中的319)，多个长数字线子阵列126可各自经配置以包含存储器单元的相同数目的多个行(例如，图1b中的118)，及/或多个分区可各自经配置以包含每一分组中的相同数目的多个短及长数字线子阵列。但是，实施例不限于此。例如，在各种实施例中，至少一个子阵列中的行数目及/或至少一个分区中的子阵列的数目可取决于实施方案而不同于其它子阵列及/或分区。
118.存储器装置120可包含共享i/o线(例如，图1c中的155)，其经配置以耦合到多个子阵列的感测电路，以选择性地实施数据值从第一子阵列中的存储器单元到第二子阵列中的存储器单元的移动。在各种实施例中，存储器装置120可包含由分区共享的多个i/o线(例如，图3中的355及图4a及4b中的455
‑
1、455
‑
2、
…
、455
‑
m)，以选择性地实施多个数据值从第一子阵列到例如相同分区或不同分区中的第二子阵列的并行移动。控制器140可经配置以响应于命令(例如，来自主机110)而使用本文中描述的并行分区数据移动来使用dram协议及dram逻辑及电接口在存储器单元的库中的子阵列之间移动(复制、传送及/或输送)数据值。例如，控制器140可经配置以使用经存储指令来实施dram协议及dram逻辑及电接口。
119.如本文中描述，存储器单元阵列可包含dram存储器单元的实施方案，其中控制器140经配置以响应于命令而经由共享i/o线将数据从源位置移动到目的地位置。源位置可在存储器装置中的第一库中且目的地位置可在第二库中，及/或源位置可在存储器装置中的一个库的第一子阵列中且目的地位置可在相同库的第二子阵列中。第一子阵列及第二子阵列可在库的相同分区中或子阵列可在库的不同分区中。
120.存储器装置120可包含存储器单元的多个子阵列。在各种实施例中，多个子阵列包含相应多个子阵列的第一子集(例如，图1b及1c中的短数字线子阵列125及图3、4a及4b中的对应元件符号的标示处)及相应多个子阵列的第二子集(例如，图1b及1c中的长数字线子阵列126及图4a及4b中的对应元件符号的标示处)。存储器装置可包含耦合到第一子集125的第一感测电路(例如，图1a中的150及图2、3、4a及4b中的对应元件符号的标示处)，所述第一感测电路包含感测放大器及运算组件(例如，分别为图2中的206及231及图3、4a及4b中的对应元件符号的标示处)。第一子集125可配置为例如用于对从第二子集126移动的数据执行单个存储器内操作或连续多个存储器内操作的若干高速缓冲存储器子阵列。
121.存储器装置120也可包含控制器(例如，图1a到1c中的140)，其经配置以引导若干数据值(例如，初始数据值及/或额外数据值)从第二子集中的子阵列(例如，一或多个子阵列)(例如，从图1b及1c中的长数字线(存储)子阵列126
‑
0及图4a及4b中的对应元件符号的标示处)到第一子集中的子阵列(例如，到图1b及1c中的短数字线(高速缓冲存储器)子阵列125
‑
0及图3、4a及4b中的对应元件符号的标示处)的第一移动。控制器140也可经配置以引导通过耦合到第一子集125的第一感测电路的感测放大器206及/或运算组件231对若干数据值执行单个操作或连续多个操作。
122.控制器140也可经配置以引导数据值从第一子集中的子阵列(例如，从图1b及1c中的短数字线(高速缓冲存储器)子阵列125
‑
0及图3、4a及4b中的对应元件符号的标示处)到第二子集中的子阵列(例如，到图1b及1c中的长数字线(存储)子阵列126
‑
0及图4a及4b中的对应元件符号的标示处)的第二移动。例如，控制器140可经配置以引导执行数据值的第二移动，所述数据值是对从第二子集中的子阵列移动的若干数据值执行的单个操作或连续多个操作的结果。例如，可通过第一子集中的高速缓冲存储器子阵列的感测放大器及运算组件执行连续多个操作，而在通过高速缓冲存储器子阵列的感测放大器及运算组件完成连续多个操作的最后者之前，未将连续多个操作的结果移动到第二子集的存储子阵列。
123.在一些实施例中，如本文中描述，控制器140可经配置以引导结果数据值(已对其执行单个操作或连续多个操作)从高速缓冲存储器子阵列回到第二子集中的原始子阵列中的存储区(在第一移动中从其发送若干数据值及/或若干数据值先前存储于其中)的第二移动。但是，实施例不限于此。例如，在本文中描述的各种实施例中，控制器140也可经配置以引导结果数据值(已对其执行单个操作或连续多个操作)从特定位置(例如，高速缓冲存储器子阵列(例如，125
‑
0)的感测电路/或特定行)到若干替代目的地位置的第二移动。
124.在一些实施例中，感测电路150可经由存储器单元的列122耦合到第一子集中的第一子阵列125，感测电路包含耦合到所述列的感测放大器206及运算组件231。在一些实施例中，第一子集中的第一子阵列125的列中的存储器单元的数目可为第二子集中的第一子阵列126的列中的存储器单元的数目的最多一半。替代地或另外，在一些实施例中，第一子集中的第一子阵列125的感测线(例如，互补感测线对)的第一物理长度可为第二子集中的第一子阵列126的感测线的第二物理长度的最多一半。替代地或另外，在一些实施例中，第一子集中的第一子阵列125的列的第一物理长度可为第二子集中的第一子阵列126的列的第二物理长度的最多一半。通过图1b中的相应行119及118的跨距及图1c、4a及4b中的子阵列及/或数字线的对比长度表示短数字线子阵列对比长数字线子阵列的列中的存储器单元的对比数目及/或列的物理长度。
125.在各种实施例中，可通过第一子集中的子阵列(例如，如在图1c中展示且结合图1c描述的短数字线子阵列125
‑
0)存储单个操作或连续多个操作中的每一者的结果，直到完成执行连续多个操作以运算出连续多个操作的最后者的结果。可通过耦合到第子集的第一感测电路150(例如，感测组件条124
‑
0的感测电路)存储相应连续多个操作中的每一者的结果，直到完成执行连续多个操作以运算出连续多个操作的最后者的结果。
126.存储器装置120可包含耦合到子阵列的第二子集(例如，如在图1c中展示且结合图1c描述的长数字线子阵列126
‑
0)的感测电路150。在一些实施例中，耦合到第二子集的感测电路可包含感测放大器但没有运算组件(例如，如分别在206及231处展示且结合图2描述)。尽管在一些实施例中，第二子集的感测电路可包含感测放大器及运算组件两者，但是为了区分其中不包含运算组件的实施例，所述实施例被称为第二子集的第二感测电路，且包含运算组件的第一子集的感测电路被称为第一感测电路。因而，子阵列的第二子集可用于存储可由第一感测电路对其执行单个操作或连续多个操作的若干数据值。例如，可在若干经感测数据值到子阵列的第一子集的第一感测电路的第一移动之前将数据值存储于第二感测电路中。
127.存储器装置的第一感测电路及第二感测电路可形成于与多个子阵列的相应第一
及第二子集的感测线的节距上，例如，如图1b、1c、3、4a及4b中展示。在一些实施例中，列选择电路(例如，图3中的358
‑
1及358
‑
2)可用于通过选择性地耦合到耦合到特定列(例如，322
‑
0)的相应感测线(例如，305
‑
1及305
‑
2)的至少一感测放大器而选择性地感测第一及第二子集中的任一者中的子阵列325的存储器单元的所述特定列中的数据。
128.子阵列的第二子集(例如，长数字线子阵列126的存储器单元)可用于在数据值到子阵列的第一子集的第一移动之前存储可由第一感测电路对其执行操作的数据值。另外，子阵列的第二子集(例如，相同或不同长数字线子阵列126的相同或不同存储器单元)可用于在数据值的第二移动之后存储已由第一感测电路对其执行单个操作或连续多个操作的结果数据值。替代地或另外，第一子集中的子阵列(例如，短数字线子阵列125)可在数据值的第二移动之后存储已由第一感测电路对其执行单个操作或连续多个运操作的结果数据值。例如，代替将结果数据值从短数字线子阵列125
‑
0的感测组件条124
‑
0移动到长数字线子阵列126
‑
0的行118中的存储器单元(例如，经由感测组件条124
‑
1)或除此以外，也可将结果数据值从短数字线子阵列125
‑
0的感测组件条124
‑
0移动到短数字线子阵列的行119(例如，短数字线子阵列125
‑
0、125
‑
1、
…
、125
‑
n
‑
1中的一或多者中的一或多个行119)中的存储器单元。
129.本文中描述的控制器140可经配置以引导若干数据值从第二子集中的第一子阵列(例如，长数字线子阵列126)中的选定行到第一子集中的第一子阵列(例如，长数字线子阵列126)中的选定行的第一移动。本文中描述的控制器140可进一步经配置以引导数据值(其是执行单个操作或连续多个操作的结果)从第一子集中的第一子阵列(例如，长数字线子阵列126)到第二子集中的第一子阵列中的选定行的第二移动。例如，在一些实施例中，可将数据值从第二子阵列的选定行(或选定存储器单元)移动到第一子阵列的选定行(或选定存储器单元)，可通过第一子阵列的感测电路对所述数据值执行单个操作或连续多个操作，且接着在已对数据值执行单个操作或连续多个操作之后，可将结果数据值例如从第一子阵列的感测电路及/或行移动回到第二子集的第一子阵列的相同选定行(或相同选定存储器单元)。
130.替代地或另外，控制器可进一步经配置以引导数据值(其是执行单个操作或连续多个操作的结果)例如从第一子阵列的感测电路及/或行到第二子集中的第二子阵列的第二移动。例如，可已通过第一移动从源装置172移动若干数据值，且可通过第二移动将结果数据值移动到长数字线子阵列126
‑
1、126
‑
2、
…
、126
‑
n
‑
1中的任一者。
131.存储器装置120可包含控制器(例如，图1a到1c中的140)。控制器140可耦合到存储器装置的库121。控制器可经配置以从主机110接收指令集以执行单个操作或连续多个数据处理操作，且传递命令指令以在存储器装置120的库中执行单个操作或连续多个数据处理操作。
132.在一些实施例中，存储器装置120可包含经配置以将耦合到第一子集中的第一子阵列中的特定列的感测电路连接到第二子集中的第一子阵列中的对应列中的若干行(例如，如在232
‑
1及232
‑
2处展示且结合图2描述)的连接电路。例如，连接电路可经配置以将数据值移动到第一子集中的第一子阵列(例如，短数字线子阵列125)中的一或多个选定行及对应列，以(例如，在相应感测组件条中)执行单个操作或连续多个操作。
133.可通过控制器140执行用于将数据值从第二子集中的第一子阵列(例如，长数字线
子阵列126)移动到第一子集中的第一子阵列中的一或多个选定行及对应列的指令集而引导数据值例如经由共享i/o线及/或连接电路的移动。第一子集中的第一子阵列中的一或多个选定行及对应列可经配置以接收(例如，高速缓冲存储)数据值。接着，控制器140可引导对第一子集中的第一子阵列的感测电路中的数据值执行单个操作或连续多个操作。
134.控制器140可进一步经配置以引导已对其执行单个操作或连续多个操作的数据值(例如，经由共享i/o线及/或连接电路)从第一子集中的第一子阵列(例如，短数字线子阵列125)中的一或多个选定行及对应列到第二子集中的第一子阵列(例如，长数字线子阵列126)中的对应列中的若干行的移动。在各种实施例中，在已对数据值执行单个操作或连续多个运操作之后，数据值所移动到的行、列及/或子阵列可不同于从其将数据值从长数字线子阵列发送到短数字线子阵列的行、列及/或子阵列。例如，数据值可移动到一或多个长数字线子阵列中的不同行、列及/或子阵列及/或一或多个短数字线子阵列中的不同行、列及/或子阵列。
135.在一些实施例中，例如，当执行短数字线(例如，高速缓冲存储器)子阵列中的pim命令的控制器尝试存取未高速缓冲存储于所述短数字线子阵列中的行时，控制器可将数据从适当长数字线(例如，存储)子阵列移动到高速缓冲存储器子阵列的若干行中。当没有自由行及/或没有行可用于将数据移动到高速缓冲存储器子阵列中时，可在加载(例如，写入)数据值的一或多个经移动行之前从高速缓冲存储器子阵列至少暂时移动数据值的一或多个行(例如，将其存储于另一位置中)。这也可涉及将数据值从短数字线(例如，高速缓冲存储器)子阵列移动到长数字线(例如，存储)子阵列中。在一些实施例中，例如，当事先没有对数据值执行操作时，可从长数字线子阵列直接检索数据值。替代地或另外，到高速缓冲存储于短数字线子阵列中的行的存储器请求可触发到长数字线子阵列(随后可从其检索数据值)的回写(例如，在已执行操作之后)。
136.已尝试的主机、控制器及/或对存储于长数字线子阵列的行中的已移动到(例如，高速缓冲存储于)短数字线子阵列的数据的其它存取可经重新引导以使用高速缓冲存储于短数字线子阵列中的版本(例如，针对一致性、效率、速度等)。特定短数字线(例如，高速缓冲存储器)子阵列也可与一或多个(例如，一组)长数字线(例如，存储)子阵列相关联。例如，来自存储子阵列的相同行可跨分区子阵列的若干对应群组(例如，分区)高速缓冲存储于高速缓冲存储器子阵列的对应相同行中。这可减小控制器确定数据移动的源位置及目的地位置的复杂性及/或可允许在分区中的一或多者中的长数字线子阵列与短数字线子阵列之间执行并行数据移动，如本文中描述。
137.在各种实施例中，存储器装置120可包含经配置以断开对应于第一分区的共享i/o线355的第一部分与对应于第二分区的相同共享i/o线355的第二部分的隔离电路(未展示)。控制器140可经配置以在数据值在第一分区及第二分区内的并行移动期间引导隔离电路断开共享i/o线355的第一部分及第二部分。断开共享i/o线355的部分可隔离数据值在第一分区内的移动与数据值在第二分区内的并行移动。
138.图4a及4b表示说明根据本发明的若干实施例的用于存储器装置中的数据移动的电路的另一示意图。如在图1b及1c中说明且在图4a及4b中更详细展示，dram存储器装置的库区段可包含多个子阵列，它们在图4a及4b中在425
‑
0处指示为短数字线子阵列0且在426
‑
n
‑
1处指示为长数字线子阵列n
‑
1。
139.图4a及4b(其被视为水平连接)说明每一子阵列(例如，各自在图4a中部分展示且在图4b中部分展示的短数字线子阵列425
‑
0及长数字线子阵列426
‑
n
‑
1)可具有至少若干相关联感测放大器406
‑
0、406
‑
1、
…
、406
‑
x
‑
1。另外，至少短数字线子阵列425
‑
0可具有运算组件431
‑
0、431
‑
1、
…
、431
‑
x
‑
1。在一些实施例中，每一子阵列425
‑
0、
…
、426
‑
n
‑
1可具有一或多个相关联感测组件条(例如，图1b及1c中的124
‑
0、
…
、124
‑
n
‑
1)。根据本文中描述的实施例，每一子阵列425
‑
0、
…
、426
‑
n
‑
1可分成部分462
‑
1(在图4a中展示)、462
‑
2、
…
、462
‑
m(在图4b中展示)。部分462
‑
1、
…
、462
‑
m可各自分别包含特定数目个(例如，2个、4个、8个、16个等)感测放大器及/或运算组件(例如，感测电路150)，以及可选择性地耦合到给定共享i/o线(例如，455
‑
1、455
‑
2、
…
、455
‑
m)的列422
‑
0、
…
、422
‑
x
‑
1中的对应列(例如，422
‑
0、422
‑
1、
…
、422
‑
7)。至少对于短数字线子阵列425
‑
0，对应感测放大器及运算组件对可促成在图4a及4b中在450
‑
0、450
‑
1、
…
、450
‑
x
‑
1处指示的感测电路的形成。
140.在一些实施例中，如图3、4a及4b中展示，感测放大器及/或运算组件以及可选择性地耦合到共享i/o线455(其可为一对共享差分线)的对应列的特定数目可为8个。子阵列的部分462
‑
1、462
‑
2、
…
、462
‑
m的数目可与可耦合到子阵列的共享i/o线455
‑
1、455
‑
2、
…
、455
‑
m的数目相同。可根据用于耦合子阵列425
‑
0、
…
、426
‑
n
‑
1之间的共享i/o线455
‑
1、455
‑
2、
…
455
‑
m的各种dram架构来布置子阵列。
141.例如，图4a中的子阵列0(425
‑
0)的部分462
‑
1可对应于图3中说明的子阵列的部分。因而，感测放大器0(406
‑
0)及运算组件0(431
‑
0)可耦合到列422
‑
0。如本文中描述，列可经配置以包含被称为数字线0及数字线0*的一对互补数字线。但是，替代实施例可包含用于存储器单元的单个列的单个数字线(感测线)，例如405
‑
0、405
‑
1、405
‑
2。实施例不限于此。
142.如在图1b及1c中说明且在图4a及4b中更详细展示，在各种实施例中，感测组件条可从子阵列的一个端延伸到子阵列的相对端。例如，如针对子阵列0(425
‑
0)展示，示意性地展示为在折叠感测线架构中的dram列上方及下方的感测组件条0(424
‑
0)可包含子阵列0(425
‑
0)的部分462
‑
1中的感测放大器0(406
‑
0)及运算组件0(431
‑
0)到部分462
‑
m中的感测放大器x
‑
1(406
‑
x
‑
1)及运算组件x
‑
1(431
‑
x
‑
1)，且从子阵列0(425
‑
0)的部分462
‑
1中的感测放大器0(406
‑
0)及运算组件0(431
‑
0)延伸到部分462
‑
m中的感测放大器x
‑
1(406
‑
x
‑
1)及运算组件x
‑
1(431
‑
x
‑
1)。
143.如结合图3描述，图4a及4b中针对与运算组件431
‑
0、431
‑
1、
…
、431
‑
x
‑
1及共享i/o线0(455
‑
1)到共享i/o线m
‑
1(455
‑
m)组合的感测放大器406
‑
0、406
‑
1、
…
、406
‑
x
‑
1说明的配置不限于感测电路(450)的感测放大器与运算组件的组合的一半形成于折叠dram架构中的存储器单元的列上方且一半形成于存储器单元的列422
‑
0、422
‑
1、
…
、422
‑
x
‑
1下方。例如，在各种实施例中，用于特定短数字线子阵列425的感测组件条424可经形成具有形成于存储器单元的列上方及/或下方的感测组件条的任何数目个感测放大器及运算组件。类似地，在各种实施例中，用于特定长数字线子阵列426的感测组件条424可经形成具有形成于存储器单元的列上方及/或下方的感测组件条的任何数目个感测放大器。因此，在如图1b及1c中说明的一些实施例中，感测电路及对应感测组件条的全部感测放大器及/或运算组件可形成于存储器单元的列上方或下方。
144.如结合图3描述，每一子阵列可具有列选择电路(例如，358)，其经配置以相对于子阵列(例如子阵列425
‑
0)的特定列422及其互补数字线实施数据移动操作而将经存储数据
值从感测放大器406及/或运算组件431耦合到给定共享i/o线455
‑
1、
…
、455
‑
m(例如，图3中的互补共享i/o线355)。例如，控制器140可引导感测长数字线子阵列426
‑
n
‑
1的特定行(例如，选自图1b中的行118)中的存储器单元的数据值且将其移动到相同或不同编号列中的一或多个短数字线子阵列425的相同或不同编号行。例如，在一些实施例中，数据值可从第一子阵列的部分移动到第二子阵列的不同部分，例如，不一定从长数字线子阵列n
‑
1的部分462
‑
1到短数字线子阵列0的部分462
‑
1。在一些实施例中，可使用移位技术将数据值从部分462
‑
1中的列移动到部分462
‑
m中的列。
145.列选择电路(例如，图3中的358)可引导子阵列的部分(例如，短数字线子阵列425
‑
0或长数字线子阵列426
‑
n
‑
1的部分462
‑
1)中的8个列中的每一者(例如，数字/数字*)的移动(例如，循序移动)，使得用于相应部分的感测组件条424
‑
0的感测放大器及/或运算组件可以特定顺序(例如，以感测列的顺序)将全部数据值存储(高速缓冲存储器)及移动到共享i/o线。就用于8个列中的每一者的互补数字线(数字/数字*)及互补共享i/o线355来说，可存在从子阵列的一个部分定序到共享i/o线使得每次将一个数据值(例如，位)从感测放大器及运算组件中的每一者输入到互补共享i/o线中的每一者的16个数据值(例如，位)。
146.因而，就各自具有8个列且各自经配置以耦合到不同共享i/o线(例如，455
‑
1到455
‑
m)的子阵列的2048个部分(例如，子阵列425
‑
0、
…
、426
‑
n
‑
1中的每一者的子阵列部分462
‑
1)来说，可将2048个数据值(例如，位)在大体上相同时间点(例如，并行)移动到多个共享i/o线。因此，多个共享i/o线可为例如至少一千位宽(例如，2048位宽)，以增大dram实施方案中的数据移动的速度、速率及/或效率(例如，相对于64位宽数据路径)。
147.如图4a及4b中说明，对于每一子阵列(例如，短数字线子阵列425
‑
0及长数字线子阵列426
‑
n
‑
1)，一或多个多路复用器460
‑
1及460
‑
2可耦合到所述子阵列的感测组件条424的每一部分462
‑
1、462
‑
2、
…
、462
‑
m的感测放大器及/或运算组件。在各种实施例中，结合图4a及4b说明的多路复用器460可包含至少由结合图3说明的列选择电路358体现且包含于列选择电路358中的功能性。多路复用器460
‑
1及460
‑
2可经配置以存取、选择、接收、协调、组合由子阵列的部分(例如，部分462
‑
1)中的若干选定感测放大器及/或运算组件存储的数据值(例如，位)且将其移动(例如，复制、传送及/或输送)到共享i/o线(例如，共享i/o线455
‑
1)。多路复用器可形成于感测放大器及/或运算组件与共同i/o线之间。因而，如本文中描述，共享i/o线可经配置以耦合库区段子阵列对之间的源位置与目的地位置以改进数据移动。
148.如本文中描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以例如在对所述库中的数据执行操作之后执行用于将数据从源位置(例如，长数字线子阵列426
‑
n
‑
1)移动到目的地位置(例如，短数字线子阵列425
‑
0)的命令，且反之亦然。在各种实施例中，库区段可包含库区段中的存储器单元的多个子阵列，例如，子阵列125
‑
0到126
‑
n
‑
1及425
‑
0到426
‑
n
‑
1。在各种实施例中，库区段可进一步包含经由存储器单元的多个列(例如，322
‑
0、422
‑
0及422
‑
1)耦合到多个子阵列的感测电路(例如，150)。感测电路可包含耦合到列中的每一者且经配置以实施用以移动数据的命令的感测放大器及/或运算组件(例如，分别为图2中的206及231及图3、4a及4b中的对应元件符号的标示处)。
149.在各种实施例中，库区段进一步可包含用于耦合源位置与目的地位置以移动数据的共享i/o线(例如，155、355、455
‑
1及455
‑
m)。另外，控制器140可经配置以引导多个子阵列
及感测电路对移动到库区段中的目的地位置(例如，不同选定子阵列的特定行及/或列中的选定存储器单元)的数据执行数据写入操作。
150.在各种实施例中，设备可包含感测组件条(例如，124及424)，其包含对应于存储器单元的若干列的若干感测放大器及/或运算组件，例如，其中存储器单元的每一列经配置以耦合到感测放大器及/或运算组件。库区段中的感测组件条(例如，424
‑
0到424
‑
n
‑
1)的数目可对应于库区段中的子阵列(例如，425
‑
0到426
‑
n
‑
1)的数目。
151.若干感测放大器及/或运算组件可选择性地(例如，循序)耦合到共享i/o线(例如，如通过图3中的358
‑
1、358
‑
2、359
‑
1及359
‑
2处的列选择电路展示)。列选择电路可经配置以将共享i/o线选择性地耦合到例如源位置中的8个感测放大器及运算组件中的一或多者(例如，如在图3中在子阵列325中展示及在图4a及4b中在子阵列部分462
‑
1到462
‑
m中展示)。因而，源位置中的8个感测放大器及/或运算组件可循序耦合到共享i/o线。根据一些实施例，形成于阵列中的共享i/o线的数目可对应于阵列中的列的数目除以可选择性地耦合到共享i/o线中的每一者的感测放大器及/或运算组件的数目(例如，8)。例如，当阵列(例如，库区段)或其的每一子阵列中存在16,384个列且每列存在一个感测放大器及/或运算组件时，16,384个列除以8产生2048个共享i/o线。
152.源感测组件条(例如，124及424)可包含若干感测放大器及/或运算组件，其可经选择且经配置以将从源位置的行感测的数据值(例如，若干位)并行移动到多个共享i/o线。例如，响应于用于通过列选择电路循序感测的命令，存储于子阵列的行的选定列的存储器单元中的数据值可由感测组件条的感测放大器及/或运算组件感测且存储(高速缓冲存储)于感测放大器及/或运算组件中，直到数据值的数目(例如，位计数)达到存储于所述行中的数据值的数目及/或阈值(例如，感测组件条中的感测放大器及/或运算组件的数目)，且接着经由多个共享i/o线移动数据值。在一些实施例中，阈值数据量可对应于多个共享i/o线的至少一千位宽度。
153.如本文中描述，控制器140可经配置以经由共享i/o线将数据值从源位置中的选定行及选定列移动到目的地位置中的选定行及选定列。在各种实施例中，可响应于命令而通过耦合到特定子阵列425
‑
0、
…
、426
‑
n
‑
1及/或相应子阵列的特定感测组件条424
‑
0、
…
、424
‑
n
‑
1的控制器140来移动数据值。源(例如，第一)子阵列的行中的数据值可循序移动到目的地(例如，第二)子阵列的相应行。在各种实施例中，每一子阵列可取决于特定子阵列是短数字线子阵列还是长数字线子阵列而包含128个、256个、512个、1024个行以及其它数目个行。例如，在一些实施例中，数据值可从源子阵列的第一行移动到目的地子阵列的相应第一行，接着从源子阵列的第二行移动到目的地子阵列的相应第二行，其后接着从源子阵列的第三行移动到目的地子阵列的相应第三行，等等，直到到达例如源子阵列的最后行或目的地子阵列的最后行。如本文中描述，相应子阵列可在相同分区或不同分区中。
154.在各种实施例中，输入到控制器140的源位置(例如，第一子阵列)中的选定行及选定列可不同于目的地位置(例如，第二子阵列)中的选定行及选定列。因而，源子阵列中的选定行及选定列的存储器单元中的数据的位置可不同于移动到目的地子阵列中的选定行及选定列的存储器单元的数据的位置。例如，源位置可为图4a中的长数字线子阵列426
‑
n
‑
1的部分462
‑
1的特定行及数字线，且目的地可为图4b中的短数字线子阵列425
‑
0中的部分462
‑
m的不同行及数字线。
155.如本文中描述，目的地感测组件条(例如，124及424)可与源感测组件条相同。例如，多个感测放大器及/或运算组件可经选择且经配置(例如取决于来自控制器140的命令及/或引导)以将经感测数据选择性地移动到经耦合共享i/o线且从多个经耦合共享i/o线中的一者选择性地接收数据以例如移动到目的地位置。可使用本文中描述的列选择电路(例如，图3中的358
‑
1、358
‑
2、359
‑
1及359
‑
2)及/或多路复用器(例如，图4a及4b中的460
‑
1及460
‑
2)来执行目的地感测组件条中的感测放大器及/或运算组件的选择。
156.在一些实施例中，控制器140可经配置以将由目的地感测组件条中的多个选定感测放大器及/或运算组件选择性地接收的一定量的数据(例如，若干数据位)写入到目的地子阵列中的目的地位置的选定行及列。在一些实施例中，用于写入的数据量对应于多个共享i/o线的至少一千位宽度。
157.根据一些实施例，目的地感测组件条可包含多个选定感测放大器及/或运算组件，其经配置以在经接收数据值的量(例如，数据位的数目)超过多个共享i/o线的至少一千位宽度时存储经接收数据值(例如，位)。在各种实施例中，控制器140可经配置以将经存储数据值(例如，若干数据位)写入到目的地位置中的选定行及列而作为多个子集。在一些实施例中，写入数据的至少第一子集的数据值的量可对应于多个共享i/o线的至少一千位宽度。根据一些实施例，控制器140可经配置以将经存储数据值(例如，若干数据位)写入到目的地位置中的选定行及列而作为单个组(例如，不作为数据值的子集)。
158.如本文中描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以执行用于库中的并行分区数据移动的命令。存储器装置中的库可包含多个分区(例如，图1c中的128
‑
0、128
‑
1、
…
、128
‑
m
‑
1)，它们各自包含相应多个子阵列(例如，如图1b及1c中展示的125
‑
0及125
‑
1及126
‑
0、
…
、126
‑
n
‑
1及如图4a及4b中展示的425
‑
0、
…
、426
‑
n
‑
1)。
159.库可包含感测电路(例如，图1a中的150及图2中的250)，其在与多个子阵列的感测线的节距上且经由多个感测线(例如，图2中的205
‑
1及205
‑
2、图3、4a及4b中的305
‑
1及305
‑
2及对应元件符号的标示处)耦合到多个子阵列。包含感测放大器及/或运算组件(例如，分别为图2中的206及231及图3、4a及4b中的对应元件符号的标示处)的感测电路可耦合到感测线。
160.库也可包含多个共享i/o线(例如，图3中的355及图4a及4b中的455
‑
1、455
‑
2、
…
、455
‑
m)，其经配置以耦合到多个子阵列的感测电路以选择性地实施多个数据值在第一分区(例如，图1c中的分区128
‑
0)的子阵列之间(例如，图1c中的短数字线子阵列125
‑
0与长数字线子阵列126
‑
0之间)的移动，且并行地实施多个数据值在第二分区(例如，分区128
‑
1)的子阵列之间(例如，短数字线子阵列125
‑
2与长数字线子阵列126
‑
2(未展示)之间)的移动。隔离电路(未展示)可经配置以选择性地连接或断开由各个分区(例如，第一分区128
‑
0及第二分区128
‑
1)共享的i/o线的部分。
161.可选择(例如，通过控制器140经由适当选择线打开)第一感测组件条的行且可感测所述行中的存储器单元的数据值。在感测之后，可将第一感测组件条耦合到共享i/o线，且将第二感测组件条耦合到相同共享i/o线。第二感测组件条可仍处于预充电状态，例如，准备好接受数据。在已将来自第一感测组件条的数据移动(例如，驱动)到第二感测组件条中之后，第二感测组件条可触发(例如，锁存)以将数据存储到相应感测放大器及/或运算组件中。可例如在锁存数据之后打开耦合到第二感测组件条的行，且可将驻留于感测放大器
及/或运算组件中的数据写入到所述行的目的地位置中。
162.在一些实施例中，2048个共享i/o线可配置为2048位宽共享i/o线。根据一些实施例，可通过将与阵列中的存储器单元的行交叉的阵列中的列的数目除以多个共享i/o线的2048位宽度而确定用于将数据从源位置中的第一行移动到目的地位置中的第二行的循环数目。例如，阵列(例如，库、库区段)或其子阵列可具有16,384个列，这可对应于行中的16,384个数据值，它们在除以与行交叉的多个共享i/o线的2048位宽度时可产生8个循环，每一单独循环处于用于移动行中的数据的每一2048位分率使得在完成8个循环之后移动行中的全部16,384个数据位的大体上相同时间点(例如，并行)。例如，一次可将源位置的感测电路中的多个(例如，8个的子集，如图4a及4b中展示)感测放大器或运算组件中的仅一者耦合到相应共享i/o线。在具有16,384个共享i/o线的实施例中，可并行移动全部16,384个数据位。
163.替代地或另外，可通过将与阵列中的存储器单元的行交叉的阵列中的列的数目除以多个共享i/o线的2048位宽度且将结果与控制器的时钟速率相乘而确定用于将数据从源位置中的第一行移动到目的地位置中的第二行的带宽。在一些实施例中，确定阵列的行中的数据值的数目可基于阵列中的多个感测(数字)线。
164.在一些实施例中，第一子阵列中的源位置及第二子阵列中的目的地位置可在存储器装置的单个库区段中，例如，如图1b到1c及图4a到4b中展示。替代地或另外，第一子阵列中的源位置及第二子阵列中的目的地位置可在耦合到多个共享i/o线及/或连接电路(例如，如在232
‑
1及232
‑
2处展示且结合图2描述)的存储器装置的单独库及库区段中。因而，可经由多个共享i/o线及/或连接电路将数据值从第一子阵列的第一感测组件条(例如，并行)移动到第二子阵列的第二感测组件条。
165.在各种实施例中，控制器140可选择(例如，经由适当选择线打开)第一感测组件条的存储器单元的第一行(其对应于源位置)以感测存储于其中的数据，将多个共享i/o线耦合到第一感测组件条且将第二感测组件条耦合到多个共享i/o线(例如，经由列选择电路358
‑
1、358
‑
2、359
‑
1及359
‑
2及/或多路复用器460
‑
1及460
‑
2)。因而，可经由多个共享i/o线将数据值从第一感测组件条并行移动到第二感测组件条。第一感测组件条可存储(例如，高速缓冲存储)经感测数据且第二感测组件条可存储(例如，高速缓冲存储)经移动数据。
166.控制器140可选择(例如，经由适当选择线打开)第二感测组件条的存储器单元的第二行(其对应于目的地位置)(例如，经由列选择电路358
‑
1、358
‑
2、359
‑
1及359
‑
2及/或多路复用器460
‑
1及460
‑
2)。接着，控制器140可引导将移动到第二感测组件条的数据写入到存储器单元的第二行中的目的地位置。
167.共享i/o线可在一些或全部感测组件条之间共享。在各种实施例中，一个感测组件条或一对感测组件条(例如，耦合源位置与目的地位置)可在任何给定时间与共享i/o线通信。如本文中描述，源子阵列的源行(例如，512个行中的任一者)可不同于(例如，无需匹配)目的地子阵列的目的地行，其中源子阵列及目的地子阵列在各种实施例中可在存储器单元的相同或不同库及库区段中。此外，选定源列(例如，经配置以耦合到特定共享i/o线的8个列中的任一者)可不同于(例如，无需匹配)目的地子阵列的选定目的地列。
168.如本文中描述，i/o线455可由第二子集(例如，长数字线子阵列426)及第一子集(例如，短数字线子阵列425)的感测电路424共享。共享i/o线可经配置以选择性地耦合到第一子集的感测电路以能够将存储于第二子集中的选定行中的选定存储器单元中的数据值
移动到第一子集中的选定子阵列的感测电路。
169.控制器140可经配置以引导对第一子集中的选定子阵列的感测电路中的数据值执行单个操作或连续多个操作。在一些实施例中，控制器可经配置以在通过感测电路对数据值执行单个操作或连续多个操作之前引导所述数据值从第一子集中的选定子阵列425的感测电路450到选定子阵列中的选定行中的选定存储器单元的移动。例如，可在对数据值执行单个操作或连续多个操作之前从感测电路450移动数据值以保存于短数字线子阵列425中的存储器单元中。在一些实施例中，控制器可经配置以在通过感测电路对数据值执行单个操作或连续多个操作之后引导数据值从第一子集中的选定子阵列425的感测电路450到选定子阵列中的选定行中的选定存储器单元的移动。例如，可在已对感测电路450中的数据值执行单个操作或连续多个操作之后从感测电路450移动数据值以保存于短数字线子阵列425中的存储器单元中。这可为首次将数据值保存于短数字线子阵列425中的存储器单元中或可通过重写先前保存于存储器单元中的数据值而保存对其执行单个操作或连续多个操作的数据值。
170.控制器140可经配置以引导已对其执行单个操作或连续多个操作的数据值经由共享i/o线455从第一子集中的选定子阵列(例如，选定短数字线子阵列425)的感测电路450到第二子集中的选定子阵列(例如，选定长数字线子阵列426)中的选定行的移动。多个共享i/o线455
‑
1、455
‑
2、
…
、455
‑
m可经配置以选择性地耦合到多个子阵列的感测电路450以选择性地启用存储于第二子集的行中的多个数据值到第一子集的选择性耦合感测电路中的对应多个感测放大器及/或运算组件的并行移动。在一些实施例中，多个共享i/o线455
‑
1、455
‑
2、
…
、455
‑
m可经配置以选择性地耦合到多个子阵列的感测电路450以选择性地启用多个数据值从感测存储于第二子集的行中的多个数据值的对应多个感测放大器到第一子集的选择性耦合感测电路的并行移动。在一些实施例中，第二子集的感测电路中可包含多个感测放大器但没有经耦合运算组件。在一些实施例中，多个共享i/o线的数目可对应于若干位宽的共享i/o线。
171.本文中描述的感测电路450可包含于多个感测组件条424
‑
0、
…
、424
‑
n
‑
1中且每一感测组件条可与库中的多个子阵列的第一及第二子集的相应子阵列425
‑
0、
…
、426
‑
n
‑
1物理相关联。存储器装置的库中的多个感测组件条的数目可对应于库中的第一及第二子集中的多个子阵列的数目。每一感测组件条可耦合到多个子阵列的第一及第二子集的相应子阵列，且i/o线可由多个感测组件条的耦合对中的感测电路450选择性地共享。
172.如在与短数字线子阵列425
‑
0相关联的感测组件条424
‑
0中展示，感测组件条可经配置以包含对应于经配置用于存储器内操作的第一子集中的存储器单元的多个列422的数目的若干多个感测放大器406及运算组件431。感测组件条424
‑
0中的若干感测放大器及运算组件可选择性地耦合到共享i/o线，例如，相应感测放大器及/或运算组件中的每一者可选择性地耦合到共享i/o线455
‑
1、455
‑
2、
…
、455
‑
m中的一者。
173.在一些实施例中，第一子集的短数字线子阵列425的运算组件431可与共享i/o线455相关联(例如，选择性地耦合到共享i/o线455)以在除短数字线子阵列的感测组件条424以外(例如，在其内)的位置处执行存储器内操作。例如，运算组件可定位于与共享i/o线相关联且在短数字线子阵列及子阵列的感测组件条外部(例如，选择性地及/或间接地耦合到其)的位置处。在各种实施例中，此位置的实例可为在短数字线子阵列与另一短数字线子阵
列之间、在短数字线子阵列与长数字线子阵列426之间、在多个子阵列中的第一短数字线子阵列上游及/或在多个子阵列中的最后短数字线子阵列下游，以及与共享i/o线相关联的其它可能位置。
174.如在与长数字线子阵列426
‑
n
‑
1相关联的感测组件条424
‑
n
‑
1中展示，感测组件条可经配置以包含对应于经配置用于数据存储的第二子集中的存储器单元的多个列422的数目的若干多个感测放大器406(例如，没有运算组件)。感测组件条424
‑
n
‑
1中的若干感测放大器可选择性地耦合到共享i/o线，例如，相应感测放大器中的每一者可选择性地耦合到共享i/o线455
‑
1、455
‑
2、
…
、455
‑
m中的一者。
175.在一些实施例中，多个子阵列的第一子集(例如，短数字线子阵列425)可为pim dram单元的若干子阵列。相比来说，在一些实施例中，多个子阵列的第二子集(例如，长数字线子阵列426)可为或可包含除pim dram单元以外的存储器单元的若干子阵列。例如，如先前描述，第二子集的存储器单元可与经形成而不具有运算组件的感测电路相关联，使得减少或消除处理功能性。替代地或另外，具有除dram以外的一或多个类型的存储器单元可用于长数字线子阵列中以用于存储数据。
176.在各种实施例中，如图1b及1c中展示，第一子集中的子阵列的数目可对应于第二子集中的子阵列的数目，例如以1:1比率配置。例如，如图1c中展示，第一子集中的若干子阵列中的每一者可与第二子集中的相应子阵列物理相关联。替代地或另外，如图1b中展示，第一子集中的若干子阵列可彼此物理相关联而作为第一块，且第二子集中的若干子阵列可彼此物理相关联而作为第二块。这些替代配置可在库及/或库的分区之间变化。在一些实施例中，第一子集中的子阵列的数目可对应于第二子集中的相应多个子阵列，例如，其中第一子集中的子阵列相对于第二子集中的多个子阵列以1:2、1:4及/或1:8等比率配置。例如，第一子集中的若干子阵列中的每一者可与第二子集中的相应多个子阵列物理相关联，例如，第一子集中的一个子阵列可相邻于第二子集中的四个子阵列，其后可接着第一子集中的另一个子阵列相邻于第二子集中的四个子阵列，等等。
177.本文中描述的存储器装置120可包含多个子阵列的第一子集、多个子阵列的第二子集及多个分区(例如，图1c中的128
‑
0、128
‑
1、
…
、128
‑
m
‑
1)，其中在一些实施例中，多个分区的每一分区可包含来自相应第一子集125的至少一个子阵列及来自相应第二子集126的至少一个子阵列。存储器装置120可包含由分区共享的i/o线155。共享i/o线155可包含多个部分，例如，它们可对应于分区128
‑
0、128
‑
1、
…
、128
‑
m
‑
1的长度。隔离电路可经配置以选择性地连接共享i/o线的多个部分的第一部分与共享i/o线的第二部分，其中第一部分对应于多个分区的第一分区(例如，128
‑
0)且第二部分对应于多个分区的第二分区(例如，128
‑
1)。
178.在一些实施例中，可将已在短数字线高速缓冲存储器子阵列中对其执行单个操作或连续多个操作的结果数据值返回到最初发送数据值的相同长数字线存储子阵列，及/或可返回已对其执行操作的数据值以存储于不同于最初发送数据值的存储子阵列的长数字线子阵列中。因此，可返回对其执行单个操作或连续多个操作的结果数据值以存储于一个以上长数字线子阵列中。
179.如本文中描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以执行用以执行单个操作或连续多个操作的命令。i/o线(例如，图4a及4b中的455
‑
1、455
‑
2、
…
、455
‑
m)可由第二子集426及第一子集425的感测电路450共享。共享i/o线可经配置以选择性
地耦合到第一子集的感测电路以能够将存储于第二子集中的若干数据值移动到第一子集中的选定子阵列的感测电路。如本文中描述，控制器140经配置以引导对第一子集中的选定子阵列(例如，425
‑
0)的感测电路450中的若干数据值执行单个操作或连续多个存储器内操作。
180.在一些实施例中，控制器140可经配置以在通过感测电路对若干数据值执行单个操作或连续多个操作之前引导所述若干数据值从第一子集中的选定子阵列(例如，425
‑
0)的感测电路(例如，450
‑
0、450
‑
1、
…
、450
‑
x
‑
1)到选定子阵列的若干选定行119的移动。替代地或另外，控制器140可经配置以在通过感测电路对若干数据值执行单个操作或连续多个操作之后引导所述若干数据值从第一子集中的选定子阵列的感测电路到选定子阵列的若干选定行的移动。
181.在一些实施例中，控制器140可经配置以引导由执行单个操作或连续多个操作所得的数据值经由共享i/o线(例如，455
‑
1)从第一子集中的选定子阵列(例如，425
‑
0)的感测电路(例如，450
‑
0、450
‑
1、
…
、450
‑
x
‑
1)到第二子集中的选定子阵列(例如，425
‑
n
‑
1)的移动。多个共享i/o线(例如，455
‑
1、455
‑
2、
…
、455
‑
m)可经配置以选择性地耦合到多个子阵列的感测电路(例如，子阵列425
‑
0及426
‑
n
‑
1的感测电路450
‑
0、450
‑
1、
…
、450
‑
x
‑
1)以选择性地启用存储于第二子集中的多个数据值到第一子集的选择性耦合感测电路中的对应多个感测放大器及/或运算组件的并行移动。多个共享i/o线可经配置以选择性地耦合到多个子阵列的感测电路以选择性地启用多个数据值从感测存储于第二子集426中的多个数据值的对应多个感测放大器(例如，406
‑
0、406
‑
1、
…
、406
‑
x
‑
1)到第一子集425的选择性耦合感测电路(例如，包含感测放大器406及运算组件431)的并行移动。多个感测放大器(例如，406
‑
0、406
‑
1、
…
、406
‑
x
‑
1)可包含于第二子集426的感测电路(例如，450
‑
0、450
‑
1、
…
、450
‑
x
‑
1)中。在一些实施例中，与第一子集425的感测电路相比，第二子集426的感测电路可不包含运算组件431。
182.如本文中描述，控制器140可经配置以引导对第一子集中的选定子阵列的感测电路中的若干数据值执行单个操作或连续多个存储器内操作，且引导由执行单个操作或连续多个操作所得的数据值从感测电路到选定目的地的移动。例如，选定目的地可为第一子集425的选定子阵列中的选定行119及/或第二子集426的选定子阵列中的选定行118。
183.在一些实施例中，存储器装置120可包含由第一子集的选定子阵列的感测电路(例如，图4a及4b中的感测组件条424
‑
0)及第二子集的选定子阵列的感测电路(例如，图4a及4b中的感测组件条424
‑
n
‑
1)共享的i/o线(例如，如在155处展示且结合图1c描述)。共享i/o线可经配置以选择性地耦合到第一子集的感测电路以能够将存储于第一子集425中的若干结果数据值移动到选定目的地(例如，第二子集的选定子阵列中的选定行118)。
184.在一些实施例中，控制逻辑(例如，其连接到控制器140及/或逻辑电路170及/或是控制器140及/或逻辑电路170的部分)可呈负责提取并执行来自图1a及1b中的指令高速缓冲存储器171、阵列130及/或主机110的机器指令(例如，微码指令)的微码引擎(未展示)的形式。微码引擎也可呈若干微码引擎及/或alu电路的形式。微码引擎可经配置以执行指令集以引导若干数据值从选自第一子集的源行(例如，来自子集425中的行119)的对应数目个存储器单元到多个子阵列的第二子集中(例如，来自子集426中的行118)的对应数目个存储器单元的移动。
185.微码引擎可进一步经配置以执行指令集以选择性地引导将数据值存储于第二子集426中的选定子阵列中。相应数据值的存储可相对于第一子集425的源行119中的存储器单元中的相应数据值的存储选择性地偏移选定目的地中的若干存储器单元。在一些实施例中，第一子集中的选定源行119中的第一数目个存储器单元可不同于第二子集426中的源行118中的第二数目个存储器单元。
186.在一些实施例中，存储器装置120可包含由第一子集的选定子阵列(例如，425
‑
0)的感测电路450及第二子集的选定子阵列(例如，426
‑
n
‑
1)的感测电路450共享的i/o线(例如，455
‑
1、455
‑
2、
…
、455
‑
m)。微码引擎可经配置以执行指令集以引导共享i/o线选择性地耦合到第一子集及第二子集的感测电路，以选择性地启用存储于第一子集425及/或第二子集426中的若干结果数据值到选定目的地的移动。
187.在一些实施例中，除本文中描述的共享i/o线以外或代替本文中描述的共享i/o线，存储器装置120也可包含连接电路(例如，如在232
‑
1及232
‑
2处展示且结合图2描述)。连接电路可经配置以将耦合到第二子集中的若干子阵列(例如，如在图1c中展示且结合图1c描述的长数字线子阵列126
‑
0、126
‑
1、
…
、126
‑
n
‑
1)中的特定列(例如，图4a及4b中的列422
‑
0、422
‑
1、
…
、422
‑
x
‑
1)的感测电路连接(例如，如在217
‑
1及217
‑
2处展示)到第一子集中的第一子阵列(例如，短数字线子阵列125
‑
0)中的对应列中的若干行。微码引擎可经配置以执行指令集以引导连接电路将多个数据值从第二子集中的若干子阵列移动到第一子集中的第一子阵列中的对应多个选定行119及对应列以执行单个操作或连续多个操作。第一子集中的第一子阵列中的多个选定行及对应列可经配置(例如，打开)以接收多个数据值。
188.控制器140可引导对第一子集中的第一子阵列(例如，125
‑
0)的感测电路250中的多个数据值执行单个操作或连续多个操作。例如，在一些实施例中，存储器装置120可经配置以将多个数据值从长数字线子阵列126
‑
0、126
‑
1、
…
、126
‑
n
‑
1中的一或多者(例如，循序地或并行地)移动到选定短数字线子阵列125
‑
0的选定行119，以能够对所述多个数据值执行单个操作或连续多个操作。
189.连接电路232可进一步经配置以选择性地耦合到第一子集425的感测电路(例如，感测放大器206及运算组件231)及第二子集426的感测电路(例如，感测放大器206)以选择性地启用存储于第一子集425及第二子集426中的若干结果数据值到选定目的地移动。
190.因而，在通过第一子阵列的感测电路对第一数据值执行单个操作或连续多个操作之后，经由共享i/o线的第一部分(例如，对应于分区128
‑
0)的引导数据移动可为从第一子集中的第一子阵列(例如，短数字线子阵列125
‑
0)到第二子集中的第三子阵列(例如，长数字线子阵列126
‑
1)。在一些实施例中，在通过第二子阵列的感测电路对第二数据值执行单个操作或连续多个操作之后，经由共享i/o线的第二部分(例如，对应于分区128
‑
1)的引导数据移动可为从第一子集中的第二子阵列(例如，短数字线子阵列125
‑
2)到第二子集中的第四子阵列(例如，长数字线子阵列126
‑
2)(未展示)。例如，引导数据移动可在第一分区(例如，128
‑
0)内，及/或引导数据移动可在第二分区(例如，128
‑
1)内例如并行执行。
191.在各种实施例中，控制器140可经配置以在引导数据移动期间选择性地引导隔离电路(未展示)将第一部分(例如，对应于分区128
‑
0)连接到第二部分(例如，对应于任何分区128
‑
1、
…
、128
‑
m
‑
1)。经由共享i/o线的经连接第一及第二部分的引导数据移动可为从第二部分中的第二子集中的子阵列(例如，长数字线子阵列126
‑
n
‑
1)到第一部分中的第一子
集中的子阵列(例如，短数字线子阵列125
‑
0)。在各种实施例中，控制器140也可经配置以在引导数据移动期间选择性地引导隔离电路将第一部分连接到第二部分，其中在对数据值执行单个操作或连续多个操作之后，经由共享i/o线的经连接第一及第二部分的引导数据移动可为从第一部分中的第一子集中的子阵列(例如，短数字线子阵列125
‑
0)到第二部分中的第二子集中的子阵列(例如，最初发送数据值的长数字线子阵列126
‑
n
‑
1)及/或分区128
‑
1、
…
、128
‑
m
‑
1中的任何其它长数字线子阵列。
192.在各种实施例中，子阵列的数目可在库中的多个分区之间及/或在库之间不同。长数字线子阵列对短数字线子阵列(或在连接分区之前呈现在分区中的任一类型的子阵列)的比率也可在库中的多个分区之间及/或在库之间不同。
193.如本文中描述，感测组件条(例如，424
‑
n
‑
1)可包含若干感测放大器，其经配置以将从第二子集中的第一子阵列(例如，长数字线子阵列426
‑
n
‑
1)的行(例如，行118的一或多者)感测的一定量的数据并行移动到多个共享i/o线(例如，455
‑
1、455
‑
2、
…
、455
‑
m)，其中数据量对应于多个共享i/o线的至少一千位宽度。与第一子集中的第一子阵列(例如，短数字线子阵列425
‑
0)相关联的感测组件条(例如，424
‑
0)可包含若干感测放大器406及运算组件431，其经配置以接收(例如，高速缓冲存储)从第二子集中的第一子阵列的行感测且经由多个共享i/o线并行移动的一定量的数据。控制器140可经配置以引导通过与短数字线子阵列相关联的感测组件条中的至少一个运算组件对经接收数据量中的至少一个数据值执行单个操作或连续多个操作。
194.如本文中描述，控制器140可耦合到存储器装置(例如，120)的库(例如，121)以执行用于库中的存储器内操作的命令。如图1b及1c以及图4a及4b中展示，存储器装置中的库可包含多个短数字线子阵列(例如，125
‑
0、125
‑
1及425
‑
0，它们用作用于执行运算的高速缓冲存储器)及多个长数字线子阵列(例如，126
‑
0、
…
、126
‑
n
‑
1及426
‑
n
‑
1)。
195.库可包含感测电路(例如，图1a中的150及图2中的250)，其在与多个子阵列的感测线的节距上且经由多个感测线(例如，图2中的205
‑
1及205
‑
2、图3、4a及4b中的305
‑
1及305
‑
2及对应元件符号的标示处)耦合到多个子阵列。包含感测放大器及/或运算组件(例如，分别为图2中的206及231及图3、4a及4b中的对应元件符号的标示处)的感测电路可耦合到感测线。
196.如图4a及4b中展示，与短数字线子阵列425
‑
0相关联的感测组件条424
‑
0可经配置以包含对应于经配置用于高速缓冲存储操作的第一子集中的存储器单元的多个列422的数目的若干多个感测放大器406及运算组件431。如在与长数字线子阵列426
‑
n
‑
1相关联的感测组件条424
‑
n
‑
1中展示，感测组件条可经配置以包含对应于经配置用于数据存储的第二子集中的存储器单元的多个列422的数目的若干多个感测放大器406(例如，没有运算组件)。库也可包含多个共享i/o线(例如，图3中的355及图4a及4b中的455
‑
1、455
‑
2、
…
、455
‑
m)，它们经配置以耦合到多个子阵列的感测电路以选择性地实施多个数据值在子阵列之间的移动。
197.控制器140可经配置以从源装置(例如，如在172处展示且结合图1a描述)接收数据值及/或从源装置接收用于将相应数据值移动到第一子集中的选定第一子阵列或第二子集中的选定第二子阵列的命令(例如，包含模式位及/或地址位)。源装置172可与选择性地耦合到存储器装置120的控制器140的主机110相关联。在一些实施例中，源装置172可将数据
值及/或命令发送到控制器140。
198.控制器140可进一步经配置以基于相应经接收命令而选择性地引导数据值到第一子集中的子阵列及/或第二子集中的子阵列的第一移动。因此，控制器140可经配置以基于经接收命令而引导数据值到第一子集中的子阵列的第一移动，以使用运算组件对数据值执行操作。替代地或另外，控制器140可进一步经配置以基于经接收命令引导数据值到第二子集中的子阵列的第一移动，以使用感测放大器来存储数据值。
199.如本文中描述，存储器装置120可包含由第一子集及第二子集的感测电路共享的i/o线。共享i/o线(例如，图4a中的455
‑
1)可经配置以选择性地耦合到第一子集的感测电路(例如，感测放大器406及/或运算组件431)且选择性地耦合到第二子集的感测电路(例如，感测放大器406)以能够将第一子集中的数据值移动到第二子集中的子阵列的感测电路。控制器140可经进一步配置以引导已对其执行操作的数据值经由共享i/o线从第一子集中的选定第一子阵列到第二子集中的选定第二子阵列的第二移动。存储器装置120可包含列选择电路(例如，如在358处展示且结合图3描述，且其可为在460处展示且结合图4a及4b描述的多路复用器或可为多路复用器的部分)。列选择电路可通过选择性地耦合到耦合到特定列的相应感测线的至少一感测放大器而选择性地感测第一及第二子集中的任一者中的子阵列的存储器单元的特定列中的数据。
200.尽管本文中的描述已为清楚目的而提及短数字线及长数字线子阵列的几个配置，但是本文中呈现的设备及方法可适用于子阵列的部分及/或其中的行的任何数目及/或配置。例如，控制器140可发送信号以引导从库中的第一子阵列到库中的最后子阵列经由共享i/o线的相应部分的隔离电路(未展示)的连接及断开，以实现从任何分区中的子阵列到任何其它分区中的子阵列的数据移动，例如，分区可为相邻的及/或由若干其它分区分离。另外，尽管共享i/o线的两个断开部分可实现两个相应成对分区内的并行数据移动，但是控制器140可发送信号以引导经由共享i/o线的任何数目个部分的隔离电路的连接及断开以实现任何数目个相应成对分区内的并行数据移动。此外，可在第一方向及/或第二方向中的任一者上在共享i/o线的相应部分中选择性地并行移动数据。
201.如本文中描述，提供一种用于操作存储器装置120以通过由处理资源执行非暂时性指令而执行存储器内操作的方法。所述方法可包含通过存储器装置120接收数据值。可例如基于伴随经接收数据值且由模式解码器173解码的第一模式位而将经接收数据值移动到耦合到选定第一子阵列(例如，在425
‑
0处展示的短数字线子阵列)的第一感测组件条(例如，如在424
‑
0处展示且结合图4a及4b描述)。在例如经由数据传送协议(例如ddr4等)将经接收数据值移动到第一感测组件条之后，可对第一感测组件条中的经接收数据值执行单个操作或连续多个操作。第一模式位可指示第一感测组件条经配置以执行操作，且第二模式位(不同于第一模式位)可指示耦合到可选择第二子阵列(例如，如在426
‑
n
‑
1处展示的长数字线子阵列)的第二感测组件条(例如，如在424
‑
n
‑
1处展示且结合图4a及4b描述)未经配置以执行操作。
202.如本文中描述，在一些实施例中，可将已对其执行单个操作或连续多个操作的数据值存储于耦合到第一子阵列的第一感测组件条(例如，424
‑
0)中。可将已对其执行单个操作或连续多个操作的结果数据值从第一感测组件条(例如，424
‑
0)移动到耦合到选定第二子阵列(例如，短数字线子阵列425及/或长数字线子阵列426)的第二感测组件条(例如，
424
‑
0或424
‑
n
‑
1)。所述方法可包含将已对其执行操作的数据值存储到选定子阵列(例如，425及/或426)中的选定行(例如，319)中的存储器单元。
203.在各种实施例中，所述方法可包含对耦合到选定第一子阵列(例如，425
‑
0)的感测组件条(例如，424
‑
0)中的经接收数据值执行连续多个操作，且将已对其执行连续多个操作的结果数据值从感测组件条移动到选定子阵列的选定行。在各种实施例中，选定子阵列可为选择性地耦合到执行连续多个操作的相同感测组件条(例如，424
‑
0)的短数字线子阵列(例如，425
‑
0)及/或选择性地耦合到不同感测组件条的短数字线子阵列(例如，如在125
‑
0及125
‑
1等处展示的选择性地耦合到感测组件条124
‑
0及124
‑
1的且结合图1b描述的短数字线子阵列)。替代地或另外，在各种实施例中，选定子阵列可为任何长数字线子阵列(例如，如在126
‑
0、
…
、124
‑
n
‑
1处展示且结合图1b描述)。
204.在各种实施例中，所述方法可包含经由第一及第二感测组件条所共享的i/o线选择性地耦合耦合到选定第一子阵列(例如，425
‑
0)的第一感测组件条(例如，424
‑
0)与耦合到选定第二子阵列的第二感测组件条(例如，选择性地耦合到子阵列的第一子集或第二子集中的任一者中的子阵列的感测组件条)。可经由共享i/o线将已对其执行单个操作或连续多个操作的数据值从第一感测组件条移动到第二感测组件条。所述方法可包含将已对其执行单个操作或连续多个操作的数据值写入到选定第二子阵列的选定行。
205.如本文中描述，例如，关于结合图1a及1b描述的模式位、模式解码器173及别名组件174，当例如经由第一模式位启用直接短数字线存取模式时，别名组件174可经配置以别名化至少一个长数字线子阵列中的地址。当例如通过主机110及/或用户选择第一模式位且提供短数字线子阵列的地址位时，别名组件174可解码地址位以解析特定库、子阵列及/或行且确定经解码地址是否匹配短数字线子阵列的实际地址。在一些实施例中，可使用别名屏蔽(alias mask)来执行此确定。例如，如果别名屏蔽确定“命中(hit)”，那么可将数据值直接写入到短数字线子阵列地址而非写入到长数字线子阵列别名。如果不存在通过比较经解码地址与别名屏蔽的命中，那么可将数据值写入到至少一个长数字线子阵列中的别名地址。因而，存储器装置120可针对意在用于短数字线子阵列的错误寻址数据值在长数字线子阵列中提供“溢出”，所述短数字线子阵列可小于对应长数字线子阵列。当主机110及/或用户未提供第一模式位或第二模式位时，存储器装置120可经配置以默认将经接收数据值存储于长数字线子阵列中。
206.在各种实施例中，所述方法可进一步包含：将数据值从源装置172发送到存储器装置120；从源装置172发送与数据值相关联的命令以将存储器装置120中的数据值移动到子阵列的第一子集125或子阵列的第二子集126；及从源装置172发送与数据值及命令相关联的模式位以基于经解码模式位而引导是否将数据值移动到子阵列的第一子集125或子阵列的第二子集126。
207.第一经解码模式位可指示耦合到第一子集的子阵列的第一感测电路(例如，第一子集的选定子阵列125
‑
0的感测组件条124
‑
0中的感测电路250)经配置以对数据值执行操作。所述方法可进一步包含经由第二经解码模式位(不同于第一经解码模式位)指示耦合到第二子集的子阵列的第二感测电路(例如，第二子集的选定子阵列126
‑
0的感测组件条124
‑
1中的感测电路250)未经配置以对相应数据值执行操作。例如，第一经解码模式位可指示第一感测电路包含运算组件(例如，图2中的231及图3、4a及4b中的对应元件符号的标示处)，
且第二经解码模式位可指示第二感测电路不包含运算组件。所述方法可进一步包含发送与数据值、命令及模式位相关联的地址位以寻址数据值到子阵列的第一子集及第二子集中的特定库、子阵列及/或行的移动。
208.在若干实施例中，源装置172可与主机110相关联。例如，源装置172可为主机110的部分(例如，包含于主机110中)或选择性地耦合到主机110。源装置172可选择性地耦合到存储器装置120的控制器140以将数据值、命令及模式位从源装置172发送到控制器140。从源装置172发送的命令可用于将数据值移动到存储器装置中的第一子集中的选定第一子阵列或第二子集中的选定第二子阵列。存储器装置120的控制器140可基于接收到命令及模式位而引导数据值到第一子集中的子阵列或第二子集中的子阵列的移动。
209.虽然本文中已说明及描述包含控制器、短数字线子阵列、长数字线子阵列、模式解码器、别名组件、感测电路、感测放大器、运算组件、感测组件条、共享i/o线、列选择电路、多路复用器、连接电路等的各种组合及配置的实例实施例，但本发明的实施例不限于本文中明确叙述的所述组合。本文中揭示的控制器、短数字线子阵列、长数字线子阵列、模式解码器、别名组件、感测电路、感测放大器、运算组件、感测组件条、共享i/o线、列选择电路、多路复用器、连接电路等的其它组合及配置明确包含于本发明的范围内。
210.尽管本文中已说明及描述特定实施例，但所属领域的技术人员将明白，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明意在涵盖本发明的一或多个实施例的调适或变动。应了解，已依说明性方式且非限制性方式进行上文描述。所属领域的技术人员在审阅上文描述之后将明白本文中未明确描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及过程的其它应用。因此，应参考权利要求书以及这些权利要求书所授权的等效物的全范围来确定本发明的一或多个实施例的范围。
211.在前述具体实施方式中，为简化本发明的目的，将一些特征分组在单个实施例中。本发明方法不应被解释为反映本发明的所揭示实施例必须使用多于每一权利要求中所明确叙述的特征的意图。而是，如所附权利要求书反映，本发明目标在于少于单个所揭示实施例的全部特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求单独作为独立实施例。