具有存取线控制的存储器阵列的制作方法

本公开总体上涉及半导体装置和方法，并且更具体地涉及一种具有存取线控制的存储器阵列。

背景技术：

存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)、铁电随机存取存储器(feram)、磁性随机存取存储器(mram)、电阻式随机存取存储器(reram)和快闪存储器等等。一些类型的存储器装置可为非易失性存储器(例如，reram)，并且可以用于需要高存储器密度、高可靠性和低功耗的各种电子应用。与在断电时保持其存储状态的非易失性存储器单元(例如，快闪存储器单元)相比，易失性存储器单元(例如，dram单元)需要电力来保持其存储的数据状态(例如，经由刷新过程)。然而，诸如dram单元之类的各种易失性存储器单元可比诸如快闪存储器单元之类的各种非易失性存储器单元更快地被操作(例如，编程、读取、擦除等)。

技术实现要素：

一方面，本申请针对一种设备101，其包括：存储器单元阵列200，311，442，770，每个存储器单元包含：存取装置113，213，313，413，其中所述存取装置113，213，313，413包括第一源极/漏极区域108、第二源极/漏极区域109以及与连接第一源极/漏极区域108和第二源极/漏极区域109的沟道103相对的栅极；以及存储节点114；多条感测线104，204，304，404，其各自耦合到存储器单元阵列200，311，442，770中的不同相应的存储器单元的第一源极/漏极区域108；多条存取线122，222，322，422，其中每条存取线122，222，322，422包括至少一个导电通路205，305，405，所述至少一个导电通路形成在所述存取线122，222，322，422与耦合到存取线122，222，322，422的附加存取装置113，213，313，413的源极/漏极区域108，109之间；以及分路感测线210，310，410，所述分路感测线耦合到形成有导电通路205，305，405的附加存取装置113，213，313，413。

另一方面，本申请针对一种方法，其包括：将竖直薄膜晶体管tft在分路感测线210，310，410与存取线122，222，322，422的交叉点处耦合到分路感测线210，310，410；向分路感测线210，310，410提供电流；以及通过在向分路感测线210，310，410提供电流时在分路感测线210，310，410两端施加低逻辑电压546以降低存取线122，222，322，422两端的电压548来断开存取线122，222，322，422。

另一方面，本申请针对一种设备101，其包括：感测线104，204，304，404；存取线122，222，322，422，所述存取线正交地耦合到感测线104，204，304，404；以及竖直薄膜晶体管(tft)113，213，313，413，所述竖直薄膜晶体管在感测线104，204，304，404与存取线122，222，322，422的交叉点处耦合到感测线104，204，304，404，其中竖直tft113，213，313，413耦合到导电通路205，305，405，所述导电通路形成于存取线122，222，322，422与竖直tft113，213，313，413的源极/漏极区域108，109之间。

附图说明

图1示出了根据本公开的多个实施例的设备的存储器单元的示范性横截面视图。

图2示出了根据本公开的多个实施例的具有存取线控制的存储器阵列的示范性横截面视图。

图3示出了根据本公开的多个实施例的具有存取线控制的存储器阵列的示范性俯视图。

图4示出了根据本公开的多个实施例的具有存取线控制的存储器阵列的另一个示范性俯视图。

图5是根据本公开的多个实施例的用于断开存取线的示范性时序图。

图6是根据本公开的多个实施例的操作具有存取线控制的存储器阵列的示范性方法的流程图。

图7是根据本公开的多个实施例的包含具有存取线控制的至少一个存储器阵列的计算系统的功能框图。

具体实施方式

公开了各种类型的存储器装置，所述存储器装置包含易失性和/或非易失性存储器单元阵列(例如，存储器阵列)，其中存取装置形成在存取线与感测线的交叉点处。感测线上的存取装置可被短路以形成二极管，所述二极管可减少存取线的预充电响应时间。如本文所使用的，术语“短路”可指代为电流形成低电阻路径以允许它流到电路中的另一个点。随着设计规则的收缩及高宽比的增加，可用于将半导体结构添加到存储器阵列的空间较小。因此，用于减少存取线的预充电响应时间而不向存储器阵列添加驱动器的配置可能是有益的。此外，减少存取线的预充电响应时间可允许存取线更快地断开。存取线更快断开可提高存储器单元的性能。本文的示范性实施例公开了一种用于减少存取线的预充电响应时间而不添加附加驱动器的配置。

根据本公开的实施例减少存取线的预充电响应时间可包含将分路感测线耦合到存取线。如本文所使用的，术语“分路感测线”可指代不与存储器单元耦合的感测线。例如，可在分路感测线上、在存取线与耦合到分路感测线的存取装置的源极/漏极区域之间形成导电通路。这可允许基于(例如，利用)分路感测线两端的电压来下拉存取线两端的电压。与分路感测线没有耦合到存取线的情况相比，利用分路感测线两端的电压将存取线两端的电压下拉可允许存取线更快地断开。

将分路感测线上的存取装置短路可形成二极管并且允许分路感测线将存取线两端的电压下拉到分路感测线的电压电平。例如，金属氧化物半导体(mos)二极管可连接存取线和分路感测线。当mos二极管关断时，存取线的电流可能不影响分路感测线两端的电压。然而，当mos二极管闭合时，存取线的电流的电流可被提供到分路感测线。这可降低存取线两端的电压并断开存取线。

在本公开的以下详细描述中，参考形成本公开的一部分且其中通过说明示出本公开的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使本领域的一般技术人员能够实践本公开的实施例，并且应当理解，可以在不脱离本公开的范围的情况下利用其它实施例并做出工艺、电气及/或结构改变。如本文所使用的，“多个”有时可指代一或多个这样的事物。例如，多条柱线可指代至少一个柱。

图1示出了具有存储节点114、晶体管113(也称为存取装置)、存取线122-1、122-2(单独或共同称为存取线122)以及感测线104的设备101的存储器单元的横截面视图。在一些实施例中，设备101可为三维(3d)dram存储器单元。在一些实施例中，晶体管113可为用作存储器单元的存取装置的竖直薄膜晶体管(tft)。

晶体管113可为n沟道或p沟道晶体管。晶体管113可包含源极区域/漏极区域108、109和沟道103。晶体管113可被配置为电耦合多个半导体结构。例如，晶体管113可被配置为耦合存储节点114和感测线104。在一些实施例中，源极/漏极区域108可耦合到感测线104，并且源极/漏极区域109可耦合到存储节点114。

在一些实施例中，存储节点114可为电容器。例如，存储节点114可包含被电介质材料分开的两个电导体(例如，电板)以及接地板。为了便于示出，在图中未示出两个电导体、电介质材料和接地板。在一些实施例中，将晶体管113耦合到存储节点114可形成一个晶体管一个电容器(1t1c)存储器单元。

存取线122也可称为选择线或字线。电介质材料112-1、112-2(单独或共同称为电介质材料112)可将晶体管113和存取线122分开。在一些实施例中，电介质材料112-1、112-2可为相同的电介质材料。在一些实施例中，电介质材料112-1、112-2可为不同的电介质材料。在一些实施例中，用于减少存取线122上方的气隙的形成的设备和方法可出现在存储器装置的有利于减少相邻导线之间的意外通信的任何区域中。存取线122可垂直于图纸平面延伸，例如，离开页面。此外，存取线122可正交于感测线104延伸。在图1的示范性图示中，所示的感测线104实际上平行于图纸的平面凹入页面中。

图2示出了根据本公开的多个实施例的具有存取线控制的存储器阵列200的示范性横截面视图。存储器阵列200可包含耦合到多个电容器204的电容器板202。多个电容器204中的每个相应的电容器可耦合到不同的相应存取线222。驱动器可在存取线222两端提供电压。在一些实施例中，驱动器可向存取线222提供高逻辑电压。

如本文所使用的，术语“高”逻辑电压可指代与特定(例如，高)逻辑电平相对应的电压。逻辑电平是数字信号可拥有的状态。逻辑电平是指二进制逻辑，其中逻辑电平可为逻辑1(高状态)或逻辑0(低状态)。在一些电路中，高逻辑电压可为五伏(v)，而低逻辑电压可为接地电压。

每条相应的存取线222可耦合到不同的相应感测线204。在一些实施例中，感测线中的一个可为分路感测线210。分路感测线210可不耦合到多个电容器214中的任一个。相反，可在存取线222与耦合到存取线222的存取装置(例如，竖直tft)213的源极/漏极区域之间形成导电通路205，并且分路感测线210可耦合到其中形成有导电通路205的存取装置213。可通过使用连接器206将触点207耦合到存取装置213来形成导电通路205。在一些实施例中，连接器206和触点207都可由金属材料形成。这可允许存取线222两端的电压受到提供给分路感测线210的电流的影响。在一些实施例中，分路感测线210可具有施加到其上的低逻辑电压。如本文所使用的，“低”逻辑电压可指代与逻辑电平0相对应的电压。在一些实施例中，低逻辑电压可为接地电压。在一些实施例中，接地电压可小于零伏(v)。分路感测线210两端的电压可将存取线222两端的电压下拉。将存取线222两端的电压下拉可导致存取线222两端的电压与分路感测线210两端的电压匹配。与分路感测线210没有将存取线222两端的电压下拉的情况相比，这可更快地断开存取线222。如果存取线222并未由于使用分路感测线210将其电压下拉而断开，则当驱动器在存取线222两端提供低逻辑电压时，存取线可断开。

在图2所示的实例中，分路感测线210形成在每条相应存取线222的端部处。然而，实施例不限于此。例如，在一些实施例中，分路感测线210可形成在每条相应存取线222的中间(例如，在其它感测线210之间)。

在一些实施例中，可在分路感测线210两端提供高电压。在一些实施例中，在分路感测线210两端提供的高电压可小于在存取线222两端提供的高电压。例如，在分路感测线210两端提供的高逻辑电压可为低于高逻辑电压的阈值电压(例如，高电压减去阈值电压)。阈值电压可低于存取线222两端的电压。阈值电压可为可施加到晶体管以引起晶体管的源极端子与漏极端子之间导通的最小电压量。将分路感测线210的电压保持在低于工作存取线222的电压的阈值电压可使存取装置213保持断开并且减少存取线222与感测线204之间的泄漏。与向分路感测线210施加高逻辑电压相比，施加作为小于高逻辑电压的阈值电压的电压可导致存取线222的泄漏更少，存取线222的断开操作更快以及电压更低以实现更好的可靠性。

分路感测线210可被提供有高逻辑电压，使得其电压不会被存取线222上拉。如果未向分路感测线210提供电压，则分路感测线210两端的电压可被存取线222上拉。如果分路感测线210两端的电压被存取线222上拉，则分路感测线210可经历寄生电容。由于分路感测线210两端的电压从上拉电压降低到低逻辑电压所需的时间，可能会增加分路感测线210将存取线222两端的电压下拉所需的时间。与允许存取线222将分路感测线210两端的电压上拉的情况相比，在分路感测线210两端提供阈值电压可减少(例如，防止)存取线222将分路感测线210两端的电压上拉并降低预充电响应时间。由于分路感测线210两端的电压可小于存取线222两端的电压，因此电压降低到低电压所需的时间要比高电压降低到低电压所需的时间少。与存取线222将分路感测线210两端的电压上拉的情况相比，当将作为低于高电压的阈值电压的电压施加到分路感测线210时，这可导致分路感测线210将存取线222两端的电压更快地下拉。因此，与分路感测线210两端的电压被存取线222上拉的情况相比，施加作为低于分路感测线210两端的高电压的阈值电压的电压可允许存取线222更快地断开。

图3示出了根据本公开的多个实施例的具有存取线控制的存储器阵列311的示范性俯视图。存储器阵列311包含连接到分路感测线310和感测线318的工作存取线322-1和闲置存取线322-2(单独或共同称为存取线322)。存取装置313-1和313-2(共同或单独称为存取装置313)可形成在分路感测线310与存取线322的交叉点处。在每条相应的存取线的端部处耦合到存取线322的存取线驱动器332可在存取线322两端提供电压。在一些实施例中，存取线驱动器332可在工作存取线322-1两端提供高电压以导通工作存取线322-1。如本文所使用的，术语“工作”存取线可指代接收高电压的存取线。如本文所使用的，术语“闲置”存取线可指代未接收高电压的存取线。

分路感测线310可耦合到一条以上的存取线322。如图3所示，分路感测线310可耦合到工作存取线322-1和闲置存取线322-2。在一些实施例中，存取装置313可在分路感测线310与存取线322的每个交叉点处耦合到分路感测线310。存取装置313-1和313-2(单独或共同称为存取装置313)可包含通过使存取线322短路到存取装置313的源极/漏极区域而形成的导电通路305-1和305-2(共同或单独称为导电通路305)。形成导电通路305可形成二极管(例如，使存取装置313用作二极管)。

存取装置313的行为可根据存取装置313是在分路感测线310与工作存取线322-1的交叉点处还是在分路感测线310与闲置存取线322-2的交叉点处耦合到分路感测线310而改变。例如，如果存取装置313-2耦合到与闲置存取线322-2交叉的分路感测线310，则存取装置313-2可用作反向偏置二极管并且防止电流流过存取装置313-2。然而，如果存取装置313-1耦合到与工作存取线322-1交叉的分路感测线310，则存取装置313-1可用作正向偏置二极管并且允许电流流过。这也可对工作存取线322-1进行预充电。如本文所使用的，术语“预充电”可指代在电路的初始激活期间限制将从电源流向电容性部件的电流量的过程。这可保护电路部件免于经历由于接收到比在电路的初始激活期间所述部件被配置为接收的电流更高的电流电平而引起的应力。允许电流从工作存取线322-1流到分路感测线310可通过允许来自工作存取线322-1的电流流到分路感测线310来允许分路感测线310将工作存取线322-1的电压下拉，所述分路感测线的低电压可将工作存取线322-1的高电压下拉。

图4示出了根据本公开的多个实施例的具有存取线控制的存储器阵列442的另一个示范性俯视图。存储器阵列442可包含多条存取线422、多条感测线404以及多条分路感测线410-1和410-2(单独和共同称为分路感测线410)。如图4所示，存取装置413可在分路感测线410与存取线422的每个交叉点处耦合到分路感测线410。在分路感测线410与存取线422的每个交叉点处的存取装置413可被短路以在存取线422与存取装置413的源极/漏极区域之间形成导电通路405。

短路的存取装置413可在分路感测线410与存取线422的每个交叉点处耦合到分路感测线410，以改善每条存取线422的预充电响应时间。如上所述，分路感测线410可将存取线422的电压下拉以允许存取线422更快地断开。在一些实施例中，存取线422可顺序地断开和导通。例如，存取线422可被配置为等待直到存取线422的序列中的靠前存取线422断开，然后导通。在该实例中，存取线422断开时的任何延迟都可能影响所述序列中的任何靠后存取线422。这些延迟可能会彼此叠加，并且导致存储器装置的性能下降。通过使存取装置413短路，分路感测线410可将存取线422两端的电压下拉，并且与分路感测线410没有将存取线422两端的电压下拉的情况相比，允许存取线更快地断开。这种预充电响应时间的减少也可能会影响存取线422的序列中的后续存取线422。每条存取线422的预充电响应时间的减少可能彼此叠加并且导致存储器装置的性能提高。

在一些实施例中，多条分路感测线410可耦合到存取线422。如上所述，每个存取装置413可在分路感测线410与存取线422的每个交叉点处耦合到分路感测线410。因此，存取线422可在存取线422的多个位置处短路到存取装置413的源极/漏极区域或单元触点。如图4所示，导电通路405可包含多个存取装置413在耦合到一条存取线422的多条分路感测线410上的导电通路405。将多个存取装置413短路到一条存取线422可为存储器装置提供益处。例如，将多个存取装置413短路到存取线422可允许更多电流被驱动到存取线422，因为更多分路感测线410将耦合到存取线422，并且因此能够驱动更多电流通过多条分路感测线410到达存取线422。

图5示出了根据本公开的多个实施例的用于断开存取线的时序图544。时序图544示出了分路感测线两端的电压546和耦合到分路感测线的存取线两端的电压548。如图5所示，施加在分路感测线两端的电压546可小于施加在存取线两端的电压548。例如，电压546可为大约2.5伏，并且电压548可为大约3伏。电压546可为存取装置(例如，图2中的存取装置213)的阈值电压，并且电压548可为施加到存取线的高逻辑电压。

如图5所示，可将电压546驱动到低于接地。在一些实施例中，接地电压可为大约0v。在图5中，在大约33纳秒(ns)时，电压546可降低到大约-1v。当电压546降低时，它可将电压548下拉。通过将电压546降低到低于接地，与将电压546降低到接地的情况相比，它可将电压548更快地下拉。电压548与低于接地电压的电压之间的差值大于电压548与接地电压之间的差值。这种增加的电压差可允许低于接地电压的电压比接地电压更快地将电压548下拉。这可导致预充电响应时间的进一步减少以及存取线的断开时间的改善。

在大约43ns处，电压546可增加到接地电压(例如，大约0v)。电压546可增加到接地电压以避免将存取线两端的电压548下拉到低于接地电压。如果电压546继续低于接地，则电压548可能最终已被下拉到低于接地的电压。通过在电压546将电压548拉到低于接地之前将电压546增加到接地，可不将电压548拉到低于接地。该过程与在整个过程中电压546被驱动到接地的情况相比可允许电压546更快地将电压548下拉。电压546可利用增加的下拉到低于接地速度，然后在电压548达到接地电平之前将其电压增加到接地。与在整个下拉过程中电压546处于接地相比，这可能导致电压546更快地将电压548拉到接地。

图6是根据本公开的多个实施例的操作具有存取线控制的存储器阵列的示范性方法650的流程图。除非明确说明，否则本文描述的方法的要素不限于特定的顺序或序列。另外，本文描述的多个方法实施例或其要素可在相同或基本相同的时间点执行。

在框652处，方法650可包含在分路感测线与存取线的交叉点处将竖直tft耦合到分路感测线。在一些实施例中，可通过将分路感测线耦合到竖直tft的源极/漏极区域来形成二极管配置。在一些实施例中，竖直tft可短路到存取线。将竖直tft短路到存取线可能导致竖直tft在一个方向上导电，因此用作二极管。在一些实施例中，二极管可为金属氧化物半导体(mos)二极管。在一些实施例中，感测线可为分路感测线。可形成分路感测线以保持存储器单元的结构一致。分路感测线可不耦合到存储器单元。这可能导致分路感测线的行为不同于非分路感测线。例如，与非分路感测线相反，分路感测线可不用于定位单元。由于分路感测线可能未连接到单元，因此它可能无法在存储器阵列中定位存储器单元。然而，分路感测线可用于控制存取线。

在框654处，方法650可包含向分路感测线提供电流。如上所述，感测线可为分路感测线。在一些实施例中，其中形成有分路感测线的存储器装置可为dram存储器装置。在dram存储器装置配置中，非分路感测线可将信号从单元携带到外部输入/输出接口。相反，分路感测线可用于电力输送目的。例如，分路感测线可用于驱动存取线的电流。此外，分路感测线可用于控制存取线的电压。

其中形成有分路感测线的dram存储器装置可为三维(3d)dram或二维(2d)dram。图1至4表示3ddram结构中的存储器阵列的结构。如图1至4所示，3ddram结构中的存取线和感测线可为直线。3ddram结构可包含以分层堆叠在其它半导体结构的顶部上的半导体结构。半导体结构分层堆叠的架构可允许在围绕存取线和感测线制造其它半导体结构之前将存取线和感测线制造为直线。相反，2ddram存储器装置中的存取线和感测线可调整它们的制造路径，使得存取线和感测线不是直线。例如，2ddram结构中的存取线可使其形状弯曲以在多条感测线之间穿行以耦合到感测线的预期单元触点。

在框656处，方法650可包含通过在向分路感测线提供电流时在分路感测线两端施加低逻辑电压以降低存取线两端的电压来断开存取线。如上所述，感测线可为分路感测线。分路感测线可耦合到从竖直tft的栅极短路到存取线的竖直tft。这可允许竖直tft充当二极管，并且允许电流从存取线流到分路感测线。在向分路感测线提供电流时在分路感测线两端施加低逻辑电压可允许分路感测线将存取线两端的电压下拉到低逻辑电压。在一些实施例中，低逻辑电压可为接地电压。在一些实施例中，接地电压可小于0v。在一些实施例中，可将作为低于高逻辑电压的阈值电压的电压施加到分路感测线，以防止分路感测线的电压被上拉而导致寄生电容。

使用分路感测线将存取线的电压下拉可能会缩短存取线的预充电响应时间，并且与分路感测线未将存取线的电压下拉的情况相比，允许存取线更快地断开。在一些实施例中，当使用分路感测线将存取线电压下拉时，存取线可在1ns至5ns的范围内更快地断开。例如，存取线断开的时间可从13.5ns降低到10ns。断开时间更快的益处可能会更加复杂，因为存取线的序列中的每条存取线可能会等待序列中靠前的存取线断开，然后导通。将每个断开时间降低3.5ns可能会累加，并且导致改善存储器装置的性能。

图7是根据本公开的一或多个实施例的包含具有存取线控制的至少一个存储器阵列的计算系统756的功能框图。结合图7使用的编号约定不遵循适用于图1至6的前面介绍的编号约定和顺序。存储器系统762可为例如固态驱动器(ssd)。

在图7中所示的实施例中，存储器系统762可包含存储器接口764、多个存储器装置768-1、...、768-n以及选择性地耦合到存储器接口764和存储器装置768-1、...、768-n的控制器766。存储器接口764可以用于在存储器系统762与另一设备(诸如主机758)之间传递信息。主机758可包含处理器(未示出)。如本文所使用的，“处理器”可为多个处理器，诸如并行处理系统、多个协处理器等。示范性主机可包含膝上型计算机、个人计算机、数码相机、数字记录装置和播放装置、移动电话、pda、存储卡读取器、接口集线器等或者在其中实施。此主机758可与使用处理设备在半导体装置和/或ssd上执行的制造操作相关联。

在多个实施例中，主机758可以与主机接口760相关联(例如，包含或耦合到主机接口)。主机接口760可使得能够输入缩放偏好(例如，在数字上和/或结构上定义的梯度)来定义例如存储器装置(例如，如768所示)和/或在存储器装置上面形成以供处理设备实施的存储器单元阵列(例如，如770所示)的最终结构或中间结构的临界尺寸(cd)。所述阵列可包含根据本文描述的实施例实施的具有存取线控制的存取装置。可经由输入由主机758存储的多个偏好、输入来自另一存储系统(未示出)的偏好和/或输入用户(例如，操作员)的偏好来将缩放偏好提供给主机接口760。

存储器接口764可为标准化物理接口的形式。例如，当存储器系统762可用于计算系统756中的信息(例如，数据)存储时，存储器接口764可为串行高级技术附件(sata)接口、外围部件互连express(pcie)接口，或通用串行总线(usb)接口以及其它物理连接器和/或接口。然而，通常，存储器接口764可提供用于在存储器系统762的控制器766与主机758之间(例如，经由主机接口760)传递控制、地址、信息、缩放偏好和/或其它信号的接口。

控制器766可包含例如固件和/或控制电路(例如，硬件)。控制器766可与一或多个存储器装置768-1、...、768-n可操作地耦合到同一物理装置(例如，管芯)和/或与其包含在同一物理装置(例如，管芯)上。例如，控制器766可为或者可包含作为可操作地耦合到包含存储器接口764和存储器装置768-1、...、768-n的电路(例如，印刷电路板)的硬件的asic。替代地，控制器766可被包含在单独的物理装置上，所述单独的物理装置通信地耦合到包含存储器装置768-1、...、768-n中的一或多者的物理装置(例如，管芯)。

控制器766可与存储器装置768-1、...、768-n进行通信以指导操作以感测(例如，读取)、编程(例如，写入)和/或擦除信息，以及用于存储器单元的管理的其它功能和/或操作。控制器766可以具有可以包括多个集成电路和/或分立部件的电路。在多个实施例中，控制器766中的电路可包含用于控制存储器装置768-1、...、768-n两端的存取的控制电路和/或用于在主机758与存储器系统762之间提供转换层的电路。

存储器装置768-1、...、768-n可包含例如多个存储器阵列770(例如，易失性和/或非易失性存储器单元阵列)。例如，存储器装置768-1、...、768-n可包含存储器单元阵列，诸如被结构化为包含存储节点触点的示范性存储器装置的一部分。至少一个阵列可具有根据本文公开的实施例在其中实施的存取线控制。应当理解，存储器装置768-1、...、768-n的存储器阵列770中的存储器单元可处于ram架构中(例如，dram、sram、sdram、feram、mram、reram等)、快闪存储器架构(例如，nand、nor等)3dram和/或快闪存储器单元架构，或包含支柱和相邻沟槽的一些其它存储器阵列架构中。

存储器装置768可形成在同一管芯上。存储器装置(例如，存储器装置768-1)可包含形成在管芯上的一或多个存储器单元阵列770。存储器装置可包含与形成在管芯上或其各部分上的一或多个阵列770相关联的感测电路772和控制电路774。感测电路772可用于确定(感测)存储在阵列770的行中的特定存储器单元处的特定数据值(例如，0或1)。响应于来自主机758和/或主机接口760的命令，除了引导数据值的存储、擦除等之外，控制电路774还可以用于引导感测电路772以感测特定数据值。所述命令可以经由存储器接口764直接发送到控制电路774，或者经由控制器766发送到控制电路774。

图7中所示的实施例可包含未示出以免模糊本公开的实施例的附加电路。例如，存储器装置768可包含地址电路，以锁存通过i/o电路在i/o连接器上提供的地址信号。地址信号可由行解码器和列解码器接收和解码以存取存储器阵列770。应当理解，地址输入连接器的数量可取决于存储器装置768和/或存储器阵列770的密度和/或架构。

在本公开的以上详细描述中，参考形成本公开的一部分并且其中通过说明示出本公开的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使本领域的一般技术人员能够实践本公开的实施例，并且应当理解，可以在不脱离本公开的范围的情况下利用其它实施例并做出工艺、电气及/或结构改变。

应当理解，本文使用的术语仅用于描述特定实施例，而不意图限制。如本文所使用的，除非上下文另有明确规定，否则单数形式“一(a/an)”和“该”包含单数和复数指代物，“多个”、“至少一个”和“一或多个”也是如此(例如，多个存储器阵列可指代一或多个存储器阵列)，而“多个”旨在指代一个以上的此类事物。此外，在整个申请中，词语“可能”和“可”以允许含义(即，有……的潜在性、能够)而不是强制性含义(即，必须)使用。术语“包含”及其派生词是指“包含但不限于”。视上下文而定，术语“被耦合”和“耦合”是指物理上直接或间接地连接，并且除非另有说明，否则可包含无线连接以存取和/或移动(传输)指令(例如，控制信号、地址信号等)和数据。

尽管本文已示出并描述了包含与在用于存储节点触点的有源区域上方的材料进行图案化有关的半导体材料、基础材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氧化物材料、氮化物材料、缓冲材料、蚀刻化学、蚀刻工艺、溶剂、存储器装置、存储器单元、开口以及其它材料和/或部件的各种组合和配置的示范性实施例，但是本公开的实施例不限于本文明确陈述的那些组合。除本文公开的那些组合和配置之外的与在用于存储节点触点的有源区域上方的材料进行图案化有关的半导体材料、基础材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氧化物材料、氮化物材料、缓冲材料、蚀刻化学、蚀刻工艺、溶剂、存储器装置、存储器单元、开口的侧壁和/或沟槽的其它组合和配置明确地包含在本公开的范围内。

尽管已在本文中示出和描述特定实施例，但是本领域的一般技术人员应当理解，意图实现相同结果的布置可取代所示的特定实施例。本公开旨在涵盖本公开的一或多个实施例的调整或变化。应当理解，以上描述是以说明性的方式进行的，而不是限制性的。通过阅读以上描述，以上实施例的组合以及本文未具体描述的其它实施例对于本领域技术人员将是显而易见的。本公开的一或多个实施例的范围包含其中使用上述结构和过程的其它应用。因此，本公开的一或多个实施例的范围应当参考所附权利要求以及此类权利要求所赋予的等同物的全部范围来确定。

在前述具体实施方式中，出于简化本公开的目的，将一些特征一起分组在单一实施例中。本公开的方法不应被解译为反映本公开的所公开实施例必须使用比每个权利要求中明确叙述的特征更多的特征的意图。相反，如以下权利要求所反映的，本发明主题在于少于单个公开实施例的所有特征。因此，特此将所附权利要求并入具体实施方式中，其中每一权利要求独立地作为单独实施例。