基于单片三维异质集成的三态内容寻址存储器的制作方法

1.本发明属于存储器技术领域，特别涉及一种基于单片三维异质集成的三态内容寻址存储器。


背景技术：

2.三态内容寻址存储器(tcam,ternary content addressable memory)是在内容寻址存储器(cam,content addressable memory)的基础上发展而来的。向内容寻址存储器中输入一个数据，可以返回所有存储该数据的地址。内容寻址存储器每个存储单元只能存储二进制“0”和“1”，而三态内容寻址存储器每个存储单元除了存储二进制“0”和“1”，还能存储“x”，“x”表示无论此位查找是“1”还是“0”，均返回匹配。
3.三态内容寻址存储器能通过硬件实现数据查找，相较于通过普通存储器和软件查找算法，如：线性查找算法、二分查找算法等，具有速度快、查询时间与数据量关系较小等优点，被广泛用于通信等领域。三态内容寻址存储器的快速数据查找功能，可以在存储器端初步筛选数据，然后再送往cpu，有利于提高处理大数据应用的效率和速度。
4.最初的三态内容寻址存储器只采用了晶体管，导致三态内容寻址存储器的单元面积很大、功耗很高，限制了三态内容寻址存储器的应用。近期，基于新型存储器的“2t2r”结构三态内容寻址存储器(如阻变式存储器rram和相变存储器pcm)被提出，极大减小了三态内容寻址存储器的单元面积，提高了它的集成度，其电路结构参见图1。每个存储单元，包括2个晶体管和2个新型存储器，分别存储1位数据。所有晶体管的源端共地，接到一个相同的地线上。三态内容寻址存储器的输入和输出端口分别作为查询线(search line，如图1中查询线1、查询线2)和匹配线(match line，如图1中匹配线1、匹配线2)。同一行的每个存储单元的新型存储器均接在一根匹配线上，不同行的每个存储单元的新型存储器接在不同的匹配线上。同一列的每个存储单元的晶体管均接在同一根查询线上，但同一个存储单元内的两个晶体管的输入互为反相，不同列的每个存储单元的晶体管接在不同的查询线上。
5.新型存储器有两个状态——高阻态(hrs)和低阻态(lrs)，每个存储单元包含两个新型存储器和两个晶体管(2t2r)。当一个存储单元内，两个新型存储器的电阻状态分别为：(1)高阻态和低阻态，表示该位存储“0”；(2)低阻态和高阻态，表示该位存储“1”；(3)高阻态和高阻态，表示该位存储“x”。查询时，当两个晶体管状态为：(1)打开和关闭，表示查询“0”；(2)关闭和打开，表示查询“1”。晶体管的打开和关闭通过查询线来控制。匹配线在查询开始时被设置为高电平，查询过程中浮空，查询结束后仍为高电平的匹配线表示该地址存储的数据与查询的数据相匹配。
6.另一方面，单片三维集成技术是一种先进半导体制造技术。传统半导体工艺，以硅基工艺为主流，只能在一个芯片上制造一层硅基晶体管器件。这是由于传统的硅基晶体管的制备过程，有源层生长和退火需要很高的温度，如果在制备完成一层硅基晶体管器件后，再制备一层硅基晶体管，第二层硅基晶体管制备过程中的高温工艺，将极大损害上一层硅基晶体管和金属互连。而增加硅晶体管数目以提高三态内容寻址存储器的容量只能依靠硅
晶体管尺寸的缩小。如今世界最先进的半导体制造工艺已经发展到了10纳米以下，继续缩小硅晶体管尺寸已变得越来越困难，这将极大限制三态内容寻址存储器容量的提升。同时，硅晶体管具有可靠性好、工艺成熟等优势，但是由于硅材料本身的物理性质，在某些方面不如其它的半导体材料。比如，由于硅禁带宽度相对比较小，所以漏电流相对于氧化物半导体更大。在三态内容寻址存储器中，阵列限流晶体管漏电流越小，同一根匹配线下挂载的单元数目就越多，所以采用氧化物半导体材料制造阵列限流晶体管更好。又比如，由于硅晶体管存在短沟道效应，就驱动能力而言，小尺寸的硅晶体管不如小尺寸的碳纳米管晶体管有潜力，所以外围电路采用碳纳米管材料制造比采用硅材料制造更好，具有更强的驱动能力和更快的速度。
7.单片三维集成技术通过采用非硅材料，例如：mos2、igzo和碳纳米管等低维纳米材料，实现低温工艺的晶体管、存储器、传感器等多功能器件，可以在一个芯片上集成多层不同类型的器件，可以极大提高芯片集成度和功能多样性，并且单片三维异质集成技术，能够实现在同一个芯片上，集成基于不同材料的电子器件，充分利用不同材料独特的电学特性。


技术实现要素：

8.本发明的目的是为了克服现有技术的不足之处，提出一种基于单片三维异质集成的三态内容寻址存储器。本发明拟采用单片三维异质集成技术，通过在单个芯片上异质集成多层不同材料的晶体管，充分发挥不同材料的优势，制造出在容量、功耗、速度等性能上远超传统工艺的三态内容寻址存储器。
9.为了实现上述目的，本发明采用如下技术方案：
10.本发明提出的一种基于单片三维异质集成的三态内容寻址存储器，其特征在于，包括全局外围电路和堆叠于所述全局外围电路之上的多层三态内容寻址存储器阵列；其中，
11.所述全局外围电路包括灵敏放大电路和存储控制电路；
12.各层所述三态内容寻址存储器阵列均分别包括集成在单个芯片上的晶体管阵列外围电路、限流晶体管阵列和存储器阵列；所述晶体管阵列外围电路包括匹配线预充电电路、编码电路和查询线反相器阵列；所述存储器阵列中的存储器采用相变存储器、阻变式存储器、磁存储器或铁电存储器；各存储器阵列与相应的所述限流晶体管阵列分别构成一个2t2r阵列，各2t2r阵列分别与全局外围电路中的灵敏放大电路，以及相应晶体管阵列外围电路中的匹配线预充电电路、编码电路和查询线反相器阵列相连；所述全局外围电路中的存储器控制电路与各晶体管阵列外围电路中的匹配线预充电电路、编码电路和查询线反相器阵列相连。
13.本发明的特点及有益效果为：
14.(1)本发明采用单片三维集成技术，利用低温晶体管工艺，在单个芯片上，制备多个三态内容寻址存储器阵列，提高三态内容寻址存储器的容量。
15.(2)本发明根据外围电路和阵列限流管、不同外围电路之间对晶体管性能的不同要求，选择不同材料的晶体管，来优化三态内容寻址存储器的性能。
16.综上所述，本发明利用单片三维异质集成技术，在三维方向堆叠三态内容寻址存储器，极大提高了三态内容寻址存储器的容量。在与cpu、gpu等处理芯片集成时，硅基工艺
制备的全局外围电路只占芯片很小的面积，而三维方向堆叠的阵列保证了三态内容寻址存储器的容量，相较于传统方法，将阵列也采用硅基电路实现，本发明方法，不仅占用cpu、gpu等处理芯片的面积小，而且集成的三态内容寻址存储器容量还大很多。同时，阵列外围电路和阵列限流管利用单片三维异质集成技术，可以采用不同材料的晶体管，以获得相应的最优性能，避免了传统工艺中的漏电流与饱和电流的折衷，使得三态内容寻址存储器性能最优。
附图说明
17.图1是现有的“2t2r”结构三态内容寻址存储器的电路原理示意图。
18.图2是本发明实施例制备的二层三态内容寻址存储器的结构示意图。
19.图3是本发明实施例的三态内容寻址存储器的单片三维异构集成工艺示意图。
具体实施方式
20.为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。
21.为了更好地理解本发明，以下详细阐述本发明提出的一种基于单片三维异质集成的三态内容寻址存储器的应用实例。
22.本发明实施例的一种基于单片三维异质集成的三态内容寻址存储器的结构参见图2，包括全局外围电路
①
和堆叠于该全局外围电路之上的多层三态内容寻址存储器阵列(本实施例中设有两层三态内容寻址存储器阵列)；各层三态内容寻址存储器阵列均分别包括集成在单个芯片上的晶体管阵列外围电路(1
‑②
和2
‑②
)、限流晶体管阵列(1
‑③
和2
‑③
)和存储器阵列(1
‑④
和2
‑④
)。其中，
23.全局外围电路
①
，包括采用硅工艺制备的对可靠性要求比较高的灵敏放大电路和存储控制电路；采用传统工艺制造第一层硅晶体管和相应的金属互连，利用硅晶体管高可靠性实现存储控制电路和灵敏放大电路等对可靠性要求比较高的三态内容寻址存储器全局外围电路。本发明适用于分立的三态内容寻址存储器制造和与中央处理器、微控制器、图形处理器等计算核心集成的三态内容寻址存储器制造。如果制造与计算核心集成的三态内容寻址存储器，那么在制造计算核心电路的同时制造三态内容寻址存储器的全局外围电路。
24.各晶体管阵列外围电路1
‑②
、2
‑②
，包括基于采用低温工艺和载流子迁移率大于100cm2v
‑1s
‑1的高迁移率沟道材料制备的晶体管并由金属互连构成的匹配线预充电电路、编码电路和查询线反相器阵列。具体地，首先采用低温工艺制造基于高迁移率沟道材料的晶体管。采用低温工艺是为了不破坏全局外围电路中的硅晶体管和金属互连；采用高迁移率沟道材料可以使晶体管拥有更强的驱动能力，进而提高外围电路的速度，可用的高迁移率沟道材料包括碳纳米管等材料。接着将晶体管阵列外围电路中的晶体管完成金属互连，实现匹配线预充电电路、编码电路和查询线反相器阵列等晶体管阵列外围电路。
25.各限流晶体管阵列1
‑③
、2
‑③
，由采用低温工艺制造的开关比大于9个数量级的晶体管构成，该晶体管作为三态内容寻址存储器阵列的限流晶体管。采用低温工艺是为了不
破坏全局外围电路
①
和相应晶体管阵列外围电路(1
‑②
、2
‑②
)；采用开关比大于9个数量级的材料，可以提高匹配线的长度，增加匹配线挂载的单元数目，可用的材料有igzo、mos2等禁带宽度大于1.5ev的宽禁带晶体管材料。
26.各存储器阵列1
‑④
、2
‑④
，由采用低温工艺制造的存储器件构成。可用的存储器件包括相变存储器(pcm)、阻变式存储器(rram)、磁存储器(mram)和铁电存储器(feram)等。
27.如图2所示，各存储器阵列(1
‑④
、2
‑④
)与相应的限流晶体管阵列(1
‑③
、2
‑③
)均分别构成如图1所示的2t2r阵列。各2t2r阵列与全局外围电路
①
中的灵敏放大电路，相应晶体管阵列外围电路(1
‑②
、2
‑②
)中的匹配线预充电电路、编码电路和查询线反相器阵列相连，分别组成一个具有完整写入、读取和查询功能的2t2r阵列。等全局外围电路
①
中的存储器控制电路与各晶体管阵列外围电路(1
‑②
、2
‑②
)中的匹配线预充电电路、编码电路和查询线反相器阵列相连，分别控制相应2t2r阵列的操作，完成与外界通信等功能。所有模块加起来，组成了一个具有完整功能的三态内容寻址存储器。
28.本实施例中以图1所示“2t2r”的单元结构为例，存储相应值，两个存储器对应的电阻状态如表1所示，查询相应值，两个晶体管对应的状态如表2所示。
[0029] 存储器(左)存储器(右)存储“0”高阻态低阻态存储“1”低阻态高阻态存储“x”高阻态高阻态
[0030]
表1存储相应值时，两个新型存储器对应的状态
[0031] 晶体管(左)晶体管(右)查询“0”打开关闭查询“1”关闭打开
[0032]
表2查询相应值时，两个晶体管对应的状态
[0033]
本实施例的三态内容寻址存储器可实现扩展查询线长度，增加匹配线数目，具体制备流程参见图3。存储控制电路等全局外围电路和灵敏放大器电路采用高可靠性的硅工艺在最底层制造。然后再依次制造两层三态内容寻址存储器阵列(即图3中所示阵列层1和阵列层2，各阵列层均分别包括晶体管阵列外围电路、限流晶体管阵列和存储器阵列)，其中匹配线编码电路、匹配线预充电电路以及查询线反相器均采用低温工艺，可以采用碳纳米管等高迁移率沟道材料。
[0034]
此外，除了采用硅工艺制备的全局外围电路，晶体管阵列外围电路、限流晶体管阵列和存储器阵列都可以交换顺序，并且堆叠多层。