用共享共源极驱动器减小裸片大小并改善存储器单元恢复的制作方法

[0001]
本发明涉及存储器装置，且更具体来说，涉及具有共享的共源极驱动器的感测放大器电路。


背景技术：

[0002]
例如随机存取存储器(ram)装置、动态ram装置(dram)、静态ram装置(sram)或快闪存储器的存储器装置通常用于电子系统中以提供促进数据处理操作及/或促进在数据处理操作期间的数据存储的存储器功能。为此，这些存储器装置可具有可经布置成存储器阵列及/或存储体的可寻址存储器元件。这些存储器装置还可包含提供存储器元件与处理电路(例如，处理器、微控制器、芯片上系统)之间的数据存取的输入/输出(i/o)接口。存储器装置的i/o接口可通过内部数据路径耦合到存储器元件，所述内部数据路径可包含用于读取或写入存储器元件中的数据位的电路。
[0003]
存储器元件可包含可存储与存储在存储器单元中的位相关联的电荷的组件，例如电容器。为了读取存储器单元组件中的电荷，可将所述组件耦合到可检测经存储电荷的电路。例如，感测放大(sa)电路可经耦合到存储器单元阵列或存储器单元组件以检测经存储电荷且将输出驱动到与经存储电荷相关联的电压。数据容量的量的增加、数据传送速度的增加以及每次读取及/或写入操作所传送的位数的增加可能导致电源规格增加及/或存储器装置及包含在sa电路中的组件的尺寸减小。因此，sa电路的灵敏度及电力消耗的改善可允许存储器装置性能的演进。


技术实现要素：

[0004]
本发明的一个方面提供一种设备，其中所述设备包括：第一存储器单元阵列；第一感测放大块，其包括第一驱动电路，其中所述第一感测放大块与所述第一存储器单元阵列相邻，且其中所述第一感测放大块包括耦合到所述第一存储器单元阵列的数据线；及第二感测放大块，其包括第二驱动电路，其中所述第二感测放大块不与所述第一存储器单元阵列相邻，其中所述第一驱动电路及所述第二驱动电路通过电连接器直接耦合。
[0005]
本发明的另一方面提供一种存储器装置，其中所述存储器装置包括：第一存储器单元阵列；及多个感测放大(sa)条，每一相应sa条包括经配置以驱动所述sa条的相应感测放大(sa)电路的相应驱动电路及经配置以将所述sa条的所述sa电路连接到所述sa条的数据线的相应切换电路；且其中所述第一存储器单元阵列经配置以耦合到所述多个sa条中的第一sa条，且其中所述多个sa条中的所述第一sa条的第一驱动电路经连接到所述多个sa条中的第二sa条的第二驱动电路，所述第二sa条未经耦合到所述第一存储器单元阵列。
[0006]
本发明的另一方面提供一种设备，其中所述设备包括：第一、第二、第三及第四存储器单元阵列，其经布置在第一方向上；第一感测放大器(sa)条，其经布置在所述第一存储器单元阵列与所述第二存储器单元阵列之间，其中所述第一sa条包括至少一个第一感测放大块及耦合到所述至少一个第一感测放大块的第一电压节点；第二sa条，其经布置在所述
第二存储器单元阵列与所述第三存储器单元阵列之间，其中所述第二sa条包括至少一个第二感测放大块及耦合到所述至少一个第二感测放大块的第二电压节点；第三sa条，其经布置在所述第三存储器单元阵列与所述第四存储器单元阵列之间，其中所述第三sa条包括至少一个第三感测放大块及耦合到所述至少一个第三感测放大块的第三电压节点；及第一电连接器，其经连接在所述第一sa条的所述第一电压节点与所述第三sa条的所述第三电压节点之间，且与所述第二电压节点去耦。
附图说明
[0007]
在阅读以下详细描述且参考附图后，可更好地理解本发明的各个方面，在附图中：
[0008]
图1是根据实施例的存储器装置的框图；
[0009]
图2是说明根据实施例的存储器装置的存储体中的电路的组件的一种布置的图；
[0010]
图3是说明根据实施例的具有共享上拉电路的存储体的布置的图；
[0011]
图4是说明根据实施例的具有共享下拉电路的存储体的布置的图；
[0012]
图5是根据实施例的可在控制及/或逻辑电路中实施以在具有共享驱动器电路的存储体中执行操作的方法的流程图；及
[0013]
图6是根据实施例的具有切换电路及共享驱动器电路的感测放大电路的电路图。
具体实施方式
[0014]
下文将描述一或多个特定实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。可明白，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发人员的特定目标，例如遵守系统相关约束及业务相关约束，其可能因实施方案而异。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本发明的一般技术人员来说将是设计、制作及制造的常规任务。
[0015]
许多电子系统可采用存储器装置来提供数据存储功能及/或促进数据处理操作的执行。若干存储器装置可使用可寻址存储器元件(例如，存储器单元)来存储数据，所述可寻址存储器元件可经安置在存储体或存储器单元阵列中。可寻址存储器装置的实例包含随机存取存储器(ram)装置、动态ram(dram)装置、静态ram(sram)装置及/或快闪存储器装置等等。电子系统中的处理电路可通过与输入/输出(i/o)接口及命令接口进行交互来存取(例如，读取/写入)存储器元件。作为实例，处理器可通过经由命令接口提供读取命令及/或地址来从存储器装置的特定存储器元件读取经存储信息，且经由i/o接口检索所请求信息(例如，数据位)。
[0016]
存储器元件可将数据位存储在可保持电荷的组件中，例如电容器。例如，在写入过程期间，存储器元件的电容器可经配置以存储与第一位(例如，真)相关联的第一电压(例如，1v、0.5v)或与第二位(例如，假)相关联的第二电压(例如，0v、-1v、-0.5v)。为了读取经存储电压，存储器装置可采用能够感测经存储电压的电路。例如，某些装置可采用能够感测存储器元件中的电荷且将经感测电荷锁存在数据线中的感测放大器(sa)电路。
[0017]
sa电路可经耦合到驱动电路(即，上拉或下拉电路)以除其它事情外还执行经感测电荷的锁存。随着每次读取及/或写入操作的位数增加，执行读出的活动sa电路的电力规格
可能会增加。为了满足增加的电力需求，由与驱动电路功能相关联的晶体管使用的平面布局资源可能会增加。本文中所描述的实施例与允许共享sa电路的驱动电路(即，上拉或下拉电路)的电配置相关，所述sa电路可将数据线耦合到共源极装置。这种共享驱动器架构可通过减小个别驱动器的尺寸来允许较小的存储体平面布局，如下文所详述。本文中所描述的实施例可共享活动sa电路(即，耦合到经激活存储器单元的sa电路)及一或多个空闲sa电路(即，耦合到未经激活存储器单元的sa电路)的驱动电路，如下文所详述。驱动电路的减小的尺寸及/或共享可改善存储器单元恢复。
[0018]
本文中所描述的实施例可采用切换电路来防止空闲sa电路影响从存储体读出，如下文所详述。在存储器装置的一些实施例中，sa电路可包含由交叉耦合晶体管形成的触发器。具体来说，晶体管可为金属氧化物半导体场电晶体管(mosfet)，例如n型mosfet(nmos)及p型mosfet(pmos)。不同类型的晶体管可成对地(即，nmos晶体管对及/或pmos晶体管对)布置在触发器内以感测感测存储器单元中的电荷的数据线对之间的差异。不同mosfet晶体管可能呈现不同电特性(例如，栅极-源极阈值电压(vth))。为了防止朝向特定电压偏置，可采用上述切换电路来在活动sa电路中提供偏压补偿(例如，vt补偿)。因而，在一些实施例中，所述切换电路可起到vt补偿的作用及防止具有共享驱动电路的sa电路中的错误读出的作用。
[0019]
鉴于上文，图1是根据本发明的实施例的dram装置10的框图。dram装置可具有存储体12，存储体12可包含一或多个存储器单元阵列14。每一存储器单元阵列14可经耦合到一或多个感测放大器(sa)块16。sa块16可包含可促进读取及/或写入操作的sa电路，例如本文中详细描述的sa电路。存储器单元阵列14还可经耦合到子字驱动器(swd)块18。swd块18可通过提供可激活存储器单元阵列14中的存储器单元的行或列的电压来促进读取及写入操作。
[0020]
存储体12可由时钟及/或命令信号19控制，时钟及/或命令信号19可由命令块20接收。命令块20可对时钟及/或命令信号19进行解码以生成各种内部控制信号来控制内部电路，例如地址缓冲器22、例如行解码器24及列解码器26的解码器、sa控制块21、数据放大器30及输入/输出(i/o)缓冲器32。例如，基于时钟及/或在命令信号19，命令块20可将命令提供到sa控制块21。sa控制块21可将命令提供到sa块16，所述命令除其它命令外还包含预充电命令、写入命令及读取命令。地址缓冲器22可接收地址信号23。时钟及/或命令信号19及地址信号23可由耦合到存储器装置的处理电路提供，如上文所论述。
[0021]
地址信号23可由地址缓冲器22接收为行地址25a及列地址25b。可将行地址25a提供到行解码器24且可将列地址25b提供到列解码器26。行解码器24及列解码器26可分别用于控制适当swd块18及sa块16，以激活与经请求地址信号23相关联的存储器单元。例如，在读取及/或激活操作中，与行地址25a及列地址25b相关联的存储器单元可由swd块18激活以通过sa块16生成读取数据信号。数据放大器30及i/o缓冲器32可从sa块16接收读取数据信号，放大读取数据信号，且将读取数据传送到外部装置。
[0022]
图2的框图50说明具有共享电路的存储体的潜在布置，如本文中所论述。具体来说，框图50展示存储体12内的存储器单元阵列14、sa块16及swd块18的布局位置的实例。框图50还说明可经定位在sa块16与swd块18之间的交叉点处的电路块52。在所说明系统中，sa块16可包含sa条54。通常，sa条54可包含一或多个sa电路，且每一sa电路可与行相关联。电
路块52可具有用于读取及写入的均衡装置56及/或可驱动sa块16及swd块18的共源极上拉及/或下拉装置58。
[0023]
常规地，由存储器装置存取的数据量的增加可能导致电路块52中的装置56及58的大小以及sa条54的大小的增加，如上文所论述。例如，双倍数据速率5(ddr5)标准可每存储器读取采用16个数据字(即，16n预取)，而双倍数据速率4(ddr4)标准可每存储器读取采用8个数据字(即，8n预取)。每次读取所存取的数据的加倍会导致sa条54的尺寸增加2到3个手指且导致共源极上拉及/或下拉装置58的数目加倍，从而导致存储器装置裸片的面积增加。此外，由于电路尺寸增加，单元恢复定时也会增加。在本文中所描述的实施例中，不同sa块16中的不同sa条54可共享与共源极上拉及/或下拉装置58的连接。此共享将为每一sa条54提供额外驱动电力而不会显著增加上拉及/或下拉装置58的数目或大小。
[0024]
图3是具有共享的共源极上拉连接的存储体的部分的框图70。框图70具有耦合到相邻sa条54a、54b、54c及54d的存储体14a、14b、14c、14d及14e。存储体14a、14b、14c、14d及14e也经耦合到swd块，为了清楚起见在图中省略所述swd块。在所说明系统中，每一sa条(例如，sa条54a、54b、54c及54d)可包含上拉感测放大器p沟道共源极(sapcs)线(sapcs线72a、72b、72c及72d)及下拉感测放大器n沟道共源极线(例如，sancs线74a、74b、74c及74d)。在图3中，可共享来自不同sa条的上拉线的驱动器。为此，连接80a可将sa条54a的sapcs线72a耦合到sa条54c的sapcs线72c。类似地，连接80b可将sa条54b的sapcs线72b耦合到sa条54d的sapcs线72d。因此，一起激活上拉线72a及72c且由sa条54a及54c两者中的驱动电路(例如，晶体管装置)提供电力，并且一起激活上拉线72b及72d且由sa条54b及54d两者中的驱动电路(例如，晶体管装置)提供电力。
[0025]
通常，单个存储体(例如，存储体14a、14b、14c、14d或14e)在激活操作期间是活动的。作为实例，在所说明系统中，由swd电路(未说明)激活存储体14c中的数据行88以进行激活操作。在此情况下，可激活相邻sa条(即，活动sa电路)以从活动存储体读取数据。在这个实例中，可激活上拉线72b及72c以启用sa条54b及54c中的sa电路。然而，如上文所论述，可由于存在连接80a及80b而分别激活上拉线72a及72d。
[0026]
为了防止不邻近于活动存储体(即，空闲sa电路)的sa条54a及54d生成非所要输出，可使用sa条54a及54d内的切换电路来将sa放大器与数据线断开。为了协调这个系统中的切换电路及上拉电路，可使用控制逻辑。在所说明实例中，逻辑块82a、82b、82c及82d分别控制sa条54a、54b、54c及54d。可将控制命令84提供到sa条54a及54d中的切换电路以将sa放大器与数据线断开，而可将控制命令86提供到条54b及54c中的切换电路以将sa放大器与数据线连接。应理解，所说明逻辑块可由多个独立逻辑电路或由单个逻辑电路来实施。
[0027]
图3中的框图70说明具有共享的共源极上拉连接的系统，而图4中的框图90说明具有共享的共源极下拉连接的系统。框图90具有耦合到相邻sa条54a、54b、54c及54d的存储体14a、14b、14c、14d及14e。存储体14a、14b、14c、14d及14e也经耦合到swd块，为了清楚起见在图中省略所述swd块。在所说明系统中，每一sa条(例如，sa条54a、54b、54c及54d)可包含上拉线(例如，sapcs线72a、72b、72c及72d)及下拉线(例如，sancs线74a、74b、74c及74d)。可共享来自不同sa条的下拉线的驱动器。为此，连接92a可将sa条54a的sancs线74a耦合到sa条54c的sancs线74c。类似地，连接92b可将sa条54b的sancs线74b耦合到sa条54d的sancs线74d。因此，一起激活下拉sancs线74a及74c以下拉sa条54a及54c两者中的驱动电路(例如，
晶体管装置)，且一起激活下拉线74b及74d以下拉sa条54b及54d两者中的驱动电路(例如，晶体管装置)。
[0028]
如上文所论述，单个存储体(例如，存储体14a、14b、14c、14d或14e)通常在激活操作期间是活动的。例如，在所说明系统中，由swd电路(未说明)激活存储体14c中的数据行88以进行激活操作。在此情况下，可激活活动sa电路以从活动存储体读取数据。在这个实例中，可激活下拉线74b及74c以启用活动sa条54b及54c中的sa电路。然而，如上文所论述，可由于存在连接92a及92b而分别激活下拉线74a及74d。应注意，上文所描述的连接80a到d及92a到d可指可使用导电迹线及/或导电线实施的电连接器或电耦合元件。
[0029]
正如图3中所说明的存储体，sa条54a及54d内的切换电路可用于将下拉装置与数据线断开，以防止空闲sa条54a及54d生成非所要输出。控制逻辑可协调这个系统中的切换电路及下拉线。在所说明实例中，逻辑块82a、82b、82c及82d分别控制sa条54a、54b、54c及54d。可将控制命令84提供到sa条54a及54d中的切换电路以将sa放大器与数据线断开，而可将控制命令86提供到条54b及54c中的切换电路以将sa放大器与数据线连接。应理解，所说明逻辑块可由多个独立逻辑电路或由单个逻辑电路来实施。
[0030]
图3及4中所说明的系统在两个非相邻sa条之间共享驱动电路。在一些实施例中，可共享两个以上非相邻sa条的驱动电路。例如，4或8个sa上拉线72或下拉线74可经连接且可共享驱动装置(例如，晶体管)。以这种方式分组的sa条数可受限于金属电阻极限及/或特定群组的sa条之间的距离。
[0031]
图5中的流程图100说明用于控制器的使用具有共享驱动电路的上述存储器装置来执行操作的方法。所述过程可由响应于激活操作而控制多个存储体的sa电路的逻辑电路来实施。在初始过程框102中，控制器可接收激活活动存储体中的存储体行的命令。响应于所述命令，可由swd电路或任何其它合适电路激活存储体行。在一些实施例中，存储器地址可用于执行行激活。
[0032]
在过程框104中，控制器可接收激活与活动存储体相邻的活动sa条的命令。所述命令可包含激活活动sa条中的上拉线及下拉线。可激活活动sa条中的驱动电路、与所述活动条共享驱动电路的空闲sa条的上拉及/或下拉线。在决策框106中，控制器可确定sa条是否邻近于活动存储体。如果sa条邻近于活动存储体(即，活动sa条)，那么在过程框108中可激活切换电路以将sa电路连接到数据线。如果sa条不邻近于活动存储体(即，空闲sa条)，那么在过程框110中可去激活切换电路以将sa电路与数据线断开。在过程框112中，sa条可执行读出，且提供对经激活存储体行的读取存取。
[0033]
图6说明可在上文所论述的sa条或电路中的任一者中使用的交叉耦合sa电路120。通常，例如上文所说明的sa条的sa条可具有一或多个交叉耦合sa电路120，其中每一交叉耦合sa电路120用于辅助一个或多个行的读出。为此，sa电路120可感测数据线121的电压的变动且驱动数据线121的电压以执行读出。sa电路120的交叉耦合设计还包含可执行偏置电压补偿(即，vt补偿)且可用于上述sa条中的任一者中的切换电路。切换电路可包含匹配隔离(iso)装置122及匹配位线cp补偿(blcp)装置124。p沟道共源极装置123可用于上拉sa电路120。n沟道共源极装置125可用于下拉sa电路120。p沟道共源极装置123及n沟道共源极装置125的激活可由控制器(例如，通过控制命令84及/或86)来执行。
[0034]
图6中所说明的sa电路120可通过激活切换装置122及124而被置于活动配置中。切
换装置的激活可由控制器(例如，通过控制命令84及/或86)来执行。当切换装置122及124是活动时，装置130中的vt失配得到补偿。数据线可使用装置130及/或132来感测存储器单元内容且通过驱动电路并使用p沟道共源极装置123或n沟道共源极装置125而驱动到对应于存储器单元内容的电压电平(例如，存储位“0”时的下拉电压、存储位“1”时的上拉电压)。
[0035]
sa电路120可通过去激活切换装置122及124而被置于空闲配置。可由控制器(例如，通过控制命令84及/或86)执行切换装置122及124的去激活以即使在共源极装置123或125是活动时也防止sa电路120驱动数据线。当去激活切换装置122及124时，可基于共源极装置的激活来上拉或下拉内部节点127。由于去激活切换装置122及124，数据线121保持电容性且因此不受来自共源极装置123的上拉或来自共源极装置125的下拉的影响。因此，可激活p沟道共源极装置123及/或n沟道共源极装置125以向共享驱动电路的另一sa电路提供驱动能力，而不会影响数据线121。如上文所论述，多个sa条可通过节点80及92彼此耦合以共享驱动电路。为此，节点80及/或92可用于耦合对应sa条中的两个不同sa电路120。此外，为了在所述条内的sa电路120之间提供协调激活，节点80及92也可在单个条内的sa电路120当中连接。
[0036]
本文中所论述的说明书的实施例可促进减小存储器装置中的感测放大电路的尺寸，而不会大幅降低驱动能力及/或数据读出。所论述实施例还可具有更快的存储器单元恢复时间，这可增加存储器装置的操作速度。通过允许在感测放大电路之间共享多个电压驱动装置，上述切换电路的使用可促进减小。在一些实施例中，切换电路还可用于补偿可能与交叉耦合感测放大器设计相关联的电压偏移。
[0037]
虽然本发明中所阐述的实施例可能易于具有各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且已在本文中详细描述。然而，可理解，本发明内容并不意在限于所揭示的特定形式。本发明将覆盖落入如由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。