平行测试装置的制作方法

本发明涉及一种平行测试装置，且更确切地说，涉及用以在存储器装置中的测试模式期间激活未使用部件的存储器装置中的平行测试。

背景技术：

在dram存储器和nand快闪存储器装置中，测试装置配置成验证存储器装置的特征和功能。为了测试大量存储器装置，需要使用通道分配测试来测试所有存储器装置。因此，采用充当自测装置的平行测试装置以确定存储器装置是否故障。然而，在测试期间，平行测试装置需要在数据压缩期间使用单个i/o线将相同数据写入到多个输入/输出(input/output；i/o)线中。由于使用单个i/o线，平行测试装置不可能确定存储器装置中的一或多个故障部件。在一些平行测试装置中，在平行测试装置中内部地采用测试控制器以使用单个i/o线来寻址写入到多个i/o线中的数据，但平行测试装置中的输出驱动器对数据有效窗口至关重要。由于数据设置/保持时间小于数据有效窗口，因此包含i/o缓冲器的未使用部件降低性能，即使存储器装置中只存在轻微故障。

连同克服由于平行测试装置中的至关重要的数据有效窗口所致的存储器装置中的故障检测的需求，可能合乎需要的是开发用于本领域中的某些应用的具有改进故障检测的平行测试装置。

技术实现要素：

本发明提供从外部装置接收测试信号的平行测试装置。

本发明的平行测试装置包含i/o衬垫、多个输入缓冲器以及多个输出驱动器。i/o衬垫配置成执行平行测试装置中的输入/输出操作。输入缓冲器配置成启用写入数据。输出驱动器配置成启用读取数据且将读取数据输出到i/o衬垫。对应于来自外部装置的数据的测试信号在测试模式期间通过平行测试装置中的i/o衬垫传送到输出驱动器。

为了可更好地理解上述内容，如下参考附图详细地描述若干实施例。

附图说明

包含附图以提供对本发明的进一步理解，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的示范性实施例，且与描述一起用来解释本发明的原理。

图1说明根据本发明的示范性实施例的平行测试装置的框图；

图2说明根据本发明的示范性实施例的平行测试装置的示意图；

图3说明根据本发明的示范性实施例的压缩电路的示意图。

具体实施方式

应理解，在不脱离本发明的范围的情况下，可利用其它实施例，且可作出结构性改变。同样，应理解，本文中所使用的措词和术语是出于描述的目的且不应视为是限制性的。本文中使用“包含”、“包括”或“具有”以及其变化形式意在涵盖其后列出的项目和其等效物以及额外项目。除非另有限制，否则术语“连接(connected)”、“耦接(coupled)”以及“安装(mounted)”和其在本文中的变化形式是广义上使用的并且涵盖直接和间接的连接、耦接以及安装。

平行测试装置100包含图1的存储器单元阵列110、压缩电路120以及i/o衬垫130。

平行测试装置200包含存储器单元阵列210、读取/写入驱动器215、压缩电路220、多个输入缓冲器230、多个输出驱动器240、i/o衬垫250以及校准装置260。参考图1和图2，存储器单元阵列210包含多个存储器单元、通常每一存储器单元中具有8个到64个阵列。

压缩电路220配置成在数据压缩期间压缩来自存储器单元阵列210的数据以产生压缩数据。压缩单元220可耦接到多个读取驱动器(又称为rdrv)211、多个写入驱动器(又称为wdrv)212以及输出缓冲器235。换句话说，压缩电路220可压缩来自存储器单元阵列210的数据且将压缩数据输出到输出缓冲器235。在数据压缩期间，相同数据可通过写入数据寄存器(又称为wdata寄存器)225写入到写入驱动器212中。

详细地说，rdrv211和wdrv212形成读取/写入(又称为r/w)驱动器215。读取/写入驱动器215配置成执行存储器单元阵列210中的读取/写入操作。具体来说，rdrv211配置成驱动来自存储器单元阵列210的读取数据。类似地，wdrv212配置成驱动来自存储器单元阵列210的写入数据。

应注意，读取驱动器211-1和写入驱动器212-1形成第一驱动器215-1。类似地，读取驱动器211-2和写入驱动器212-2形成第二驱动器215-2。另一方面，读取驱动器211-n和写入驱动器212-n形成第n驱动器215-n，其中n是自然数。

输入缓冲器230和输出驱动器240耦接在压缩电路220与i/o衬垫250之间。输入缓冲器230配置成启用写入数据。换句话说，输入缓冲器230配置成缓冲从i/o衬垫250接收到的数据且输出缓冲数据。

在正常模式中的读取操作期间，输出驱动器240配置成启用读取数据且将读取数据输出到i/o衬垫250。输入缓冲器230可不在正常模式期间操作。另一方面，在正常模式中的写入操作期间，输入缓冲器230从i/o衬垫250接收写入数据，且输出驱动器240可不操作。

相反，在测试模式期间，对应于来自外部装置的数据的测试信号rcvout响应于测试模式启用信号tm而通过i/o衬垫250传送到输出驱动器240。应注意，在测试模式期间，对应于来自外部装置的数据的测试信号rcvout不传送到输入缓冲器230。

在这个实施例中，由外部装置产生的数据是双态触变型样(togglingpattern)。具体来说，数据是方形脉冲。

在一些实施例中，由外部装置产生的数据是具有不同时段的脉冲，由此由外部装置产生的数据图案的类型在本发明中不受限制，由此增强平行测试装置200中的灵活性。

i/o衬垫250耦接到输出驱动器240和输入驱动器230。i/o衬垫250细分成多个i/o衬垫单元(dq[0]到dq[15])。来自压缩电路220的压缩数据传送到一个衬垫dq[0]。举例来说，i/o衬垫dq[0]是所使用的衬垫，且其余衬垫单元dq[1]到衬垫单元dq[15]可以是未使用的衬垫。换句话说，在这个实施例中，dq[0]是数据衬垫。应注意，可在测试模式期间选择平行测试装置200中的任何衬垫作为数据衬垫。

举例来说，存储器装置(如dram、nand快闪存储器)可配置成在测试模式期间压缩数据。应注意，可在测试模式期间使用多个i/o衬垫单元当中的专用数据衬垫(如dq[0])，且其余i/o衬垫单元dq[1]到i/o衬垫单元dq[15]在测试模式期间是未使用的i/o衬垫单元且受应力。

校准装置260包含延迟锁定回路(delay-lockedloop；dll)时钟产生器265。校准装置260配置成通过i/o衬垫zq产生校准方案以调谐输出驱动器240。在测试模式期间使用i/o衬垫zq以将校准方案提供到平行测试装置200。dll时钟产生器265配置成在测试模式期间对平行测试装置200产生内部时钟。

基于以上，对应于来自外部装置的数据的测试信号rcvout不来自内部电路。通过使用来自外部装置的测试信号rcvout，可实施任何种类的测试图案，由此增强平行测试装置的灵活性。包含校准装置以向平行测试装置提供额外驱动强度。

图3说明根据本发明的示范性实施例的压缩电路的示意图。压缩电路300包含多个互斥nor门(xnor1，xnor2)310和and门320。

参考图2，压缩电路300配置成压缩来自存储器单元阵列210的数据。压缩电路300可耦接到多个读取驱动器(又称为rdrv)211、多个写入驱动器(又称为wdrv)212以及输出缓冲器235。换句话说，压缩电路220可压缩来自存储器单元阵列210的数据且将压缩数据输出到输出缓冲器235。在数据压缩期间，相同数据可通过写入数据寄存器(又称为wdata寄存器)225写入到wdrv212中。

在这个实施例中，xnor门310是2-输入xnor门。参考图2，xnor1可对来自第一驱动器215-1的输出和来自第二驱动器215-2的输出执行互斥xnor操作且产生第一压缩输出x。换句话说，第一驱动器的输出是a且第二驱动器的输出是b且产生第一压缩输出x。

类似地，xnor2可对来自第n-1驱动器215-n-1的输出和来自第n驱动器215-n的输出执行互斥xnor操作且产生第二压缩输出y。详细地说，第n-1驱动器的输出是c且第n驱动器的输出是d且产生第二压缩输出y。

在一些实施例中，xnor门是n-输入，其中n是自然数，由此xnor门310中的输入的数目在本发明中不受限制。

在获得第一压缩输出x和第二压缩输出y之后，and门320配置成执行求和操作以提供压缩输出数据z的总和。

在这个实施例中，and门320是2-输入and门。

在一些实施例中，and门320是n-输入and门，n的值是基于压缩输出的数目。

在本发明中的实施例的概述中，通过使用来自外部装置的测试信号，可实施任何种类的测试图案，由此增强平行测试装置的灵活性。包含校准装置以向平行测试装置提供额外驱动强度。此外，基于由外部装置提供的测试信号，所有未使用的衬垫受应力以在测试模式期间检测平行测试装置中的故障。

本领域的技术人员将明白，在不脱离本发明的范围或精神的情况下，可对所发明的实施例进行各种修改和变化。鉴于前述内容，希望本发明涵盖属于所附权利要求和其等效物的范围内的本发明的修改及变化。