半导体器件的制作方法

相关申请的交叉引用

本申请要求于2019年10月30日提交的申请号为no.10-2019-0136530的韩国专利申请的优先权，其全部内容通过引用合并于此。

本公开的实施例涉及半导体器件，并且更具体地，涉及提供测试模式的半导体器件，在所述测试模式中执行用于数据所包括的位的压缩测试。

背景技术：

就诸如动态随机存取存储器(dram)器件的半导体器件而言，必须在每个半导体芯片(即，每个半导体器件)中甚至没有单个位故障的情况下精确地执行读取操作和写入操作。然而，且不论制造工艺技术，因为随着技术的发展，集成在单个半导体芯片中的单元的数量增加，所以单元故障的可能性可能变得更高。因此，如果未精确执行对半导体器件中所包括的故障单元的测试，则可能难以保证半导体芯片的可靠性。

近来，已经开发了半导体器件的各种测试技术。特别地，非常重要的是，与高集成度半导体器件的可靠测试一起，以高速对高集成度半导体器件中包括的多个单元的特性进行测试。由于半导体器件的测试时间在半导体器件的开发周期方面直接影响半导体器件的制造成本，因此就全球半导体市场上的生产效率和竞争而言，缩短测试时间可能成为重要的问题。因此，已经提出了并行测试以减少半导体器件的测试时间。

根据并行测试，在测试模式下，可以将半导体器件中的所有存储体使能，并且可以将一个测试引脚分配给每个存储体以压缩和输出存储体中的所有数据。因此，可以减少测试时间。

技术实现要素：

根据一个实施例，一种半导体器件包括行地址生成电路、第一区域和第二区域。所述行地址生成电路被配置为从激活信号和第一存储体地址生成第一行地址，并且被配置为从所述激活信号和第二存储体地址生成第二行地址。所述第一区域由所述第一行地址和内部地址来激活。所述第二区域由所述第二行地址和所述内部地址来激活。根据命令/地址信号来选择性地生成所述第一存储体地址与所述第二存储体地址中的一个。

根据另一实施例，一种半导体器件包括行地址生成电路、存储区域和压缩电路。所述行地址生成电路被配置为从第一存储体地址和第二存储体地址生成第一行地址和第二行地址，根据激活信号和命令/地址信号来选择性地生成所述第一行地址与所述第二行地址中的一个。所述存储区域包括第一区域和第二区域。所述存储区域从储存在所述第一区域和所述第二区域中的第一内部数据和第二内部数据来生成数据，其中，所述第一区域和所述第二区域由所述第一行地址和所述第二行地址以及内部地址来激活。所述压缩电路比较并压缩所述数据的位信号以生成比较信号。

根据又一实施例，一种半导体器件包括行地址生成电路、第一存储区域和第二存储区域。所述行地址生成电路在激活信号被使能时从第一、第二、第三和第四存储体地址生成第一、第二、第三和第四行地址。所述第一存储区域将储存在由所述第一行地址和第二行地址以及内部地址来激活的第一区域和第二区域中的第一内部数据和第二内部数据输出为数据。所述第二存储区域将储存在由所述第三行地址和第四行地址以及内部地址来激活的第三区域和第四区域中的第三内部数据和第四内部数据输出为所述数据。根据命令/地址信号来选择性地生成所述第一存储体地址与所述第二存储体地址中的一个，并且根据所述命令/地址信号来选择性地生成所述第三存储体地址与所述第四存储体地址中的一个。

附图说明

图1是示出根据本公开的一个实施例的半导体器件的配置的框图。

图2是示出图1的半导体器件中所包括的激活信号生成电路和存储体地址生成电路的操作的表。

图3是示出图1的半导体器件中所包括的行地址生成电路的配置的框图。

图4是示出图3的行地址生成电路中包括的第一行地址生成电路的配置的电路图。

图5是示出图3的行地址生成电路中包括的第二行地址生成电路的配置的电路图。

图6是示出图1的半导体器件中所包括的存储区域的配置的框图。

图7是示出图6的存储区域中包括的数据输入/输出(i/o)电路的配置的电路图。

图8是示出图1的半导体器件中所包括的压缩电路的配置的电路图。

图9是示出根据本公开的实施例的半导体器件的测试模式的时序图。

图10是示出根据本公开的另一实施例的半导体器件的配置的框图。

图11是示出图10的半导体器件中所包括的激活信号生成电路和存储体地址生成电路的操作的表。

图12是示出采用了参考图1至图11描述的半导体器件中的至少一个半导体器件的电子系统的配置的框图。

具体实施方式

在下文中，参考附图描述了本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。

如图1所示，根据一个实施例的半导体器件1可以包括激活信号生成电路10、存储体地址生成电路20、行地址生成电路30、内部地址生成电路40、存储区域50和压缩电路60。

激活信号生成电路10可以同步于时钟信号clk以从芯片选择信号cs以及第一至第六命令/地址信号ca<1:6>中的第一和第二命令/地址信号ca<1:2>生成激活信号act。激活信号生成电路10可以同步于时钟信号clk以生成激活信号act，当芯片选择信号cs以及第一和第二命令/地址信号ca<1:2>具有预定逻辑电平组合时，所述激活信号act被使能。激活信号生成电路10可以同步于时钟信号clk以生成激活信号act，在具有预定逻辑电平组合的芯片选择信号cs以及第一和第二命令/地址信号ca<1:2>被输入到激活信号生成电路10的时间开始经过了预定时间段之后，所述激活信号act被使能。用于生成激活信号act的预定时间段可以根据实施例而设置得不同。

稍后参考图2详细描述用于生成激活信号act的芯片选择信号cs以及第一和第二命令/地址信号ca<1:2>的逻辑电平。

存储体地址生成电路20可以从测试模式信号tm、芯片选择信号cs和第一至第六命令/地址信号ca<1:6>生成第一存储体地址ba1<1:16>。存储体地址生成电路20可以生成第一存储体地址ba1<1:16>，当测试模式信号tm被使能时，所述第一存储体地址ba1<1:16>的所有的位信号由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来使能。存储体地址生成电路20可以生成第一存储体地址ba1<1:16>，当测试模式信号tm被禁止时，所述第一存储体地址ba1<1:16>的位信号中的一部分通过芯片选择信号cs和第一至第六命令/地址信号ca<1:6>被选择性地使能。

存储体地址生成电路20可以从测试模式信号tm、芯片选择信号cs和第一至第六命令/地址信号ca<1:6>生成第二存储体地址ba2<1:16>。存储体地址生成电路20可以生成第二存储体地址ba2<1:16>，当测试模式信号tm被使能时，所述第二存储体地址ba2<1:16>的所有的位信号由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来使能。存储体地址生成电路20可以生成第二存储体地址ba2<1:16>，当测试模式信号tm被禁止时，所述第二存储体地址ba2<1:16>的位信号中的一部分由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来选择性地使能。

稍后参考图2详细描述用于生成第一存储体地址ba1<1:16>和第二存储体地址ba2<1:16>的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>的逻辑电平。测试模式信号tm可以被设置为被使能以执行并行测试的信号。芯片选择信号cs和第一至第六命令/地址信号ca<1:6>可以由外部设备提供。

当激活信号act被使能时，行地址生成电路30可以从第一存储体地址ba1<1:16>生成第一行地址ra1<1:16>。当激活信号act被使能时，行地址生成电路30可以缓冲第一存储体地址ba1<1:16>以生成第一行地址ra1<1:16>。

当激活信号act被使能时，行地址生成电路30可以从第二存储体地址ba2<1:16>生成第二行地址ra2<1:16>。当激活信号act被使能时，行地址生成电路30可以缓冲第二存储体地址ba2<1:16>以生成第二行地址ra2<1:16>。

内部地址生成电路40可以接收测试模式信号tm和地址add<1:4>以生成内部地址iadd<1:16>。内部地址生成电路40可以生成内部地址iadd<1:16>，当测试模式信号tm被使能时，所述内部地址iadd<1:16>的位信号被顺序地使能。内部地址生成电路40可以对地址add<1:4>进行解码以生成内部地址iadd<1:16>，当测试模式信号tm被禁止时，所述内部地址iadd<1:16>的位信号中的一部分被选择性地使能。地址add<1:4>可以由外部设备提供。

存储区域50可以包括被称为第一区域51的第一存储区域和被称为第二区域52的第二存储区域。

第一区域51可以由第一行地址ra1<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。

第二区域52可以由第二行地址ra2<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。

存储区域50可以被设置为包括多个字线和多个存储单元的存储体。

压缩电路60可以将数据data<1:16>相互比较，并且可以将数据data<1:16>压缩以生成比较信号cmp。压缩电路60可以生成比较信号cmp，当数据data<1:16>中所包括的位具有相同的逻辑电平时，所述比较信号cmp被使能。压缩电路60可以将比较信号cmp输出到外部测试设备。

下文中参考图2描述激活信号生成电路10的操作。

激活信号生成电路10可以生成激活信号act，当具有逻辑“低(l)”电平的芯片选择信号cs、具有逻辑“低(l)”电平的第一命令/地址信号ca<1>和具有逻辑“低(l)”电平的第二命令/地址信号ca<2>与时钟信号clk同步地被输入时，所述激活信号act被使能为具有逻辑“高”电平。用于生成激活信号act的芯片选择信号cs、第一命令/地址信号ca<1>和第二命令/地址信号ca<2>的逻辑电平可以根据实施例而设置得不同。

在下文中参考图2描述存储体地址生成电路20的操作。

存储体地址生成电路20可以生成第一存储体地址ba1<1:16>，在测试模式信号tm被使能的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“高(h)”电平的第一命令/地址信号ca<1>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则所述第一存储体地址ba1<1:16>的所有的位信号根据第三至第六命令/地址信号ca<3:6>的逻辑电平而被使能。在这种情况下，第三至第六命令/地址信号ca<3:6>全部可以具有逻辑“高(h)”电平或逻辑“低(l)”电平。

存储体地址生成电路20可以生成第二存储体地址ba2<1:16>，在测试模式信号tm被使能的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“低(l)”电平的第一命令/地址信号ca<1>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则所述第二存储体地址ba2<1:16>的所有的位信号根据第三至第六命令/地址信号ca<3:6>的逻辑电平而被使能。在这种情况下，第三至第六命令/地址信号ca<3:6>全部可以具有逻辑“高(h)”电平或逻辑“低(l)”电平。

存储体地址生成电路20可以生成第一存储体地址ba1<1:16>，在测试模式信号tm被禁止的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“高(h)”电平的第一命令/地址信号ca<1>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则通过对第三至第六命令/地址信号ca<3:6>进行解码，所述第一存储体地址ba1<1:16>的位信号中的一个位信号被选择性地使能。

存储体地址生成电路20可以生成第二存储体地址ba2<1:16>，在测试模式信号tm被禁止的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“低(l)”电平的第一命令/地址信号ca<1>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则通过对第三至第六命令/地址信号ca<3:6>进行解码，所述第二存储体地址ba2<1:16>的位信号中的一个位信号被选择性地使能。

参考图3，行地址生成电路30可以包括第一行地址生成电路31和第二行地址生成电路32。

当激活信号act被使能时，第一行地址生成电路31可以从第一存储体地址ba1<1:16>生成第一行地址ra1<1:16>。当激活信号act被使能时，第一行地址生成电路31可以缓冲第一存储体地址ba1<1:16>以生成第一行地址ra1<1:16>。

当激活信号act被使能时，第二行地址生成电路32可以从第二存储体地址ba2<1:16>生成第二行地址ra2<1:16>。当激活信号act被使能时，第二行地址生成电路32可以缓冲第二存储体地址ba2<1:16>以生成第二行地址ra2<1:16>。

参考图4，第一行地址生成电路31可以包括第一预驱动信号生成电路311、第一驱动电路312和第一锁存电路313。

第一预驱动信号生成电路311可以使用与非门nand11来实现。当激活信号act被使能为具有逻辑“高(h)”电平时，第一预驱动信号生成电路311可以将第一存储体地址ba1<1:16>反相缓冲以生成第一预驱动信号pdrv1<1:16>。第一预驱动信号生成电路311可以对激活信号act和第一存储体地址ba1<1:16>执行逻辑与非运算以生成第一预驱动信号pdrv1<1:16>。

第一驱动电路312可以被实现为包括：pmos晶体管p11，其耦接在电源电压vdd端子与节点nd11之间，并且通过第一预驱动信号pdrv1<1:16>被导通以将节点nd11上拉至电源电压vdd；nmos晶体管n11，其耦接在节点nd11与接地电压vss端子之间，并通过预充电信号pcg被导通以将节点nd11下拉至接地电压vss；以及nmos晶体管n12，其耦接在节点nd11与接地电压vss端子之间，并通过复位信号rst被导通以将节点nd11下拉至接地电压vss。当第一预驱动信号pdrv1<1:16>被使能为具有逻辑“低”电平时，第一驱动电路312可以上拉节点nd11以生成具有逻辑“高”电平的第一驱动信号drv1<1:16>。当预充电信号pcg被使能为具有逻辑“高”电平时，第一驱动电路312可以下拉节点nd11以生成具有逻辑“低”电平的第一驱动信号drv1<1:16>。当复位信号rst被使能为具有逻辑“高”电平时，第一驱动电路312可以下拉节点nd11以生成具有逻辑“低”电平的第一驱动信号drv1<1:16>。预充电信号pcg可以被设置为在激活操作之后被使能以执行预充电操作的信号。复位信号rst可以被设置为被使能以执行初始化操作的信号。

第一锁存电路313可以使用反相器iv11、iv12和iv13来实现。第一锁存电路313可以锁存第一驱动信号drv1<1:16>。第一锁存电路313可以对第一驱动信号drv1<1:16>的锁存信号进行缓冲以生成第一行地址ra1<1:16>。

同时，尽管图4以包括第一预驱动信号生成电路311、第一驱动电路312和第一锁存电路313的单个电路来示出第一行地址生成电路31，但是第一行地址生成电路31可以使用16个电路来实现，每个电路具有与图4所示的电路相同的配置。在这种情况下，构成第一行地址生成电路31的16个电路中的每个电路可以接收第一存储体地址ba1<1:16>所包括的位之中的任意一个位和激活信号act，并且可以输出第一行地址ra1<1:16>所包括的位之中的任意一个位。

参考图5，第二行地址生成电路32可以包括第二预驱动信号生成电路321、第二驱动电路322和第二锁存电路323。

第二预驱动信号生成电路321可以使用与非门nand21来实现。当激活信号act被使能为具有逻辑“高(h)”电平时，第二预驱动信号生成电路321可以将第二存储体地址ba2<1:16>反相缓冲以生成第二预驱动信号pdrv2<1:16>。第二预驱动信号生成电路321可以对激活信号act和第二存储体地址ba2<1:16>执行逻辑与非运算以生成第二预驱动信号pdrv2<1:16>。

第二驱动电路322可以被实现为包括：pmos晶体管p21，其耦接在电源电压vdd端子与节点nd21之间，并且通过第二预驱动信号pdrv2<1:16>被导通以将节点nd21上拉至电源电压vdd；nmos晶体管n21，其耦接在节点nd21与接地电压vss端子之间，并通过预充电信号pcg被导通以将节点nd21下拉至接地电压vss；以及nmos晶体管n22，其耦接在节点nd21与接地电压vss端子之间，并通过复位信号rst被导通以将节点nd21下拉至接地电压vss。当第二预驱动信号pdrv2<1:16>被使能为具有逻辑“低”电平时，第二驱动电路322可以上拉节点nd21以生成具有逻辑“高”电平的第二驱动信号drv2<1:16>。当预充电信号pcg被使能为具有逻辑“高”电平时，第二驱动电路322可以下拉节点nd21以生成具有逻辑“低”电平的第二驱动信号drv2<1:16>。当复位信号rst被使能为具有逻辑“高”电平时，第二驱动电路322可以下拉节点nd21以生成具有逻辑“低”电平的第二驱动信号drv2<1:16>。

第二锁存电路323可以使用反相器iv21、iv22和iv23来实现。第二锁存电路323可以锁存第二驱动信号drv2<1:16>。第二锁存电路323可以对第二驱动信号drv2<1:16>的锁存信号进行缓冲以生成第二行地址ra2<1:16>。

同时，尽管图5以包括第二预驱动信号生成电路321、第二驱动电路322和第二锁存电路323的单个电路来示出第二行地址生成电路32，但是第二行地址生成电路32可以使用16个电路来实现，每个电路具有与图5所示的电路相同的配置。在这种情况下，构成第二行地址生成电路32的16个电路中的每一个可以接收第二存储体地址ba2<1:16>所包括的位之中的任意一个位和激活信号act，并且可以输出第二行地址ra2<1:16>所包括的位之中的任意一个位。

参考图6，存储区域50可以包括第一区域51、第二区域52和数据i/o电路53。

第一区域51可以包括第一至第十六字线wl<1:16>，通过第一行地址ra1<1:16>将所述字线wl<1:16>中的一个激活。第一区域51可以从与第一至第十六字线wl<1:16>中的一个字线相连接的至少一个存储单元(未示出)生成第一内部数据id1<1:16>，所述一个字线通过第一行地址ra1<1:16>和内部地址iadd<1:16>被激活。第一区域51中包括的字线的数量可以根据实施例而设置得不同。

第二区域52可以包括第十七至第三十二字线wl<17:32>，通过第二行地址ra2<1:16>将所述字线wl<17:32>中的一个激活。第二区域52可以从与第十七至第三十二字线wl<17:32>中的一个字线相连接的至少一个存储单元(未示出)生成第二内部数据id2<1:16>，所述一个字线通过第二行地址ra2<1:16>和内部地址iadd<1:16>被激活。第二区域52中包括的字线的数量可以根据实施例而设置得不同。

当激活信号act被使能时，数据i/o电路53可以从第一内部数据id1<1:16>生成数据data<1:16>。当激活信号act被使能时，数据i/o电路53可以从第二内部数据id2<1:16>生成数据data<1:16>。

参考图7，数据i/o电路53可以包括第一数据i/o电路510和第二数据i/o电路520。

第一数据i/o电路510可以包括第一上拉/下拉信号生成电路511和第三驱动电路512。

第一上拉/下拉信号生成电路511可以使用反相器iv31、与非门nand31以及或非门nor31来实现。当激活信号act被使能为具有逻辑“高”电平时，第一上拉/下拉信号生成电路511可以将第一内部数据id1<1:16>反相缓冲以生成第一上拉信号pu1<1:16>。当激活信号act被使能为具有逻辑“高”电平时，第一上拉/下拉信号生成电路511可以将第一内部数据id1<1:16>反相缓冲以生成第一下拉信号pd1<1:16>。

第三驱动电路512可以被配置为包括：pmos晶体管p31，其耦接在电源电压vdd端子与节点nd31之间，并且通过第一上拉信号pu1<1:16>被导通以将节点nd31上拉至电源电压vdd；和nmos晶体管n31，其耦接在节点nd31和接地电压vss端子之间，并通过第一下拉信号pd1<1:16>被导通以将节点nd31下拉至接地电压vss。当第一上拉信号pu1<1:16>被使能为具有逻辑“低”电平时，第三驱动电路512可以上拉节点nd31以生成具有逻辑“高”电平的数据data<1:16>。当第一下拉信号pd1<1:16>被使能为具有逻辑“高”电平时，第三驱动电路512可以下拉节点nd31以生成具有逻辑“低”电平的数据data<1:16>。

第二数据i/o电路520可以包括第二上拉/下拉信号生成电路521和第四驱动电路522。

第二上拉/下拉信号生成电路521可以使用反相器iv41、与非门nand41以及或非门nor41来实现。当激活信号act被使能为具有逻辑“高”电平时，第二上拉/下拉信号生成电路521可以将第二内部数据id2<1:16>反相缓冲以生成第二上拉信号pu2<1:16>。当激活信号act被使能为具有逻辑“高”电平时，第二上拉/下拉信号生成电路521可以将第二内部数据id2<1:16>反相缓冲以生成第二下拉信号pd2<1:16>。

第四驱动电路522可以被配置为包括：pmos晶体管p41，其耦接在电源电压vdd端子与节点nd41之间，并且通过第二上拉信号pu2<1:16>被导通以将节点nd41上拉至电源电压vdd；和nmos晶体管n41，其耦接在节点nd41与接地电压vss端子之间，并通过第二下拉信号pd2<1:16>被导通以将节点nd41下拉到接地电压vss。当第二上拉信号pu2<1:16>被使能为具有逻辑“低”电平时，第四驱动电路522可以上拉节点nd41以生成具有逻辑“高”电平的数据data<1:16>。当第二下拉信号pd2<1:16>被使能为具有逻辑“高”电平时，第四驱动电路522可以下拉节点nd41以生成具有逻辑“低”电平的数据data<1:16>。

同时，尽管图7以包括第一数据i/o电路510和第二数据i/o电路520的单个电路示出了数据i/o电路53，但是数据i/o电路53可以使用16个电路来实现，每个电路具有与图7所示的电路相同的配置。在这种情况下，这16个电路中的每一个可以接收第一内部数据id1<1:16>所包括的位之中的任意一个位和第二内部数据id2<1:16>所包括的位之中的任意一个位，并且可以输出数据data<1:16>所包括的位之中的任意一个位。

参考图8，压缩电路60可以使用异或非门enr51、enr52、enr53、enr54、enr55、enr56、enr57和enr58、与非门nand51和nand52、以及或非门nor51来实现。

压缩电路60可以将数据data<1:16>中所包括的位的逻辑电平彼此比较，并且可以压缩比较结果以生成比较信号cmp。当数据data<1:16>中包括的所有的位都具有相同的逻辑电平时，压缩电路60可以生成具有逻辑“高”电平的比较信号cmp。当被输入到异或非门enr51、enr52、enr53、enr54、enr55、enr56、enr57和enr58中的至少一个异或非门的一对数据位具有不同的逻辑电平时，压缩电路60可以生成具有逻辑“低”电平的比较信号cmp。

下文中参考图9描述根据一个实施例的半导体器件1的测试模式。

在时间“t1”处，具有逻辑“低”电平的芯片选择信号cs以及具有逻辑“低”电平的第一和第二命令/地址信号ca<1:2>可以同步于时钟信号clk被输入到激活信号生成电路10。

在时间“t2”处，具有逻辑“高”电平的芯片选择信号cs和具有逻辑“高”电平的第一命令/地址信号ca<1>可以与时钟信号clk同步地被输入到激活信号生成电路10。

在时间“t3”处，激活信号生成电路10可以基于在时间“t1”处与时钟信号clk同步地输入的具有逻辑“低”电平的芯片选择信号cs以及具有逻辑“低”电平的第一和第二命令/地址信号ca<1:2>来生成具有逻辑“高”电平的激活信号act。

存储体地址生成电路20可以基于在时间“t2”处与时钟信号clk同步地输入的具有逻辑“高”电平的芯片选择信号cs和具有逻辑“高”电平的第一命令/地址信号ca<1>以及在时间“t3”处与时钟信号clk同步地输入的第三至第六命令/地址信号ca<3:6>来生成第一存储体地址ba1<1:16>。在这种情况下，第一存储体地址ba1<1:16>中包括的所有的位可以被使能为具有逻辑“高”电平。

第一行地址生成电路31可以基于具有逻辑“高”电平的激活信号act，从第一存储体地址ba1<1:16>生成第一行地址ra1<1:16>。

从时间“t4”开始，存储区域50的第一区域51可以由第一行地址ra1<1:16>和内部地址iadd<1:16>来激活以生成数据data<1:16>。

在时间“t5”处，压缩电路60可以生成比较信号cmp，当数据data<1:16>中包括的所有的位具有相同的逻辑电平时，所述比较信号cmp被使能为具有逻辑“高”电平。压缩电路60可以将比较信号cmp输出到外部测试设备。比较信号cmp被使能为具有逻辑“高”电平意味着第一区域51中包括的所有的存储单元(未示出)都是没有任何故障单元的正常存储单元。

在时间“t6”处，具有逻辑“低”电平的芯片选择信号cs以及具有逻辑“低”电平的第一和第二命令/地址信号ca<1:2>可以同步于时钟信号clk被输入到激活信号生成电路10。

在时间“t7”处，具有逻辑“高”电平的芯片选择信号cs和具有逻辑“低”电平的第一命令/地址信号ca<1>可以同步于时钟信号clk被输入到激活信号生成电路10。

在时间“t8”处，激活信号生成电路10可以基于在时间“t6”处与时钟信号clk同步地输入的具有逻辑“低”电平的芯片选择信号cs以及具有逻辑“低”电平的第一和第二命令/地址信号ca<1:2>来生成具有逻辑“高”电平的激活信号act。

存储体地址生成电路20可以基于在时间“t7”处与时钟信号clk同步地输入的具有逻辑“高”电平的芯片选择信号cs和具有逻辑“低”电平的第一命令/地址信号ca<1>以及在时间“t8”处与时钟信号clk同步地输入的第三至第六命令/地址信号ca<3:6>来生成第二存储体地址ba2<1:16>。在这种情况下，第二存储体地址ba2<1:16>中包括的所有的位可以被使能为具有逻辑“高”电平。

第二行地址生成电路32可以基于具有逻辑“高”电平的激活信号act，从第二存储体地址ba2<1:16>生成第二行地址ra2<1:16>。

从时间“t9”开始，存储区域50的第二区域52可以由第二行地址ra2<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。

在时间“t10”处，压缩电路60可以生成比较信号cmp，当数据data<1:16>中包括的所有的位具有相同的逻辑电平时，所述比较信号cmp被使能为具有逻辑“高”电平。压缩电路60可以将比较信号cmp输出到外部测试设备。比较信号cmp被使能为具有逻辑“高”电平意味着第二区域52中包括的所有的存储单元(未示出)都是没有任何故障单元的正常存储单元。

如上所述，根据一个实施例的半导体器件可以被设计为将存储区域划分为多个区域，可以生成与存储区域所包括的多个区域中的相应区域相对应的多个行地址，并且可以提供用于执行数据的压缩测试的测试模式从而减少测试时间，所述数据是通过将被多个行地址分配的多个区域激活所生成的。

图10是示出根据本公开的另一实施例的半导体器件2的配置的框图。

如图10所示，半导体器件2可以包括激活信号生成电路100、存储体地址生成电路200、行地址生成电路300、内部地址生成电路400、第一存储区域500、第二存储区域600和压缩电路700。

激活信号生成电路100可以同步于时钟信号clk以从芯片选择信号cs以及第一至第六命令/地址信号ca<1:6>中的第一和第二命令/地址信号ca<1:2>生成激活信号act。激活信号生成电路100可以同步于时钟信号clk以生成激活信号act，当芯片选择信号cs以及第一和第二命令/地址信号ca<1:2>具有预定逻辑电平组合时，所述激活信号act被使能。稍后参考图11详细描述用于生成激活信号act的芯片选择信号cs以及第一和第二命令/地址信号ca<1:2>的逻辑电平。

存储体地址生成电路200可以从测试模式信号tm、芯片选择信号cs以及第一至第六命令/地址信号ca<1:6>生成第一存储体地址ba1<1:16>。存储体地址生成电路200可以生成第一存储体地址ba1<1:16>，当测试模式信号tm被使能时，所述第一存储体地址ba1<1:16>的所有的位信号由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来使能。存储体地址生成电路200可以生成第一存储体地址ba1<1:16>，当测试模式信号tm被禁止时，所述第一存储体地址ba1<1:16>的位信号中的一部分由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来选择性地使能。

存储体地址生成电路200可以从测试模式信号tm、芯片选择信号cs以及第一至第六命令/地址信号ca<1:6>生成第二存储体地址ba2<1:16>。存储体地址生成电路200可以生成第二存储体地址ba2<1:16>，当测试模式信号tm被使能时，所述第二存储体地址ba2<1:16>的所有的位信号由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来使能。存储体地址生成电路200可以生成第二存储体地址ba2<1:16>，当测试模式信号tm被禁止时，所述第二存储体地址ba2<1:16>的位信号中的一部分由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来选择性地使能。

存储体地址生成电路200可以从测试模式信号tm、芯片选择信号cs以及第一至第六命令/地址信号ca<1:6>生成第三存储体地址ba3<1:16>。存储体地址生成电路200可以生成第三存储体地址ba3<1:16>，当测试模式信号tm被使能时，所述第三存储体地址ba3<1:16>的所有的位信号由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来使能。存储体地址生成电路200可以生成第三存储体地址ba3<1:16>，当测试模式信号tm被禁止时，所述第三存储体地址ba3<1:16>的位信号中的一部分由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来选择性地使能。

存储体地址生成电路200可以从测试模式信号tm、芯片选择信号cs以及第一至第六命令/地址信号ca<1:6>生成第四存储体地址ba4<1:16>。存储体地址生成电路200可以生成第四存储体地址ba4<1:16>，当测试模式信号tm被使能时，所述第四存储体地址ba4<1:16>的所有的位信号由芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来使能。存储体地址生成电路200可以生成第四存储体地址ba4<1:16>，当测试模式信号tm被禁止时，所述第四存储体地址ba4<1:16>的位信号中的一部分通过芯片选择信号cs和第一至第六命令/地址信号ca<1:6>来选择性地使能。

稍后参考图11详细描述用于生成第一存储体地址至第四存储体地址ba1<1:16>、ba2<1:16>、ba3<1:16>和ba4<1:16>的芯片选择信号cs和第一至第六命令/地址信号ca<1:6>的逻辑电平。

当激活信号act被使能时，行地址生成电路300可以从第一存储体地址ba1<1:16>生成第一行地址ra1<1:16>。当激活信号act被使能时，行地址生成电路300可以缓冲第一存储体地址ba1<1:16>以生成第一行地址ra1<1:16>。

当激活信号act被使能时，行地址生成电路300可以从第二存储体地址ba2<1:16>生成第二行地址ra2<1:16>。当激活信号act被使能时，行地址生成电路300可以缓冲第二存储体地址ba2<1:16>以生成第二行地址ra2<1:16>。

当激活信号act被使能时，行地址生成电路300可以从第三存储体地址ba3<1:16>生成第三行地址ra3<1:16>。当激活信号act被使能时，行地址生成电路300可以缓冲第三存储体地址ba3<1:16>以生成第三行地址ra3<1:16>。

当激活信号act被使能时，行地址生成电路300可以从第四存储体地址ba4<1:16>生成第四行地址ra4<1:16>。当激活信号act被使能时，行地址生成电路300可以缓冲第四存储体地址ba4<1:16>以生成第四行地址ra4<1:16>。

同时，图10中所示的行地址生成电路300可以被实现为具有与图3至图5中所示的行地址生成电路30基本相同的配置，除了其i/o信号的数量之外。因此，在下文中省略了行地址生成电路300的详细描述。

内部地址生成电路400可以接收测试模式信号tm和地址add<1:4>以生成内部地址iadd<1:16>。内部地址生成电路400可以生成内部地址iadd<1:16>，当测试模式信号tm被使能时，所述内部地址iadd<1:16>的位信号被顺序地使能。内部地址生成电路400可以对地址add<1:4>进行解码以生成内部地址iadd<1:16>，当测试模式信号tm被禁止时，所述内部地址iadd<1:16>的位信号中的一部分被选择性地使能。

第一存储区域500可以包括第一存储子区域530和第二存储子区域540。第一存储子区域530可以由第一行地址ra1<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。第二存储子区域540可以由第二行地址ra2<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。同时，第一存储区域500可以被实现为具有与图6和图7所示的存储区域50相同的电路。因此，在下文中省略第一存储区域500的详细描述。

第二存储区域600可以包括第三存储子区域630和第四存储子区域640。第三存储子区域630可以由第三行地址ra3<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。第四存储子区域640可以由第四行地址ra4<1:16>和内部地址iadd<1:16>激活以生成数据data<1:16>。同时，第二存储区域600可以被实现为具有与图6和图7中所示的存储区域50相同的电路。因此，在下文中省略第二存储区域600的详细描述。

压缩电路700可以将数据data<1:16>彼此进行比较，并且可以压缩数据data<1:16>以生成比较信号cmp。压缩电路700可以生成比较信号cmp，当数据data<1:16>中包括的位具有相同的逻辑电平时，所述比较信号cmp被使能。压缩电路700可以将比较信号cmp输出到外部测试设备。同时，压缩电路700可以被实现为具有与图8中所示的压缩电路60相同的配置。因此，在下文中省略压缩电路700的详细描述。

下文中参考图11描述激活信号生成电路100的操作。

激活信号生成电路100可以生成激活信号act，当具有逻辑“低(l)”电平的芯片选择信号cs、具有逻辑“低(l)”电平的第一命令/地址信号ca<1>和具有逻辑“低(l)”电平的第二命令/地址信号ca<2>同步于时钟信号clk被输入时，所述激活信号act被使能为具有逻辑“高”电平。用于生成激活信号act的芯片选择信号cs、第一命令/地址信号ca<1>和第二命令/地址信号ca<2>的逻辑电平可以根据实施例而设置得不同。

在下文中参考图11描述存储体地址生成电路200的操作。

存储体地址生成电路200可以生成第一存储体地址ba1<1:16>，在测试模式信号tm被使能的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“高(h)”电平的第一命令/地址信号ca<1>和具有逻辑“低(l)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则所述第一存储体地址ba1<1:16>的所有的位信号根据第三至第六命令/地址信号ca<3:6>的逻辑电平而被使能。在这种情况下，第三至第六命令/地址信号ca<3:6>全部可以具有逻辑“高(h)”电平或逻辑“低(l)”电平。

存储体地址生成电路200可以生成第二存储体地址ba2<1:16>，在测试模式信号tm被使能的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“低(l)”电平的第一命令/地址信号ca<1>和具有逻辑“低(l)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则所述第二存储体地址ba2<1:16>的所有的位信号根据第三至第六命令/地址信号ca<3:6>的逻辑电平而被使能。在这种情况下，第三至第六命令/地址信号ca<3:6>全部可以具有逻辑“高(h)”电平或逻辑“低(l)”电平。

存储体地址生成电路200可以生成第三存储体地址ba3<1:16>，在测试模式信号tm被使能的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“高(h)”电平的第一命令/地址信号ca<1>和具有逻辑“高(h)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则所述第三存储体地址ba3<1:16>的所有的位信号根据第三至第六命令/地址信号ca<3:6>的逻辑电平而被使能。在这种情况下，第三至第六命令/地址信号ca<3:6>全部可以具有逻辑“高(h)”电平或逻辑“低(l)”电平。

存储体地址生成电路200可以生成第四存储体地址ba4<1:16>，在测试模式信号tm被使能的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“低(l)”电平的第一命令/地址信号ca<1>和具有逻辑“高(h)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则所述第四存储体地址ba4<1:16>的所有的位信号根据第三至第六命令/地址信号ca<3:6>的逻辑电平而被使能。在这种情况下，第三至第六命令/地址信号ca<3:6>全部可以具有逻辑“高(h)”电平或逻辑“低(l)”电平。

存储体地址生成电路200可以生成第一存储体地址ba1<1:16>，在测试模式信号tm被禁止的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“高(h)”电平的第一命令/地址信号ca<1>和具有逻辑“低(l)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则通过对第三至第六命令/地址信号ca<3:6>进行解码，所述第一存储体地址ba1<1:16>的位信号中的一个被选择性地使能。

存储体地址生成电路200可以生成第二存储体地址ba2<1:16>，在测试模式信号tm被禁止的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“低(l)”电平的第一命令/地址信号ca<1>和具有逻辑“低(l)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则通过对第三至第六命令/地址信号ca<3:6>进行解码，所述第二存储体地址ba2<1:16>的位信号中的一个被选择性地使能。

存储体地址生成电路200可以生成第三存储体地址ba3<1:16>，在测试模式信号tm被禁止的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“高(h)”电平的第一命令/地址信号ca<1>和具有逻辑“高(h)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则通过对第三至第六命令/地址信号ca<3:6>进行解码，所述第三存储体地址ba3<1:16>的位信号中的一个被选择性地使能。

存储体地址生成电路200可以生成第四存储体地址ba4<1:16>，在测试模式信号tm被禁止的时间段期间，在芯片选择信号cs具有逻辑“高(h)”电平时输入具有逻辑“低(l)”电平的第一命令/地址信号ca<1>和具有逻辑“高(h)”电平的第二命令/地址信号ca<2>之后，如果输入具有逻辑“低(l)”电平的芯片选择信号cs，则通过对第三至第六命令/地址信号ca<3:6>进行解码，所述第四存储体地址ba4<1:16>的位信号中的一个被选择性地使能。

如上所述，根据另一实施例的半导体器件可以被设计为将存储区域划分为多个区域，可以生成与存储区域所包括的多个区域中的相应区域相对应的多个行地址，并且可以提供用于执行数据的压缩测试的测试模式从而减少测试时间，所述数据是通过将被多个行地址分配的多个区域激活所生成的。

参考图1至图11描述的半导体器件中的至少一个可以应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，如图12所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(i/o)接口1004。

根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件1和图10所示的半导体器件2中的至少一个。同时，数据储存电路1001可以包括即使当其电源中断时也能够保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如nor型闪存或nand型闪存之类的闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移矩随机存取存储器(sttram)或磁性随机存取存储器(mram)等。

存储器控制器1002可以通过i/o接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。尽管图12示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器构成的数据储存电路1001的一个控制器，以及用于控制由易失性存储器构成的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以临时储存从数据储存电路1001输出或要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)。

i/o接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过i/o接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过i/o接口1004将由存储器控制器1002生成的数据输出到外部设备(即，主机)。即，电子系统1000可以通过i/o接口1004与主机进行通信。i/o接口1004可以包括各种接口协议中的任意一种，诸如通用串行总线(usb)驱动、多媒体卡(mmc)、外围组件互连-快速(pci-e)、串行附接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电子设备(ide)。

电子系统1000可以用作主机的辅助储存设备或用作外部储存设备。电子系统1000可以包括固态盘(ssd)、usb驱动器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(microsd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)或紧凑型闪存(cf)卡等。