可配置存储器端接的制作方法

可配置存储器端接
1.交叉参考
2.本专利申请案主张卡比尔(kabir)在2019年10月22日申请的标题为“可配置存储器端接(configurable memory termination)”的第16/660,745号美国专利申请案的优先权，所述申请案被转让给其受让人且其全文以引用方式明确地并入本文中。
技术领域
3.技术领域涉及可配置存储器装置端接。


背景技术：

4.存储器装置广泛用于在各种电子装置中存储信息，所述电子装置例如计算机、无线通信装置、相机、数字显示器等。通过编程存储器装置的不同状态来存储信息。例如，二进制装置最经常存储两种状态中的一者，通常由逻辑1或逻辑0标示。在其它装置中，可存储两种以上状态。为了存取经存储信息，所述装置的组件可读取或感测存储器装置中的至少一种所存储状态。为了存储信息，所述装置的组件可将状态写入或编程在存储器装置中。
5.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)等。存储器装置可为易失性或非易失性的。非易失性存储器，例如，feram，可甚至在不存在外部电源的情况下也维持其经存储逻辑状态达延长时间段。易失性存储器装置，例如，dram，可在与外部电源断开连接时丢失其经存储状态。
6.一些系统可包含主机装置，所述主机装置通过例如共同数据通道的共同通道与一组存储器系统(例如，存储器模块、存储器组合件)进行电子通信。


技术实现要素：

7.描述一种设备。所述设备可包含：一或多个存储器装置；输入/输出电路，其与所述一或多个存储器装置相关联且用于通过通道与主机装置进行通信；及选择组件，其可操作以至少部分基于从所述主机装置接收信号来选择性地隔离所述输入/输出电路与所述通道的一或多个信号路径。
8.描述一种方法。所述方法可包含：在包括一或多个存储器装置的存储器系统处，从主机装置接收指示所述存储器系统是否正由所述主机系统存取的信号；及在所述存储器系统处，至少部分基于从所述主机装置接收所述信号来修改所述存储器系统的输入/输出电路与所述主机装置与所述存储器系统之间的一或多个信号路径之间的连接。
9.描述一种系统。所述系统可包含：主机装置，其具有用于通过通道进行通信的第一输入/输出电路；多个存储器系统，所述多个存储器系统中的每一者包括一或多个存储器装置及用于通过所述通道进行通信的第二输入/输出电路；及多个选择组件。所述多个选择组件中的每一者可对应于所述多个存储器系统中的相应者且可操作以至少部分基于来自所述主机装置的信令来选择性地隔离所述多个存储器系统中的所述相应者的所述第二输入/
输出电路与所述第一输入/输出电路。
附图说明
10.图1说明根据如本文中所揭示的实例的支持可配置存储器端接的系统的实例。
11.图2说明根据如本文中所揭示的实例的支持可配置存储器端接的系统的实例。
12.图3说明根据如本文中所揭示的实例的支持可配置存储器端接的存储器系统的实例。
13.图4说明根据如本文中所揭示的实例的支持可配置存储器装置端接的端接选择器的实例。
14.图5说明根据如本文中所揭示的实例的支持可配置存储器装置端接的系统的实例。
15.图6展示根据如本文中所揭示的实例的支持可配置存储器端接的存储器系统的框图。
16.图7展示说明根据如本文中所揭示的实例的支持可配置存储器端接的一种或若干方法的流程图。
具体实施方式
17.包含用于信息存储的存储器装置的一些系统可包含通过例如数据通道的共同通道与一组存储器系统(例如，存储器模块、存储器组合件)进行电子通信的主机装置。在一些情况中，与共同通道耦合的一个存储器系统的组件或电路可能引起与同共同通道耦合的另一存储器系统相关联的信令的劣化或衰减。例如，从与共同通道耦合的第一存储器系统的信号反射可能干扰主机装置与同共同通道耦合的第二存储器系统之间的通信(例如，在所述通道上引起噪声分量，降低所述通道上的信噪比，或以其它方式使所述通道上的通信劣化或衰减)。此劣化或衰减可能与数据存取错误、执行数据存取操作的余量降低或其它不利效应相关联。
18.根据本发明的方面，一种存储器系统可包含一或多个存储器装置(例如，存储器阵列、存储器芯片)及用于通过通道与主机装置进行通信的(例如，一或多个存储器装置的或与一或多个存储器装置相关联的)输入/输出电路。存储器系统还可包含选择组件，所述选择组件可操作以至少部分基于从主机装置接收信号(例如，撤销激活信号、闲置信号)来选择性地隔离输入/输出电路与通道的一或多个信号路径或使输入/输出电路与通道的一或多个信号路径断开连接。在一些实例中，选择组件可操作以选择性地连接或耦合通道的一或多个信号路径与一或多个端接电阻元件。换句话说，根据本发明的存储器系统可包含可配置端接，所述可配置端接可响应于来自主机装置的信令。通过隔离存储器系统的输入/输出电路与此通道的一或多个信号路径，可减少或消除原本可能由存储器系统的输入/输出电路或相关信号路径引起的信号劣化或衰减。
19.首先，参考图1在包含存储器装置的系统的背景下描述本发明的特征。参考图2到5在具有选择组件及端接组件的各种配置的系统的背景下进一步描述本发明的特征。参考涉及如参考图6及7所描述的可配置存储器端接的设备图及流程图进一步说明及描述本发明的这些及其它特征。
20.图1说明根据如本文中所揭示的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及耦合外部存储器控制器105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置，但为易于描述，一或多个存储器装置可被描述为单个存储器装置110。
21.系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置等的实例。存储器装置110可为所述系统的组件，其经配置以存储系统100的一或多个其它组件的数据。
22.系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器来执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置、某个其它固定或便携式电子装置、交通工具、交通工具控制器等。在一些情况中，主机装置可指实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况中，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100是图形卡。
23.在一些情况中，存储器装置110可为独立装置或组件，其经配置以与系统100的其它组件进行通信且提供物理存储器地址/空间以潜在地由系统100使用或引用。在一些实例中，存储器装置110可配置以与至少一种或多种不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持用于调制信号的调制方案、用于传达信号的不同引脚设计、系统100及存储器装置110的相异封装、系统100与存储器装置110之间的时钟信令及同步、时序惯例及/或其它因素。
24.存储器装置110可经配置以存储系统100的组件的数据。在一些情况中，存储器装置110可充当系统100的从属型装置(例如，响应于且执行由系统100通过外部存储器控制器105提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或更多个存储器裸片160(例如，存储器芯片)以支持所期望或指定数据存储容量。包含两个或更多个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也被称为多芯片存储器或封装)。
25.系统100可进一步包含处理器120、基本输入/输出系统(bios)组件125、一或多个外围组件130及输入/输出(i/o)控制器135。系统100的组件可使用总线140彼此进行电子通信。
26.处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此类情况中，处理器120可为中央处理单元(cpu)、图形处理单元(gpu)、通用图形处理单元(gpgpu)或芯片上系统(soc)的实例以及其它实例。
27.bios组件125可为包含作为固件操作的bios的软件组件，其可初始化且运行系统100的各种硬件组件。bios组件125还可管理处理器120与系统100的各种组件(例如，外围组件130、i/o控制器135等)之间的数据流动。bios组件125可包含存储在只读存储器(rom)、快闪存储器或任何其它非易失性存储器中的程序或软件。
28.(若干)外围组件130可为可集成到系统100中或与系统100集成在一起的任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(usb)控制器、串行或并行端口或外围卡槽，例如外围组件互连件(pci)或专用图形端口。(若干)外围组件130可为所属领域技术人员理解为外围装置的其它组件。
29.i/o控制器135可管理处理器120与(若干)外围组件130、输入装置145或输出装置150之间的数据通信。i/o控制器135可管理未集成到系统100中或未与系统100集成在一起的外围装置。在一些情况中，i/o控制器135可表示到外部外围组件的物理连接或端口。
30.输入145可表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。这可包含用户接口或与其它装置介接或在其它装置之间的接口。在一些情况中，输入145可为经由一或多个外围组件130与系统100介接或可由i/o控制器135管理的外围装置。
31.输出150可表示系统100外部的装置或信号，其经配置以从系统100或其组件中的任一者接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等。在一些情况中，输出150可为经由一或多个外围组件130与系统100介接或可由i/o控制器135管理的外围装置。
32.系统100的组件可由被设计成实行其功能的通用或专用电路组成。这可包含经配置以实行本文中所描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
33.存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-n)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-n)。存储器阵列170可为存储器单元的集合(例如，栅格)，其中每一存储器单元经配置以存储至少一个数字数据位。参考图2更详细地描述存储器阵列170及/或存储器单元的特征。
34.存储器装置110可为二维(2d)存储器单元阵列的实例或可为三维(3d)存储器单元阵列的实例。例如，2d存储器装置可包含单个存储器裸片160。3d存储器装置可包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-n)。在3d存储器装置中，多个存储器裸片160-n可彼此上下堆叠或彼此紧邻堆叠。在一些情况中，3d存储器装置中的存储器裸片160-n可被称为层面、层级、层或裸片。3d存储器装置可包含任何数量的堆叠式存储器裸片160-n(例如，两个高、三个高、四个高、五个高、六个高、七个高、八个高)。与单个2d存储器装置相比，这可增加可经定位在衬底上的存储器单元的数量，这又可降低生产成本或增加存储器阵列的性能或两者。在某个3d存储器装置中，不同层面可共享至少一个共同存取线使得一些层面可共享字线、数字线及/或板极线中的至少一者。
35.装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件及软件且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120进行
通信。在一些情况中，存储器装置110可从外部存储器控制器105接收数据及/或命令。例如，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储某些数据的写入命令或指示存储器装置110将存储在存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情况中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。包含在装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制且传输信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。
36.本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155进行通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制如本文中所描述的存储器装置110的操作。在一些情况中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器105或处理器120进行通信。
37.外部存储器控制器105可经配置以实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据及/或命令通信。外部存储器控制器105可充当系统100的组件与存储器装置110之间的联络者使得系统100的组件可无需知道所述存储器装置的操作的细节。系统100的组件可将外部存储器控制器105会满足的请求呈现给外部存储器控制器105(例如，读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况中，外部存储器控制器105可包含生成共同(源)系统时钟信号的系统时钟。在一些情况中，外部存储器控制器105可包含生成共同(源)数据时钟信号的共同数据时钟。
38.在一些情况中，本文中所描述的外部存储器控制器105或系统100的其它组件或其其功能可由处理器120来实施。例如，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件或软件或其某个组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些情况中，本文中所描述的外部存储器控制器105或其功能可由存储器装置110来实施。例如，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某个组合。在一些情况中，外部存储器控制器105可跨处理器120及存储器装置110分布使得外部存储器控制器105的部分由处理器120来实施且其它部分由装置存储器控制器155或本地存储器控制器165来实施。同样地，在一些情况中，本文中归因于装置存储器控制器155或本地存储器控制器165的一或多个功能可由外部存储器控制器105(与处理器120分离或如包含在处理器120中)来执行。
39.系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输介质(例如，导体)。例如，通道115可包含第一端子，所述第一端子包含外部存储器控制器105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当通道的部分。
40.在一些情况中，端子的引脚或垫可为通道115的信号路径的部分。额外信号路径可与通道的端子耦合以在系统100的组件内路由信号。例如，存储器装置110可包含将信号从通道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，存储器装置110或其组件内部(例如存储器裸片160内部)的信号路径)。
41.通道115(以及相关联信号路径及端子)可专用于传达特定类型的信息。在一些情况中，通道115可为汇总通道且因此可包含多个个别通道。例如，数据通道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(例如，包含十六个信号路径)等。通过通道传达的信号可使用双倍数据速率(ddr)时序方案。例如，可在时钟信号的上升边缘上寄存信号的一些符号且可在时钟信号的下降边缘上寄存所述信号的其它符号。通过通道传达的信号可使用单倍数据速率(sdr)信令。例如，可针对每一时钟循环寄存所述信号的一个符号。
42.在一些情况中，通道115可包含一或多个命令及地址(ca)通道186。ca通道186可经配置以在外部存储器控制器105与存储器装置110之间传达命令，包含与命令相关联的控制信息(例如，地址信息)。例如，ca通道186可包含具有所期望数据的地址的读取命令。在一些情况中，可在上升时钟信号边缘及/或下降时钟信号边缘上寄存ca通道186。在一些情况中，ca通道186可包含任何数量的信号路径以解码地址及命令数据(例如，八个或九个信号路径)。
43.在一些情况中，通道115可包含一或多个时钟信号(ck)通道188。ck通道188可经配置以在外部存储器控制器105与存储器装置110之间传达一或多个共同时钟信号。每一时钟信号可经配置以在高态与低态之间振荡且协调外部存储器控制器105及存储器装置110的动作。在一些情况中，时钟信号可为差分输出(例如，ck_t信号及ck_c信号)且ck通道188的信号路径可相应地进行配置。在一些情况中，时钟信号可为单端。ck通道188可包含任何数量的信号路径。在一些情况中，时钟信号ck(例如，ck_t信号及ck_c信号)可为存储器装置110的命令及寻址操作及或存储器装置110的其它全系统操作提供时序参考。因此，时钟信号ck可不同地被称为控制时钟信号ck、命令时钟信号ck或系统时钟信号ck。系统时钟信号ck可由系统时钟生成，其可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
44.在一些情况中，通道115可包含一或多个数据(dq)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传达数据及/或控制信息。例如，数据通道190可传达将写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。
45.在一些情况中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。
46.通道115可使用多种不同架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点对点连接、交叉开关、高密度中介层(例如硅中介层)或形成在有机衬底中的通道或其某个组合。例如，在一些情况中，信号路径可至少部分地包含高密度中介层，例如硅中介层或玻璃中介层。
47.可使用多种不同调制方案调制在通道115上传达的信号。在一些情况中，二进制符号(或二进制级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传达
的信号。二进制符号调制方案可为m进制调制方案的实例，其中m等于2。二进制符号调制方案的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零(nrz)、单极编码、双极编码、曼彻斯特(manchester)编码、具有两个符号的脉冲振幅调制(pam)(例如，pam2)及/或其它。
48.在一些情况中，多符号(或多级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传达的信号。多符号调制方案可为m进制调制方案的实例，其中m大于或等于3。多符号调制方案的每一符号可经配置以表示一个以上数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于pam3、pam4、pam8等、正交振幅调制(qam)、正交相移键控(qpsk)及/或其它。多符号信号(例如，pam3信号或pam4信号)可为使用调制方案调制的信号，所述调制方案包含至少三个级以每个符号编码多于一个的信息位。多符号调制方案及符号可替代地被称为非二进制、多位或高阶调制方案及符号。
49.在一些情况中，存储器系统可包含一或多个存储器装置110，且可被称为存储器模块或存储器组合件。在一些实例中，存储器系统可指单列直插式存储器模块(simm)、双列直插式存储器模块(dimm)或其它类型的模块或组合件。系统可经配置使得主机装置通过例如数据通道的共同通道与一组存储器系统进行电子通信。在一些情况中，与共同通道耦合的一个存储器系统的组件或电路可能引起与同共同通道连接或耦合的另一存储器系统相关联的信令的劣化或衰减。为了减少或消除此劣化或衰减，根据本发明的存储器系统可包含可操作以选择性地隔离或连接存储器系统的各种组件或电路与共同通道的选择组件，所述选择组件可响应于来自主机装置的信令。换句话说，根据本发明的存储器系统可包含(例如，共同通道的或与共同通道相关联的)可配置端接，所述可配置端接可基于特定存储器系统是否正被存取或将可供存取来配置。通过隔离存储器系统的电路与此通道的一或多个信号路径或使存储器系统的电路与此通道的一或多个信号路径断开连接，可减少或消除原本可能由存储器系统的或与存储器系统相关联的输入/输出电路或由相关信号路径引起的信号劣化或衰减。
50.图2说明根据如本文中所揭示的实例的系统200的实例。系统200包含主机装置210、存储器系统240-a及存储器系统240-b。主机装置210、存储器系统240-a及存储器系统240-b可通过通道280(例如，共同通道、共享通道)彼此(例如，电)耦合或连接。在一些实例中，通道280可为或包含数据通道，例如dq通道。在一些实例中，通道280可说明用于主机装置210、存储器系统240-a与存储器系统240-b之间的各种类型或类别的信令的一组一或多个通道的一或多个信号路径、迹线或通路。例如，通道280可说明具有72个信号路径或任何其它数量的信号路径的总线。尽管系统200被说明为包含两个存储器系统240，但根据本发明的系统可包含任何数量的存储器系统240。
51.在一些实例中，存储器系统240可指在物理上与主机装置相异的一组组件，例如存储器模块或存储器组合件。例如，存储器系统240可指simm、dimm或其它类型的模块或组合件。在一些实例中，存储器系统240可包含支持与通道280的电连接的引脚、插槽、连接器或其它端子，其中此类端子可支持物理上可分离的连接、组装或安装。在一些实例中，存储器系统240可包含电触点，所述电触点支持单独地制造且接着永久地、半永久性地或临时地安装存储器系统240。可根据各种形状因子制造存储器系统240，且所述系统200的一个存储器
系统240可具有或可不具有所述系统200的另一存储器系统240的不同形状因子。
52.存储器系统240中的每一者可包含一或多个存储器装置110及i/o电路250以支持存储器装置110与通道280之间的通信。存储器装置110(例如，存储器装置110-a、110-b)可为参考图1所描述的存储器装置110的实例，例如dram装置。i/o电路250可包含一或多个调制器、一或多个解调器或两者，以支持通过通道280连同通道280与存储器装置110之间的各种其它组件或信号路径的单向或双向通信(例如，与主机装置210)。在一些实例中，相应存储器系统240的或与相应存储器系统240相关联的i/o电路250可与对应于相应存储器系统240的存储器装置110中的每一者的装置存储器控制器155耦合。
53.在其中存储器系统240包含两个或更多个单独存储器装置110(例如连接到同一地址及数据总线的两组或更多组独立存储器芯片)的实例中，每一此组可被称为等级。在一些实例中，可通过对应等级的芯片选择(cs)信号来激活特定等级，且在一些实例中可撤销激活存储器系统240的其它等级。在一些实例中，i/o电路250可包含选择或多路复用电路，所述选择或多路复用电路经配置以选择等级或以其它方式将存取信号路由到相关联存储器系统240的特定等级。
54.主机装置210可指使用存储器系统240进行数据存储或以其它方式协调使用存储器系统240进行数据存储的装置。主机装置210可包含可操作以通过通道280传达信令的i/o电路220。例如，i/o电路220可包含一或多个调制器、一或多个解调器或两者，以支持通过通道280(例如，与存储器系统240-a及240-b)连同各种其它组件或信号路径的单向或双向通信。
55.在一些实例中，主机装置210可包含支持与通道280电连接的引脚、插槽、连接器或其它端子。在一些实例中，存储器系统240可包含用于与主机装置210直接物理或电耦合的配接连接器。在其它实例中，主机装置210及存储器系统240可经由包含主机装置210与存储器系统240之间的通道280的信号路径的中介组件或组合件(例如主板或其它印刷电路板)物理或电耦合。
56.在一些情况中，主机装置210可对存储器系统240中的一者执行存取操作，其中通过通道280经由信令交换信息。举例来说，当主机装置210存取存储器系统240-a时，信令可由主机装置210发射且由存储器系统240-a接收(例如，支持写入操作的数据信令、支持读取或写入操作的命令信令)，或由存储器系统240-a发射且由主机装置210接收(例如，支持读取操作的数据信令)或两者。为了支持此信令，发射装置可控制通道280的一或多个信号路径的电压(例如，作为信号路径的电压控制权限)，且接收装置可检测信号路径的对应电压或其它信号。基于此检测，接收装置可检测由发射器传递的信息。
57.在主机装置210与存储器系统240-a之间的通信信令的一些实例中，通道280上的信号劣化或衰减可能引起主机装置210与存储器系统240-a之间传达的信号的错误。例如，对于给定信令，接收装置可能未检测到意在由发射装置传递的相同信息。在二进制信令实例中，在存在信号劣化或衰减的情况下，当发射装置试图用信号传送逻辑0时，接收装置可能检测到逻辑1，或反之亦然。
58.在一些情况中，在主机装置210与存储器系统240-a之间的通信期间通道280上的信号劣化或衰减可与同通道280电耦合或连接的存储器系统240-b的电路(例如，信号路径、组件)相关联。例如，当在主机装置210与存储器系统240-a之间的此通信期间i/o电路250-b
与通道280连接时，i/o电路250-b的组件或信号路径可与发射器的信令或电压控制(例如，电压控制权限)相互作用或以其它方式受损发射器的信号或电压控制。此类相互作用的实例可包含跨信号路径或终端的电压降或其它偏置，与信号路径或组件相关联的反射或振荡信号特性，i/o电路250-b的电容或其它阻抗，及其它效应。例如这些的相互作用可能引起(例如，从存储器系统240-a的角度，从主机装置210的角度来看)信号电平变化(例如，减小、增大)，可能引起信号稳定性变化(例如，可能引入振荡分量)，可能引起信号时序变化(例如，可能引入信号延迟或提前)，或其它干扰或信号噪声，这可能受损主机装置210与存储器系统240-a之间的信令的通信。
59.在一些情况中，在存储器系统240-a比存储器系统240-b更紧密地连接到主机装置210的情况下，与存储器系统240-b相比，存储器系统240-a可具有相对受损的通信余量。例如，当存储器系统240-a从主机装置210接收信令时，存储器系统240-a不仅可接收或解译如由主机装置210发射或控制的基本信号，而且可接收或解译与i/o电路250-b及中介信号路径的相互作用引起的反射分量。在另一实例中，当主机装置210从存储器系统240-a接收信令时，主机装置210不仅可接收或解译如由存储器系统240-a发射或控制的基本信号，而且可接收或解译由与i/o电路250-b及中介信号路径的相互作用引起的反射分量。在此配置中，存储器系统240-b还不仅可接收或解译如由主机装置210发射或控制的基本信号，而且可接收或解译由与i/o电路250-a的相互作用引起的反射信号分量。同样地，主机装置210还可不仅接收或解译如由存储器系统240-b发射或控制的基本信号，而且可接收或解译由与i/o电路250-a的相互作用引起的反射信号分量。在一些情况中，与i/o电路250-a相关联的反射(例如，如在存储器系统240-b处感知，如在主机装置210处感知)可低于或小于与i/o电路250-b相关联的反射(例如，如在存储器系统240-a处感知，如在主机装置210处感知)。更一般来说，一个存储器系统240中耦合到通道280的i/o电路或相关信号路径与另一存储器系统240中耦合到同一通道280的i/o电路或相关信号路径相比，可与不同(例如，更大或更小)信号劣化或衰减相关联。
60.在一些电路中，反射可能与信号路径的长度(例如，短线长度)相关，所述长度可能与i/o电路250的或i/o电路250与通道280之间的信号路径的信号路径长度(例如，存储器系统240的引脚与i/o电路250的某个部分之间的子长度)相关。例如，反射对于相对较长的信号路径来说可能相对较大。在一些实例中，由于通道280的信号路径与存储器系统240中的不同短线长度相关联，因此存储器系统240的信号路径布局可能导致从一个信号路径到另一信号路径的反射不对称性，这可能进一步影响通信余量。更一般来说，与信号劣化或衰减相关的反射或其它现象可基于系统200的电路及信号路径的各种特性，其相对于一个存储器系统240到另一存储器系统240可不同，或相对于通道280的一个信号路径到通道280的另一信号路径可不同。
61.在一些情况中，存储器系统240可在通道280与存储器装置110之间包含直插式电阻元件(例如，包含在i/o电路250中，在i/o电路250与通道280之间)以减轻信号劣化的一些实例。例如，可包含此电阻元件以减少或衰减可沿着通道280携载的反射(例如，其中存储器系统240-b的电阻元件可减少如在存储器系统240-a处感知的反射或其它劣化)。然而，尽管无源电阻元件可减少信号劣化或衰减的一些方面，但通道280仍然可经历与使多个存储器系统240与同一通道280连接相关联的各种相互作用。
62.为了减轻与使多个存储器系统240与同一通道280连接相关的相互作用，存储器系统240中的每一者可包含可操作以选择性地隔离相应i/o电路250与通道280(例如，通道280的一或多个信号路径)的选择组件260。例如，当主机装置210正存取存储器系统240-a时，选择组件260-a可用于选择性地连接或耦合i/o电路250-a与通道280且选择组件260-b可用于选择性地使i/o电路250-b与通道280断开连接或隔离i/o电路250-b与通道280。i/o电路250-b的此断开连接或隔离可减少或消除原本可能在i/o电路250-b与通道280连接的情况下产生的信号劣化或衰减(例如，如在存储器系统240-a或主机装置210处感知或解译)，例如反射。此外，此选择性隔离可支持平衡通道280的相应信号路径当中的信号劣化或衰减的方面。在一些情况中，此选择性隔离可使更多数量的存储器系统240能够共享通道280，例如支持共享共同通道或通道总线的两个以上存储器系统240(例如，两个以上dimm)的系统或架构。
63.在一些实例中，选择组件260可响应于来自主机装置210的有关哪个存储器系统240正由主机装置210存取的信令。例如，主机装置210可包含激活控制器230，所述激活控制器230可了解或控制哪些存储器系统240将被激活(例如，可供存取操作)，及哪些存储器系统240将被撤销激活(例如，不可用于存取操作)。激活控制器230可确定或识别存储器系统240-a将被存取且存储器系统240-b将被闲置，且将相关信令反射到存储器系统240-a及存储器系统240-b。通过使一些存储器系统240(例如，存储器系统240-b)隔离或闲置，与另一存储器系统240(例如，存储器系统240-a)进行通信的信号可经受更少干扰。主机装置210可将第一信号(例如，激活信号)反射到存储器系统240-a且将第二信号(例如，撤销激活信号)反射到存储器系统240-b。在一些实例中，主机装置210可将相同信号(例如，指示正存取存储器系统240-a的信号)反射到存储器系统240-a及存储器系统240-b两者，且相应存储器系统240可相对于其自身操作解译相同信号(例如，存储器系统240-a接收相同信号且激活选择组件260-a，而存储器系统240-b接收相同信号且撤销激活选择组件260-b)。在一些实例中，可通过通道280本身将此信令从激活控制器230携载到存储器系统240。在其它实例中，系统200可配置有经配置以将激活/撤销激活信令传递到存储器系统240中的每一者的控制路径290，所述控制路径290可为或可不为特定专用于激活或撤销激活选择组件260的信号路径或信令。在一些实例中，控制路径290可将与通道280(例如，共同i/o电路)相同或类似的组件耦合在一起。在此类实例中，从激活控制器230到存储器系统240的信令可通过控制路径290传达。例如，控制路径290可为与i/o电路220、i/o电路250-a或i/o电路250-b连接或在其间的通信路径。
64.在一些实例中，控制路径290可为主机装置210的i/o电路220与一或多个存储器系统240-a或240-b之间的通信。在这些实例中的一些中，控制路径290可不与存储器系统240的i/o电路250耦合。在一些情况中，来自激活控制器230的信令可为地址/控制信号群组的部分，其与例如数据信号或通道(dq)或数据选通(dqs)的数据分离。在一些架构中，dq或dqs信号或两者是地址/控制群组的速度的两倍。通道280及控制路径290可为不同信号群组的不同通道。例如，可从i/o电路驱动数据信号(例如，dq或dqs)(例如，从i/o电路220驱动dq/dqs以进行写入操作，且存储器系统240的i/o电路250可驱动用于读取操作的信号)。然而，地址/控制信号可由主机装置210的i/o电路220来驱动。在一些情况中，地址/控制信号可为数据速度的一半，且因此i/o电路220及250的组件对于主机装置210中的不同信号来说可不
同且存储器系统240对于如同数据及地址/控制的不同信号群组来说可不同。
65.在其中系统200包含控制路径290或系统通过通道280传递激活/撤销激活信令的实例中，存储器系统240中的每一者可包含用于接收此信令以由相应选择组件260进行选择性连接或隔离的接收器(未展示)。在各个实例中，此接收器可为可操作以选择性地激活开关(例如，晶体管、多路复用器)的信号路径，或可为解调制或多路分用此信号以按其它方式进行处理以选择性地激活或撤销激活相应选择组件260的组件。
66.图3说明根据如本文中所揭示的实例的支持可配置存储器端接的存储器系统240-c的实例。存储器系统240-c包含可经配置以与通道总线310连接或耦合的一组端子320-a(例如，端子320-a-1到320-a-n)，所述通道总线310可为与参考图2所描述的通道280相关联的总线。例如，端子320中的每一者可为对应于通道总线310的相应信号路径的电引脚或其它触点。存储器系统240-c还包含与一组i/o电路250-c(例如，i/o电路250-c-1到250-c-n)连接或耦合的存储器装置110-c。尽管展示单个存储器装置110-c，但在各个实例中，存储器系统240-c可包含一或多个存储器装置110-c。在存储器系统240-c的实例中，i/o电路250-c中的每一者可对应于端子320-a中的相应者。尽管i/o电路250-c中的每一者被说明为单独组件，但i/o电路250可共同地指跨对应于通道总线310的信号路径共享的i/o电路，其中存储器系统240-c的一或多个存储器装置110-c可共用此i/o电路。
67.存储器系统240-c还包含可操作以选择存储器系统240-c的端接配置的一组对应端接选择器330-a(例如，端接选择器330-a-1到330-a-n)。例如，端接选择器330-a中的每一者可说明或包含选择组件，所述选择组件可操作以选择性地隔离相应i/o电路250-c与对应于通道总线310的通道280的相应信号路径。在存储器系统240-c的实例中，此功能可由端接选择器330-a来提供，所述端接选择器330-a可操作以选择性地隔离相应i/o电路250-c与相应端子320-a(例如，使相应i/o电路250-c与相应端子320-a断开连接)。在各个实例中，由端接选择器330-a进行的此选择性隔离可基于或响应于来自与通道总线310连接或耦合的主机装置的信令，其中可经由通道总线310本身或经由控制总线315携载此信令。
68.在各个实例中，端接选择器330-a中的每一者可包含一或多个端接电阻元件。在一些实例中，此类端接电阻元件可沿着相应端子320-a与对应i/o电路250-c之间的信号路径定位。另外或替代地，此类端接电阻元件可沿着相应端子320-a与存储器系统240-c的另一部分之间的信号路径定位(例如，不在相应端子320-a与i/o电路250之间)，所述另一部分例如接地、机壳接地、参考电压源、或存储器系统240-c或包含存储器系统240-c的系统的某个其它替代终端。在各个实例中，端接电阻元件可包含电阻器(例如，电阻器元件)、晶体管或相应信号路径的某个其它部分。在一些实例中，特定端接电阻元件的电阻或阻抗可基于指示通过通道总线310(例如，由与通道总线310耦合的主机装置)执行的存取操作的类型的信令来配置，例如是否正通过通道总线310执行读取操作或正通过通道总线310执行写入操作。在一些实例中，可经由控制总线315携载指示被执行的存取操作的类型的此信令。
69.根据各个实例，端接选择器330-a可基于源自或来自与通道总线310连接或耦合的主机装置的信令来选择或以其它方式配置存储器系统240-c的端接(例如，针对对应于通道总线310的通道280的相应信号路径)。此信令可例如指示存储器系统240-c的存取状态，例如存储器系统240-c是否正由主机装置存取，可供主机装置存取，未由主机装置存取或将处于闲置状态。因此，通道总线310相对于存储器系统240-c的端接可(例如，经由端接选择器
330-a)基于存储器系统240-c的操作或与通道总线310连接或耦合的任何其它存储器系统240的操作来配置。换句话说，端接选择器330-a可说明可操作以在存储器系统240-c处至少部分基于从主机装置接收信号来修改i/o电路250-c与通道总线310的一或多个信号路径之间的连接的组件的实例。
70.在各个实例中，此类可配置端接可减少或消除通过通道总线310的信令的劣化或衰减，所述劣化或衰减原本可能与i/o电路250-c或存储器系统240-c的其它端接特性相关联。举例来说，在i/o电路250-c的一部分或端接选择器330-a与i/o电路250-c之间的信号路径可为可传回到通道总线310的反射的源的情况下，端接选择器330-a可操作以减少或消除此反射源。在另一实例中，在存储器系统240-c经配置使得对应于通道总线310的相应信号路径具有不同长度(例如，其中i/o电路250-c-1的或i/o电路250-c-1与端接选择器330-a-1之间的信号路径具有不同于i/o电路250-c-n的或i/o电路250-c-n与端接选择器330-a-n之间的信号路径的长度)，或具有失配阻抗的任何其它源的情况下，端接选择器330-a可操作以减少或消除此阻抗失配，例如当相应端子320-a与端接选择器330-a之间的阻抗相对平衡时。因此，根据本文中所揭示的各个实例，端接选择器330-a可操作以改进通过通道总线310的信令，例如支持通过发射器与接收器之间的通道总线310的更直接点对点通信，减少系统中的存储器系统240的定位之间的差异(例如，最小化系统内的一个存储器系统240相对于另一存储器系统240的插槽依赖性)，改进通过通道总线310的电压或其它信令余量，支持通过通道总线的数据传送速率或频率的增加，以及其它益处。
71.图4说明根据如本文中所揭示的实例的支持可配置存储器端接的端接选择器330-b的实例。端接选择器330-b可为参考图3所描述的端接选择器330-a的实例，且可包含在存储器系统240中。在一些实例中，端接选择器330-b可被实施为集成电路，其可被安装或组装为存储器系统240的离散组件(例如，作为针对通道280的每一信号路径重复的离散“集成电路”)，或作为此组件的部分(例如，作为共同地支持通道280的多个信号路径的所描述功能的集成电路的部分)。在一些实例中，端接选择器330-b可为与存储器系统240的其它组件分离的集成电路组件的部分，例如与和存储器装置110分离的组件的i/o电路250分离的组件。在一些实例中，端接选择器330-b的边界可为说明性的，使得端接选择器330-b的组件以其它方式集成在存储器系统240中(例如，其中选择组件260-b及端接电阻450或端接电阻460中的一或多者是安装到存储器系统240的印刷电路板的单独组件，其中端接电阻460或信号路径430是指芯片外终端)。在一些情况中，端接电阻460的范围可介于约13.5欧姆与16.5欧姆、14欧姆与16欧姆、14.5欧姆与15.5欧姆之间，或可为约15欧姆。在一些情况中，端接电阻460的范围可介于约8.5欧姆与11.5欧姆之间、9欧姆与11欧姆、9.5欧姆与10.5欧姆之间或可为约10欧姆。在一些情况中，端接电阻460的范围可介于10欧姆与15欧姆之间且可为约10欧姆、10.5欧姆、11欧姆、11.5欧姆、12欧姆、12.5欧姆、13欧姆、13.5欧姆、14欧姆、14.5欧姆或15欧姆。
72.端接选择器330-b可与信号路径410、信号路径420及信号路径430连接或耦合或连接或耦合在其间。信号路径410可操作以与通道280或通道总线310连接(例如，与存储器系统240的端子320连接)，所述通道280或通道总线310可支持与主机装置210进行的通信或信令。信号路径420可与i/o电路250耦合，所述i/o电路250可支持与一或多个存储器装置110(例如，到dram存储器装置)的通信或信令。信号路径430可与存储器系统240的另一信号路
径耦合，例如接地、机壳接地、参考电压源(例如，具有电压vddq)、或存储器系统240或包含存储器系统240的系统的某个其它替代终端。
73.端接选择器330-b还可包含选择组件260-b，所述选择组件260-b可为可操作以修改存储器系统240的端接(例如，通道280或通道总线310的或与通道280或通道总线310相关联的端接)的组件的实例。例如，端接选择器330-b可操作以连接信号路径410与信号路径420或信号路径430中的一者。在一些实例中，选择组件260-b可操作以当包含端接选择器330-b的存储器系统240未被存取时使信号路径410与信号路径420断开连接，且代替地连接信号路径410与信号路径430(连接信号路径与相关联于信号路径430的端接电路)。在一些实例中，选择组件260-b可操作以当包含端接选择器330-b的存储器系统240正被存取或以其它方式可供存取时连接信号路径410与信号路径420，且对应地使信号路径410与信号路径430断开连接。选择组件260-b可被称为1:2多路复用器或多路分用器。
74.端接选择器330-b可基于来自主机装置的信令来操作，所述信令可通过信号路径440接收，所述信号路径在各个实例中可与和信号路径410相同的通道280或通道总线相关联，或可与控制总线315相关联。尽管选择组件260-b被说明为单个组件，但选择组件260-b可包含或指代一或多个子组件，例如开关网络中的多个晶体管(例如，用于连接信号路径410与信号路径420的第一晶体管及用于连接信号路径410与信号路径430的第二晶体管)。
75.在一些实例中，端接选择器330-b可包含说明用于沿着信号路径410与信号路径420之间的路径的信令的电阻或阻抗的端接电阻450。在一些实例中，端接电阻450可包含具有标称电阻的无源电阻器(例如，15ω电阻器元件、离散电阻器、板载dimm电阻器)。在其它实例中，端接电阻450可指带经偏置以施加标称电阻的有源电阻器，例如场效应晶体管(fet)(例如，偏置为15ω电阻的fet)。
76.尽管端接电阻450被说明为端接选择器330-b的组件，但在一些实例中，端接电阻450可另外或替代地包含在包含端接选择器330-b的存储器系统240的另一组件中，例如i/o电路250的组件。此外，尽管端接电阻450被说明为单独组件，但与信号路径420相关联的端接电阻可指代或以其它方式包含与信号路径420的组件相关联的电阻或阻抗，或与选择组件260-b相关联的电阻或阻抗(例如，与选择组件260-b相关联的晶体管的电阻或阻抗)。在端接选择器330-b的一些实例中，可省略端接电阻450(例如，提供选择组件260-b与信号路径420之间的直接电连接)，这在选择组件260-b或信号路径本身的阻抗对于各种信令或端接要求来说已足够时受支持。
77.在一些实例中，端接选择器330-b可另外或替代地包含说明用于沿着信号路径410与信号路径430之间的路径的信令的电阻或阻抗的端接电阻460。在一些实例中，端接电阻460可包含具有标称电阻的无源电阻器(例如，15ω电阻器元件、离散电阻器、板载dimm电阻器)。在其它实例中，端接电阻460可指代有源电阻器，例如经偏置以施加标称电阻的fet(例如，偏置为15ω电阻的fet)。在其中端接选择器330-b包含或以其它方式与端接电阻450及端接电阻460两者相关联的实例中，端接电阻460可具有不同于端接电阻450的电阻或阻抗。在一个实例中，端接电阻450可具有15ω的阻抗(例如，与电阻器元件或fet相关联)，且端接电阻460可具有50ω的阻抗(例如，与电阻器元件或fet相关联)。因此，端接选择器330-b可操作以在具有第一电阻或阻抗的一个信号路径与具有不同于第一电阻或阻抗的第二电阻或阻抗的另一信号路径之间进行选择。
78.尽管端接电阻460被说明为端接选择器330-b的组件，但在一些实例中，端接电阻460可另外或替代地包含在包含端接选择器330-b的存储器系统240的另一组件中，例如共享端接电路的组件。此外，尽管端接电阻460被说明为单独组件，但与信号路径430相关联的端接电阻可指代或以其它方式包含与信号路径430相关联的电阻或阻抗，或与选择组件260-b相关联的电阻或阻抗(例如，与选择组件260-b相关联的晶体管的电阻或阻抗)。在端接选择器330-b的一些实例中，可省略端接电阻460(例如，提供选择组件260-b与信号路径430之间的直接电连接)，这在选择组件260-b或信号路径本身的阻抗对于各种信令或端接要求来说已足够时受支持。
79.在一些实例中，端接电阻460的阻抗或电阻可为可配置的。例如，端接电阻460在一种操作模式下可具有相对较高的电阻或阻抗，而在另一操作模式下可具有相对较低的电阻或阻抗。在一些实例中，端接电阻460的阻抗或电阻可基于通过信号路径465的信令来配置，所述信号路径465可携载来自主机装置210或存储器装置110的信令。在一个实例中，端接电阻460的阻抗可基于由主机装置210(例如，具有不同于包含端接选择器330-b的存储器装置的存储器系统240，所述存储器系统240也可与相关联于信号路径410的通道280连接)执行的存取操作的类型来配置。例如，当通过信号路径465接收的信令指示主机装置执行读取操作时，端接电阻460可具有第一阻抗，而当通过信号路径465接收的信令指示主机装置执行写入操作时，端接电阻460可具有第二不同阻抗。
80.图5说明根据如本文中所揭示的实例的支持可配置存储器端接的系统500的实例。系统500包含与通道总线310-a连接或耦合的第一存储器系统240-c及第二存储器系统240-d。在系统500的实例中，存储器系统240中的每一者包含第一开关网络520及第二开关网络530。
81.存储器系统240的相应第一开关网络520可操作以选择性地连接或隔离对应存储器装置110(例如，经由存储器系统240的i/o电路，未展示)与通道总线310。第一开关网络520中的每一者可包含一组一或多个开关525，所述开关525可基于通过相应信号总线555传递的信令来操作。在一些实例中，开关525可为晶体管。
82.存储器系统240的相应第二开关网络530可操作以选择性地连接或隔离对应端接电路540与通道总线310-a。第二开关网络530中的每一者可包含一组一或多个开关535，所述开关535可基于通过相应信号总线555传递的信令来操作。在一些实例中，开关535可为晶体管。在根据本发明的一些实例中，可省略第二开关网络530或端接电路540(例如，用于在不连接替代电路的情况下选择性地隔离存储器装置110与通道总线310-a)。
83.在一些实例中，相应第一开关网络520可接收不同于相应第二开关网络530的信号。例如，当相应第二开关网络530接收“停用”信号时，相应第一开关网络520可接收“启用”信号，或反之亦然。在一些实例中，此功能可受第一开关网络520与第二开关网络530之间的信号反相器支持，所述信号反相器可基于单个状态信号(例如，对应于相应存储器系统是否可供存取)来生成两个控制信号。在其它实例中，可在控制总线的不同信号路径上传递不同信号。在另一实例中，相应第一开关网络520、相应第二开关网络530可接收相同信号，但第一开关网络520及第二开关网络530可以其它方式经配置以提供所描述功能。例如，开关525可为常开开关，而开关535可为常闭开关，或反之亦然。
84.存储器系统240中的每一者还可包含接收器550，所述接收器550可操作以从主机
装置接收用于配置相应存储器系统240的各种操作的信令。例如，接收器550可经配置以接收各种选择或启用信令(例如，sel0、sel1、en)，其中此信令可特定于特定存储器系统240，或可针对与通道总线310-a连接的一组存储器系统240中的任一者被共同地信令。接收器550可通过相应信号总线555传达信令以选择性地启用或停用开关525或开关535。例如，接收器550可包含控制逻辑或电路，所述控制逻辑或电路经配置以识别(例如，基于来自主机装置的信令)相应存储器系统240是否可供通过通道总线310-a进行存取操作，且相应地操作相应第一开关网络520及相应第二开关网络530。
85.在一些实例中，第一开关网络520或第一开关网络520、第二开关网络530及接收器550的组合可被称为可操作以至少部分基于从主机装置接收信号来选择性地隔离存储器装置110或相关联i/o电路250与通道总线310-a的一或多个信号路径的选择组件(例如，选择组件260)。在一些实例中，第二开关网络530或第一开关网络520、第二开关网络530及接收器550的组合可被称为可操作以选择性地连接通道总线310-a的一或多个信号路径与一或多个端接电阻元件(例如，端接电路540)的选择组件(例如，选择组件260)，所述端接电阻元件可在存储器装置110或相关联i/o电路250与通道的一或多个信号路径的选择性隔离期间操作。在一些实例中，第一开关网络520、第二开关网络530或接收器550或其组合可操作以至少部分基于从主机装置接收信号来修改存储器系统240的输入/输出电路(例如，与存储器系统240的一或多个存储器装置110相关联的i/o电路250)与主机装置和(例如，通道总线310-a的)存储器系统之间的一或多个信号路径之间的连接。
86.系统500可说明其中第一存储器系统240-c经配置以通过通道总线310-a存取且其中第二存储器系统240-d未经配置以通过通道总线310-a存取的实例。因此，可启用第一开关网络520-a，由此允许在通道总线310-a与第一存储器系统240-c的存储器装置之间的信令。对应地，可停用第二开关网络530-a，由此隔离端接电路540-a与通道总线310-a。此外，可停用第一开关网络520-b，由此隔离通道总线310-a与第二存储器系统240-d的存储器装置。对应地，可启用第二开关网络530-b，由此连接端接电路540-b与通道总线310-a。通过连接端接电路540-b与通道总线310-a，可改进第一存储器系统240-c与通道总线310-a之间的信令，因为可减少或消除与第一开关网络520-b与第二存储器系统240-d的存储器装置之间的信号路径相关联的信号衰减或劣化的各种源。
87.图6展示根据如本文中所揭示的实例的支持可配置存储器端接的存储器系统605的框图600。存储器系统605可为如参考图2到5所描述的存储器系统的方面的实例。存储器系统605可包含选择组件610、i/o电路615、接收器620、端接电路625及一或多个存储器装置630。这些模块中的每一者可彼此直接地或间接地进行通信(例如，经由一或多个总线)。
88.选择组件610可在存储器系统605处基于从主机装置接收信号来修改i/o电路615与主机装置和存储器系统605之间的一或多个信号路径之间的连接。在一些实例中，选择组件610可基于指示存储器系统605未由主机系统存取的信号来隔离i/o电路615与一或多个信号路径。在一些实例中，选择组件610可基于指示存储器系统605可供主机装置存取的信号来连接i/o电路615与一或多个信号路径。在一些情况中，一或多个信号路径与数据通道相关联。
89.接收器620可从主机装置接收指示存储器系统605是否正由主机系统存取的信号。在一些实例中，接收器620可通过不同于一或多个信号路径(例如，数据总线)的信号路径
(例如，控制总线)从主机装置接收信号。
90.端接电路625可基于指示存储器系统605未由主机装置存取来连接一或多个信号路径与(例如，存储器系统605的、与存储器系统605相关联的、选择组件610的、与选择组件610相关联的)端接电路625。在一些实例中，端接电路625可连接一或多个信号路径与(例如，存储器系统605的、与存储器系统605相关联的、选择组件610的、与选择组件610相关联的)一或多个电阻元件。在一些实例中，端接电路625可从主机装置接收指示存取操作的类型的第二信号。在一些实例中，端接电路625可基于从主机装置接收第二信号来修改端接电路625的阻抗。
91.图7展示说明根据如本文中所揭示的实例的支持可配置存储器端接的一种或若干方法700的流程图。方法700的操作可由如本文中所描述的存储器系统或其组件来实施。例如，方法700的操作可由如参考图6所描述的存储器系统来执行。在一些实例中，存储器系统可执行一组指令以控制存储器系统的功能元件执行所描述功能。另外或替代地，存储器系统可使用专用硬件执行所描述功能的方面。
92.在705处，存储器系统可在包含一或多个存储器装置的存储器系统处，从主机装置接收指示存储器系统是否正由主机装置存取的信号。操作705可根据本文中所描述的方法来执行。在一些实例中，操作705的方面可由如参考图6所描述的接收器来执行。
93.在710处，存储器系统可在存储器系统处基于从存储器系统接收信号来修改存储器系统的输入/输出电路与主机装置和存储器系统之间的一或多个信号路径之间的连接。操作710可根据本文中所描述的方法来执行。在一些实例中，操作710的方面可由如参考图6所描述的选择组件来执行。
94.在一些实例中，本文中所描述的设备可执行一种或若干方法，例如方法700。所述设备可包含用于以下动作的特征、电路、部件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：在包含一或多个存储器装置的存储器系统处，从主机装置接收指示所述存储器系统是否正由所述主机系统存取的信号；及在所述存储器系统处，至少部分基于从所述主机装置接收所述信号来修改所述存储器系统的输入/输出电路与所述主机装置与所述存储器系统之间的一或多个信号路径之间的连接。
95.在本文中所描述的方法700及设备的一些实例中，修改所述输入/输出电路与所述一或多个信号路径之间的所述连接可包含用于以下动作的操作、特征、电路、部件或指令：至少部分基于指示所述存储器系统可能未由所述主机装置存取的所述信号来隔离所述输入/输出电路与所述一或多个信号路径。本文中所描述的方法700及设备的一些实例可进一步包含用于以下动作的操作、特征、电路、部件或指令：至少部分基于指示所述存储器系统可能未由所述主机装置存取来连接所述一或多个信号路径与(例如，所述存储器系统的、与所述存储器系统相关联的、选择组件的、与选择组件相关联的)端接电路。
96.在本文中所描述的方法700及设备的一些实例中，连接所述一或多个信号路径与所述端接电路可包含用于以下动作的操作、特征、电路、部件或指令：连接所述一或多个信号路径与(例如，所述存储器系统的、与所述存储器系统相关联的、选择组件的、与选择组件相关联的)一或多个电阻元件。本文中所描述的方法700及设备的一些实例可进一步包含用于以下动作的操作、特征、电路、部件或指令：从所述主机装置接收指示存取操作类型的第二信号；及至少部分基于从所述主机装置接收所述第二信号来修改所述端接电路的阻抗。
97.本文中所描述的方法700及设备的一些实例可进一步包含用于以下动作的操作、特征、电路、部件或指令：至少部分基于指示所述存储器系统可能将可供所述主机装置存取的所述信号来连接所述输入/输出电路与所述一或多个信号路径。在本文中所描述的方法700及设备的一些实例中，接收所述信号可包含用于以下动作的操作、特征、电路、部件或指令：通过不同于所述一或多个信号路径的信号路径从所述主机装置接收所述信号。在本文中所描述的方法700及设备的一些实例中，所述一或多个信号路径可与数据通道相关联。
98.应注意，本文中所描述的方法是可能的实施方案，且可重新布置或以其它方式修改操作及步骤及其它实施方案也是可能的。此外，可组合来自两种或更多种方法的部分。
99.描述一种设备。所述设备可包含：一或多个存储器装置；输入/输出电路，其与所述一或多个存储器装置相关联且用于通过通道与主机装置进行通信；及选择组件，其可操作以至少部分基于从所述主机装置接收信号来选择性地隔离所述输入/输出电路与所述通道的一或多个信号路径。
100.所述设备的一些实例可包含接收器，所述接收器用于通过不同于所述通道的所述一或多个信号路径的信号路径从所述主机装置接收所述信号。所述设备的一些实例可包含一或多个端接电阻元件，且所述选择组件可操作以在所述输入/输出电路与所述通道的所述一或多个信号路径的选择性隔离期间，至少部分基于所述设备从所述主机装置接收所述信号来选择性地连接所述通道的所述一或多个信号路径与所述一或多个端接电阻元件。
101.在一些实例中，所述一或多个端接电阻元件中的每一者包含晶体管。在一些实例中，所述一或多个端接电阻元件中的每一者包含电阻器元件。在一些实例中，每一端接电阻元件的电阻可至少部分基于指示由所述主机装置执行的存取操作的类型的信令来配置。所述设备的一些实例可包含经连接在所述选择组件与所述输入/输出电路之间的一或多个电阻元件。
102.描述一种系统。所述系统可包含：主机装置，其具有用于通过通道进行通信的第一输入/输出电路；及多个存储器系统，每一存储器系统具有一或多个存储器装置及用于通过所述通道进行通信的相应第二输入/输出电路。所述系统还可包含多个选择组件，每一选择组件对应于所述多个存储器系统中的相应者且可操作以至少部分基于来自所述主机装置的信令来选择性地隔离所述多个存储器系统中的所述相应者的所述第二输入/输出电路与所述第一输入/输出电路。
103.在所述系统的一些实例中，所述多个存储器系统中的每一者可包含相应端接电路，且所述选择组件中的每一者可操作以至少部分基于来自所述主机装置的所述信令来选择性地连接所述对应存储器系统的所述相应端接电路与所述第一输入/输出电路。
104.在所述系统的一些实例中，所述相应端接电路中的每一者的阻抗可至少部分基于由所述主机装置执行的存取操作的类型来配置。
105.在所述系统的一些实例中，当来自所述主机装置的所述信令指示正存取所述多个存储器系统中的第一存储器系统时：所述多个选择组件中对应于所述第一存储器系统的第一选择组件可操作以选择性地连接所述第一存储器系统的所述相应第二输入/输出电路与所述第一输入/输出电路；且对应于所述多个存储器系统中的第二存储器系统的所述多个选择组件中的第二选择组件可操作以选择性地隔离所述第二存储器系统的所述相应第二输入/输出电路与所述第一输入/输出电路。
106.在所述系统的一些实例中，来自所述主机装置的所述信令可通过不同于所述通道的一或多个信号路径的信号路径进行传达。
107.本文中所描述的信息及信号可使用多种不同科技及技术中的任一者来表示。例如，可贯穿以上描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。
108.如本文中所使用，术语“虚拟接地”是指电路的节点，其被保持在近似零伏(0v)的电压但不直接与接地耦合。因此，虚拟接地的电压可能暂时地波动且在稳定状态下返回到近似0v。虚拟接地可使用各种电子电路元件来实施，例如由运算放大器及电阻器组成的分压器。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”表示连接到近似0v。
109.术语“电子通信”、“导电接触”、“经连接”及“经耦合”可指支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么组件被认为是彼此进行电子通信(或彼此导电接触或连接或耦合)。在任何给定时间，彼此进行电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可基于包含所连接组件的装置的操作而为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件的中间组件的间接导电路径。在一些情况中，所连接组件之间的信号流动可使用例如开关或晶体管的一或多个中间组件中断一段时间。
110.术语“耦合”是指从组件之间的开路关系(其中信号目前不能通过导电路径在组件之间传达)移动到组件之间的闭路关系(其中信号能够通过导电路径在组件之间传达)的条件。当例如控制器的组件与其它组件耦合在一起时，所述组件起始允许信号通过先前不允许信号流动的导电路径在其它组件之间流动的变化。
111.术语“经隔离”是指组件之间的关系，其中信号目前不能在组件之间流动。如果组件之间存在开路，那么组件彼此隔离。例如，通过定位在组件之间的开关分离的两个组件在开关断开时彼此隔离。当控制器使两个组件隔离时，控制器产生变化，其防止信号使用先前允许信号流动的导电路径在组件之间流动。
112.如本文中所使用，术语“短接”是指组件之间的关系，其中经由在两个讨论中组件之间激活单个中间组件来在所述组件之间建立导电路径。例如，短接到第二组件的第一组件可在所述两个组件之间的开关闭合时与第二组件交换信号。因此，短接可为使电荷能够在电子通信中的组件(或线)之间流动的动态操作。
113.本文中所论述的装置(包含存储器阵列)可经形成在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(soi)衬底(例如玻璃上硅(sog)或蓝宝石上硅(sop))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。
114.本文中所论述的开关组件或晶体管可表示fet且包括包含源极、漏极与栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导
电的且可包括重度掺杂(例如，简并)半导体区。可通过轻度掺杂半导体区或沟道来分离源极及漏极。如果沟道是n型(即，多数载子是信号)，那么fet可被称为n型fet。如果沟道是p型(即，多数载子是空穴)，那么fet可被称为p型fet。沟道可通过绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电率。例如，分别将正电压或负电压施加到n型fet或p型fet可导致沟道变成导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，可“接通”或“激活”晶体管。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，可“关断”或“撤消激活”晶体管。
115.本文中所陈述的描述结合附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“实例”表示“充当实例、例子或说明”且非“优选”或“优于其它实例”。详细描述包含具体细节以提供对所描述技术的理解。然而，可在无这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。
116.在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。
117.结合本文中的揭示内容所描述的各种说明性块及模块可使用被设计成执行本文中所描述的功能的通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如dsp及微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此类配置)。
118.可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。例如，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)使用，如项目列表(例如，以例如
“…
中的至少一者”或
“…
中的一或多者”的短语开始的项目列表)中使用的“或”指示包含性列表，使得例如a、b或c中的至少一者的列表表示a或b或c或ab或ac或bc或abc(即，a及b及c)。而且，如本文中所使用，短语“基于”不应被解释为对条件闭集的参考。例如，在不背离本发明的范围的情况下，描述为“基于条件a”的实例步骤可基于条件a及条件b两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。
119.提供本文中的描述以使所属领域技术人员能够制成或使用本发明。所属领域的技术人员将明白对本发明的各种修改，且在不背离本发明的范围的情况下，本文中所定义的通用原理可应用于其它变动。因此，本发明不限于本文中所描述的实例及设计，而应符合与本文中所揭示的原则及新颖特征一致的最广范围。