一种高速读ID和芯片状态的电路和flash存储器的制作方法

本发明涉及flash存储器技术领域，尤其涉及的是一种高速读id和芯片状态的电路和flash存储器。

背景技术：

如图1（ck没有画出来，全部连接spi的时钟clk）所示，目前，读芯片id和读状态寄存器的电路是在接到操作指令就要输出芯片id码和状态的，由于其没有地址和空闲状态，在传统的设计中，其最高可支持的读速度没有达到flash存储器一般读指令的速度，从而制约flash存储器的数据传输速度。

因此，现有的技术还有待于改进和发展。

技术实现要素：

本发明的目的在于提供一种高速读id和芯片状态的电路和flash存储器，旨在解决现有的读芯片id和读状态寄存器的电路的读速度没有达到flash存储器一般读指令的速度，制约flash数据传输速度的问题。

本发明的技术方案如下：一种高速读id和芯片状态的电路，其中，包括：

指令产生电路，用于产生读芯片id或读状态寄存器的指令，包括移位寄存器；

数据输出电路，用于根据指令产生电路产生的读芯片id或读状态寄存器指令输出芯片id或状态寄存器的数值，包括输出移位寄存器；

所述指令产生电路和数据输出电路连接：移位寄存器的低7位和spi接口组合进而产生8位的判断逻辑分别用于产生读芯片id或读状态寄存器的指令，并将指令同时提供给输出移位寄存器，根据读芯片id或读状态寄存器的指令通过选择输出芯片id或状态寄存器的数值给输出移位寄存器的d端，最后通过移位寄存器输出。

所述的高速读id和芯片状态的电路，其中，所述指令产生电路包括第一选择器、第一移位寄存器、第二选择器、第二移位寄存器、第三选择器、第三移位寄存器、第四选择器和第四移位寄存器，所述第一选择器的b端连接指令数据cmd，第一选择器的sel端连接数据选通控制data_sel，第一选择器的a端连接第一移位寄存器的q端，第一选择器的y端连接第一移位寄存器的d端，第一移位寄存器的q端与第二选择器的b端连接；第二选择器的sel端连接数据选通控制data_sel，第二选择器的a端连接第二移位寄存器的q端，第二选择器的y端连接第二移位寄存器的d端，第二移位寄存器的q端与第三选择器的b端连接；第三选择器的sel端连接数据选通控制data_sel，第三选择器的a端连接第三移位寄存器的q端，第三选择器的y端连接第三移位寄存器的d端，第三移位寄存器的q端与第四选择器的b端连接；第四选择器的sel端连接数据选通控制data_sel，第四选择器的a端连接第四移位寄存器的q端，第四选择器的y端连接第四移位寄存器的d端；第一选择器的y端、第二选择器的y端、第三选择器的y端和第四选择器的y端连接在一起产生读芯片id或读状态寄存器的指令的组合逻辑，组合逻辑输送至数据输出电路。

所述的高速读id和芯片状态的电路，其中，所述第一选择器、第二选择器、第三选择器、第四选择器采用二选一数据选择器。

所述的高速读id和芯片状态的电路，其中，所述第一移位寄存器、第二移位寄存器、第三移位寄存器和第四移位寄存器采用d触发器。

所述的高速读id和芯片状态的电路，其中，所述数据输出电路包括第五选择器、第六选择器、第七选择器、第八选择器、第九选择器、第一输出移位寄存器、第十选择器、第二输出移位寄存器、第十一选择器、第三输出移位寄存器、第十二选择器和第四输出移位寄存器，所述第五选择器的a端输入状态寄存器的数据，第五选择器的b端输入芯片id，第五选择器的sel端输入组合逻辑，第五选择器的y端连接第十二选择器的a端；第六选择器的a端输入状态寄存器的数据，第六选择器的b端输入芯片id，第六选择器的sel端输入组合逻辑，第六选择器的y端连接第十一选择器的a端；第七选择器的a端输入状态寄存器的数据，第七选择器的b端输入芯片id，第七选择器的sel端输入组合逻辑，第七选择器的y端连接第十选择器的a端；第八选择器的a端输入状态寄存器的数据，第八选择器的b端输入芯片id，第八选择器的sel端输入组合逻辑，第八选择器的y端连接第九选择器的a端；第九选择器的b端连接1’b0，第九选择器的sel端连接输出数据选通控制data_out_sel，第九选择器的y端连接第一输出移位寄存器的d端，第一输出移位寄存器的q端连接第十选择器的b端，第十选择器的sel端连接输出数据选通控制data_out_sel，第十选择器的y端连接第二输出移位寄存器的d端，第二输出移位寄存器的q端连接第十一选择器的b端，第十一选择器的sel端连接输出数据选通控制data_out_sel，第十一选择器的y端连接第三输出移位寄存器的d端，第三输出移位寄存器的q端连接第十二选择器的b端，第十二选择器的sel端连接输出数据选通控制data_out_sel，第十二选择器的的y端连接第四输出移位寄存器的d端，第四输出移位寄存器的q端输出数据。

所述的高速读id和芯片状态的电路，其中，所述第五选择器、第六选择器、第七选择器、第八选择器采用二选一数据选择器。

所述的高速读id和芯片状态的电路，其中，所述第九选择器、第十选择器、第十一选择器、第十二选择器和第四输出移位寄存器采用二选一数据选择器。

所述的高速读id和芯片状态的电路，其中，所述第一输出移位寄存器、第二输出移位寄存器、第三输出移位寄存器和第四输出移位寄存器采用d触发器。

一种flash存储器，其中，包括如上述任一所述的高速读id和芯片状态的电路。

本发明的有益效果：本发明通过提供一种高速读id和芯片状态的电路和flash存储器，通过指令产生电路的移位寄存器的低7位和spi接口组合进而产生8位的判断逻辑分别用于产生读芯片id或读状态寄存器的指令，并将指令同时提供给数据输出电路的输出移位寄存器，根据读芯片id或读状态寄存器的指令通过选择输出芯片id或状态寄存器的数值给输出移位寄存器的d端，最后通过移位寄存器输出；通过将输出移位寄存器q端后的组合逻辑放到输出移位寄存器的d端执行，这样本电路会比flash存储器一般读指令提前一个时钟周期输出数据，减少了io端口的组合逻辑，使读速度提高。

附图说明

图1是现有技术中读id和芯片状态的电路的示意图。

图2是本发明中高速读id和芯片状态的电路的示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图2（ck没有画出来，全部连接spi的时钟clk）所示，一种高速读id和芯片状态的电路，包括：

指令产生电路1，用于产生读芯片id或读状态寄存器的指令，包括移位寄存器；

数据输出电路2，用于根据指令产生电路1产生的读芯片id或读状态寄存器指令输出芯片id或状态寄存器的数值，包括输出移位寄存器；

所述指令产生电路1和数据输出电路2连接：移位寄存器的低7位和spi接口（指串行外设接口）组合进而产生8位的判断逻辑分别用于产生读芯片id或读状态寄存器的指令，并将指令同时提供给输出移位寄存器，根据读芯片id或读状态寄存器的指令通过选择输出芯片id或状态寄存器的数值给输出移位寄存器的d端，最后通过移位寄存器输出。

在某些具体实施例中，所述指令产生电路1包括第一选择器、第一移位寄存器、第二选择器、第二移位寄存器、第三选择器、第三移位寄存器、第四选择器和第四移位寄存器，所述第一选择器的b端连接指令数据cmd（即spi接口接收的指令数据），第一选择器的sel端连接数据选通控制data_sel，第一选择器的a端连接第一移位寄存器的q端，第一选择器的y端连接第一移位寄存器的d端，第一移位寄存器的q端与第二选择器的b端连接；第二选择器的sel端连接数据选通控制data_sel，第二选择器的a端连接第二移位寄存器的q端，第二选择器的y端连接第二移位寄存器的d端，第二移位寄存器的q端与第三选择器的b端连接；第三选择器的sel端连接数据选通控制data_sel，第三选择器的a端连接第三移位寄存器的q端，第三选择器的y端连接第三移位寄存器的d端，第三移位寄存器的q端与第四选择器的b端连接；第四选择器的sel端连接数据选通控制data_sel，第四选择器的a端连接第四移位寄存器的q端，第四选择器的y端连接第四移位寄存器的d端；第一选择器的y端、第二选择器的y端、第三选择器的y端和第四选择器的y端连接在一起产生读芯片id或读状态寄存器的指令的组合逻辑，组合逻辑输送至数据输出电路2。

在某些具体实施例中，所述第一选择器、第二选择器、第三选择器、第四选择器采用二选一数据选择器。

在某些具体实施例中，所述第一移位寄存器、第二移位寄存器、第三移位寄存器和第四移位寄存器采用d触发器。

在某些具体实施例中，所述数据输出电路2包括第五选择器、第六选择器、第七选择器、第八选择器、第九选择器、第一输出移位寄存器、第十选择器、第二输出移位寄存器、第十一选择器、第三输出移位寄存器、第十二选择器和第四输出移位寄存器，所述第五选择器的a端输入状态寄存器的数据，第五选择器的b端输入芯片id，第五选择器的sel端输入组合逻辑，第五选择器的y端连接第十二选择器的a端；第六选择器的a端输入状态寄存器的数据，第六选择器的b端输入芯片id，第六选择器的sel端输入组合逻辑，第六选择器的y端连接第十一选择器的a端；第七选择器的a端输入状态寄存器的数据，第七选择器的b端输入芯片id，第七选择器的sel端输入组合逻辑，第七选择器的y端连接第十选择器的a端；第八选择器的a端输入状态寄存器的数据，第八选择器的b端输入芯片id，第八选择器的sel端输入组合逻辑，第八选择器的y端连接第九选择器的a端；第九选择器的b端连接1’b0（意思是指输出移位寄存器末位补充为0），第九选择器的sel端连接输出数据选通控制data_out_sel，第九选择器的y端连接第一输出移位寄存器的d端，第一输出移位寄存器的q端连接第十选择器的b端，第十选择器的sel端连接输出数据选通控制data_out_sel，第十选择器的y端连接第二输出移位寄存器的d端，第二输出移位寄存器的q端连接第十一选择器的b端，第十一选择器的sel端连接输出数据选通控制data_out_sel，第十一选择器的y端连接第三输出移位寄存器的d端，第三输出移位寄存器的q端连接第十二选择器的b端，第十二选择器的sel端连接输出数据选通控制data_out_sel，第十二选择器的的y端连接第四输出移位寄存器的d端，第四输出移位寄存器的q端输出数据。

在某些具体实施例中，所述第五选择器、第六选择器、第七选择器、第八选择器采用二选一数据选择器。

在某些具体实施例中，所述第九选择器、第十选择器、第十一选择器、第十二选择器和第四输出移位寄存器采用二选一数据选择器。

在某些具体实施例中，所述第一输出移位寄存器、第二输出移位寄存器、第三输出移位寄存器和第四输出移位寄存器采用d触发器。

本技术方案还保护一种flash存储器，包括如上述所述的高速读id和芯片状态的电路。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。