一种高速读取数据的SPI接口的FLASH存储器的制作方法

本发明涉及半导体存储技术领域，尤其涉及的是一种高速读取数据的spi接口的flash存储器。

背景技术：

flash一般采用spi协议的指令，对flash的读指令的速度有比较高的要求，传统模式的电路采用多线传输来满足高速的要求，有些设计为了提高速度采用双沿输出的dtr模式进行数据输出，但很多设计不能完美的将多线传输和双沿输出的dtr模式结合，从而导致最终实现的读数据的速度并没有想象中的那么快：只是采用多线传输虽然可能是双倍或者四倍的速率传输，但没有利用传输时钟的下降沿传输，速度并没有达到最佳的情况；而采用双沿输出的模式却没有使用多线传输，也没有达到最佳的情况。

因此，现有的技术还有待于改进和发展。

技术实现要素：

本发明的目的在于提供一种高速读取数据的spi接口的flash存储器，旨在解决现有的flash中不能将多线传输和双沿输出的dtr模式较好结合，导致读指令速度达不到要求的问题。

本发明的技术方案如下：一种高速读取数据的spi接口的flash存储器，其中，包括：

spi接口模块，用于接收外部的传输时钟信号sck、输入数据信号，以及输出flash存储器内存储单元的数据；

输入上升沿同步单元，在传输时钟信号sck的上升沿对所述输入数据信号采样，得到第一组数据；

输入下降沿同步单元，在传输时钟信号sck的下降沿对所述输入数据信号采样，得到第二组数据；

组合单元，接收第一组数据和第二组数据，并对第一组数据和第二组数据进行组合；

同步单元，将组合后的第一组数据和第二组数据进行同步得到同步结果，将同步结果传输至存储单元；

存储单元，根据同步单元传输的同步结果输出对应的数据；

输出上升沿同步单元，在传输时钟信号sck上升沿对存储单元输出的数据进行同步，并同时将同步后的存储单元输出的数据的高4位数据连接输出选择单元；以及将存储单元输出的数据的低4位数据连接输出输出下降沿同步单元；

输出下降沿同步单元，接收输出上升沿同步单元传输的存储单元输出的数据的低4位数据，在传输时钟信号sck下降沿对低4位数据进行同步，并同时将同步后的低4位数据连接输出选择单元；

输出选择单元，用于根据所述传输时钟信号sck在同步后的高4位数据和低4位数据中择一输出至spi接口模块，通过spi接口模块最终输出。

所述的高速读取数据的spi接口的flash存储器，其中，所述同步单元在所述外部的传输时钟信号sck的上升沿将所述同步结果保存进所述存储单元中；或在所述外部的传输时钟信号sck的下降沿将所述同步结果保存进所述存储单元中。

所述的高速读取数据的spi接口的flash存储器，其中，所述输入上升沿同步单元包括第一d触发器、第二d触发器、第三d触发器和第四d触发器，所述第一d触发器的d端连接spi接口模块的hold端，第一d触发器的q端连接组合单元，第一d触发器的ck端连接传输时钟信号sck；第二d触发器的d端连接spi接口模块的wp端，第二d触发器的q端连接组合单元，第二d触发器的ck端连接传输时钟信号sck；第三d触发器的d端连接spi接口模块的so端，第三d触发器的q端连接组合单元，第三d触发器的ck端连接传输时钟信号sck；第四d触发器的d端连接spi接口模块的si端，第四d触发器的q端连接组合单元，第四d触发器的ck端连接传输时钟信号sck。

所述的高速读取数据的spi接口的flash存储器，其中，所述输入下降沿同步单元包括第五d触发器、第六d触发器、第七d触发器和第八d触发器，所述第五d触发器的d端连接spi接口模块的hold端，第五d触发器的q端连接组合单元，第五d触发器的ck端通过反相器连接传输时钟信号sck；第六d触发器的d端连接spi接口模块的wp端，第六d触发器的q端连接组合单元，第六d触发器的ck端通过反相器连接传输时钟信号sck；第七d触发器的d端连接spi接口模块的so端，第七d触发器的q端连接组合单元，第七d触发器的ck端通过反相器连接传输时钟信号sck；第八d触发器的d端连接spi接口模块的si端，第八d触发器的q端连接组合单元，第八d触发器的ck端通过反相器连接传输时钟信号sck。

所述的高速读取数据的spi接口的flash存储器，其中，所述组合单元采用缓冲器。

所述的高速读取数据的spi接口的flash存储器，其中，所述同步单元采用第九d触发器，第九d触发器的d端连接组合单元，第九d触发器的ck端连接传输时钟信号sck，第九d触发器的q端连接存储单元；所述同步单元的d端通过组合单元的缓冲器连接所述输入上升沿同步单元和输入下降沿同步单元的q端，同步单元的的q端输出所述同步结果到存储单元。

所述的高速读取数据的spi接口的flash存储器，其中，所述输出上升沿同步单元包括第十d触发器、第十一d触发器、第十二d触发器、第十三d触发器、第十四d触发器、第十五d触发器、第十六d触发器和第十七d触发器，所述第十d触发器的d端连接存储单元的数据输出端，第十d触发器的q端连接输出选择单元，第十d触发器的ck端连接传输时钟信号sck；第十一d触发器的d端连接存储单元的数据输出端，第十一d触发器的q端连接输出选择单元，第十一d触发器的ck端连接传输时钟信号sck；第十二d触发器的d端连接存储单元的数据输出端，第十二d触发器的q端连接输出选择单元，第十二d触发器的ck端连接传输时钟信号sck；第十三d触发器的d端连接存储单元的数据输出端，第十三d触发器的q端连接输出选择单元，第十三d触发器的ck端连接传输时钟信号sck；第十四d触发器的d端连接存储单元的数据输出端，第十四d触发器的q端连接输出下降沿同步单元；第十五d触发器的d端连接存储单元的数据输出端，第十五d触发器的q端连接输出下降沿同步单元；第十六d触发器的d端连接存储单元的数据输出端，第十六d触发器的q端连接输出下降沿同步单元；第十七d触发器的d端连接存储单元的数据输出端，第十七d触发器的q端连接输出下降沿同步单元。

所述的高速读取数据的spi接口的flash存储器，其中，所述输出下降沿同步单元包括第十八d触发器、第十九d触发器、第二十d触发器和第二十一d触发器，所述第十八d触发器的d端连接输出上升沿同步单元，第十八d触发器的q端连接输出选择单元，第十八d触发器的ck端通过反相器连接传输时钟信号sck；第十九d触发器的d端连接输出上升沿同步单元，第十九d触发器的q端连接输出选择单元，第十九d触发器的ck端通过反相器连接传输时钟信号sck；第二十d触发器的d端连接输出上升沿同步单元，第二十d触发器的q端连接输出选择单元，第二十d触发器的ck端通过反相器连接传输时钟信号sck；第二十一d触发器的d端连接输出上升沿同步单元，第二十一d触发器的q端连接输出选择单元，第二十一d触发器的ck端通过反相器连接传输时钟信号sck。

所述的高速读取数据的spi接口的flash存储器，其中，当所述外部的传输时钟信号sck为高电平时，输出选择单元选择所述输出下降沿同步单元传输过来的数据输出；当所述外部的传输时钟信号sck为低电平时，输出选择单元选择所述输出上升沿同步单元传输过来的数据输出。

所述的高速读取数据的spi接口的flash存储器，其中，所述输出选择单元包括第一多路选择器、第二多路选择器、第三多路选择器和第四多路选择器，所述第一多路选择器的a输入端连接输出上升沿同步单元，第一多路选择器的b输入端连接输出下降沿同步单元，第一多路选择器的sel端连接传输时钟信号sck，第一多路选择器的输出端连接spi接口模块的hold端；第二多路选择器的a输入端连接输出上升沿同步单元，第二多路选择器的b输入端连接输出下降沿同步单元，第二多路选择器的sel端连接传输时钟信号sck，第二多路选择器的输出端连接spi接口模块的wp端；第三多路选择器的a输入端连接输出上升沿同步单元，第三多路选择器的b输入端连接输出下降沿同步单元，第三多路选择器的sel端连接传输时钟信号sck，第三多路选择器的输出端连接spi接口模块的so端；第四多路选择器的a输入端连接输出上升沿同步单元，第四多路选择器的b输入端连接输出下降沿同步单元，第四多路选择器的sel端连接传输时钟信号sck，第四多路选择器的输出端连接spi接口模块的si端。

本发明的有益效果：本发明通过提供一种高速读取数据的spi接口的flash存储器，通过输入上升沿同步单元、输入下降沿同步单元、组合单元、同步单元以及双向的spi接口模块，在外部的传输时钟信号sck的上升沿和下降沿分别对输入的数据信号采样，可以在不改变所述外部时钟信号频率的情况下，实现了输入数据的传输速率加倍；而且同时接受4线输入的数据，两者结合输入速率可达sck频率的8倍，同时，在芯片内部将数据速率降低，降低功耗的同时也便于后续处理；本技术方案中通过输出上升沿同步单元的d触发器和输出下降沿同步单元的d触发器将两路数据同步，输出选择单元的多路选择器mux在传输时钟信号sck为高电平时，选择输出下降沿同步单元的d触发器q端的数据输出，当传输时钟信号sck为低电平时，选择输出上升沿同步单元的d触发器q端的数据输出，在不改变时钟频率的情况下，实现了数据输出的双倍速率。

附图说明

图1是本发明中高速读取数据的spi接口的flash存储器的结构示意图。

图2是本发明中输入上升沿同步单元、输入下降沿同步单元、组合单元、同步单元、存储单元的结构示意图。

图3是本发明中存储单元、输出上升沿同步单元、输出下降沿同步单元、输出选择单元的结构示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图1至图3所示，一种高速读取数据的spi接口（一般指串行外设接口）的flash存储器，包括：

spi接口模块1，用于接收外部的传输时钟信号sck、输入数据信号，以及输出flash存储器内存储单元6的数据；

输入上升沿同步单元2，在传输时钟信号sck的上升沿对所述输入数据信号采样，得到第一组数据；

输入下降沿同步单元3，在传输时钟信号sck的下降沿对所述输入数据信号采样，得到第二组数据；

组合单元4，接收第一组数据和第二组数据，并对第一组数据和第二组数据进行组合；

同步单元5，将组合后的第一组数据和第二组数据进行同步得到同步结果，将同步结果传输至存储单元6；

存储单元6，根据同步单元5传输的同步结果输出对应的数据；

输出上升沿同步单元7，在传输时钟信号sck上升沿对存储单元6输出的数据进行同步，并同时将同步后的存储单元6输出的数据的高4位数据连接输出选择单元9；以及将存储单元6输出的数据的低4位数据连接输出输出下降沿同步单元8；

输出下降沿同步单元8，接收输出上升沿同步单元7传输的存储单元6输出的数据的低4位数据，在传输时钟信号sck下降沿对低4位数据进行同步，并同时将同步后的低4位数据连接输出选择单元9；

输出选择单元9，用于根据所述传输时钟信号sck在同步后的高4位数据和低4位数据中择一输出至spi接口模块1，通过spi接口模块1最终输出。

在某些具体实施例中，所述同步单元5可以在所述外部的传输时钟信号sck的上升沿将所述同步结果保存进所述存储单元6中，也可以在所述外部的传输时钟信号sck的下降沿将所述同步结果保存进所述存储单元6中。

在某些具体实施例中，所述输入上升沿同步单元2包括第一d触发器、第二d触发器、第三d触发器和第四d触发器，所述第一d触发器的d端连接spi接口模块1的hold端，第一d触发器的q端连接组合单元4，第一d触发器的ck端连接传输时钟信号sck；第二d触发器的d端连接spi接口模块1的wp端，第二d触发器的q端连接组合单元4，第二d触发器的ck端连接传输时钟信号sck；第三d触发器的d端连接spi接口模块1的so端，第三d触发器的q端连接组合单元4，第三d触发器的ck端连接传输时钟信号sck；第四d触发器的d端连接spi接口模块1的si端，第四d触发器的q端连接组合单元4，第四d触发器的ck端连接传输时钟信号sck。

在某些具体实施例中，所述输入下降沿同步单元3包括第五d触发器、第六d触发器、第七d触发器和第八d触发器，所述第五d触发器的d端连接spi接口模块1的hold端，第五d触发器的q端连接组合单元4，第五d触发器的ck端通过反相器连接传输时钟信号sck；第六d触发器的d端连接spi接口模块1的wp端，第六d触发器的q端连接组合单元4，第六d触发器的ck端通过反相器连接传输时钟信号sck；第七d触发器的d端连接spi接口模块1的so端，第七d触发器的q端连接组合单元4，第七d触发器的ck端通过反相器连接传输时钟信号sck；第八d触发器的d端连接spi接口模块1的si端，第八d触发器的q端连接组合单元4，第八d触发器的ck端通过反相器连接传输时钟信号sck。

在某些具体实施例中，所述组合单元4采用缓冲器。

在某些具体实施例中，所述同步单元5采用第九d触发器，第九d触发器的d端连接组合单元4，第九d触发器的ck端连接传输时钟信号sck，第九d触发器的q端连接存储单元6；所述同步单元5的d端通过组合单元4的缓冲器连接所述输入上升沿同步单元2和输入下降沿同步单元3的q端，同步单元5的的q端输出所述同步结果到存储单元6。

本技术方案中，通过输入上升沿同步单元2、输入下降沿同步单元3、组合单元4、同步单元5以及双向的spi接口模块1，在外部的传输时钟信号sck的上升沿和下降沿分别对输入的数据信号采样，实现较低频率时钟下8倍的数据输入速率。

本技术方案中，所述输入上升沿同步单元2的d触发器在所述传输时钟信号sck的上升沿采样数据，所述输入下降沿同步单元3的d触发器在所述传输时钟信号sck的下降沿采样数据，使得两组输入数据均在所述外部的传输时钟信号sck的上升沿同步输出到存储单元6；因此，可以在不改变所述外部时钟信号频率的情况下，实现了输入数据的传输速率加倍；而且同时接受4线输入的数据，两者结合输入速率可达sck频率的8倍，同时，在芯片内部将数据速率降低，降低功耗的同时也便于后续处理。

本技术方案中，通过对串行接口快闪存储器的i/o接口进行了改进，从而可以采用双倍的速率与外界数据；双向i/o串行输出的快闪存储器的其它组成部分、各部分之间的传输、控制实现方案、以及与外部的连接方案(比如高电平vcc、地gnd、片选信号cs#、w#及hold#)可同现有技术，这里不再赘述。

在某些具体实施例中，所述输出上升沿同步单元7包括第十d触发器、第十一d触发器、第十二d触发器、第十三d触发器、第十四d触发器、第十五d触发器、第十六d触发器和第十七d触发器，所述第十d触发器的d端连接存储单元6的数据输出端，第十d触发器的q端连接输出选择单元9，第十d触发器的ck端连接传输时钟信号sck；第十一d触发器的d端连接存储单元6的数据输出端，第十一d触发器的q端连接输出选择单元9，第十一d触发器的ck端连接传输时钟信号sck；第十二d触发器的d端连接存储单元6的数据输出端，第十二d触发器的q端连接输出选择单元9，第十二d触发器的ck端连接传输时钟信号sck；第十三d触发器的d端连接存储单元6的数据输出端，第十三d触发器的q端连接输出选择单元9，第十三d触发器的ck端连接传输时钟信号sck；第十四d触发器的d端连接存储单元6的数据输出端，第十四d触发器的q端连接输出下降沿同步单元8；第十五d触发器的d端连接存储单元6的数据输出端，第十五d触发器的q端连接输出下降沿同步单元8；第十六d触发器的d端连接存储单元6的数据输出端，第十六d触发器的q端连接输出下降沿同步单元8；第十七d触发器的d端连接存储单元6的数据输出端，第十七d触发器的q端连接输出下降沿同步单元8。

在某些具体实施例中，所述输出下降沿同步单元8包括第十八d触发器、第十九d触发器、第二十d触发器和第二十一d触发器，所述第十八d触发器的d端连接输出上升沿同步单元7，第十八d触发器的q端连接输出选择单元9，第十八d触发器的ck端通过反相器连接传输时钟信号sck；第十九d触发器的d端连接输出上升沿同步单元7，第十九d触发器的q端连接输出选择单元9，第十九d触发器的ck端通过反相器连接传输时钟信号sck；第二十d触发器的d端连接输出上升沿同步单元7，第二十d触发器的q端连接输出选择单元9，第二十d触发器的ck端通过反相器连接传输时钟信号sck；第二十一d触发器的d端连接输出上升沿同步单元7，第二十一d触发器的q端连接输出选择单元9，第二十一d触发器的ck端通过反相器连接传输时钟信号sck。

在某些具体实施例中，所述输出选择单元9包括第一多路选择器、第二多路选择器、第三多路选择器和第四多路选择器，所述第一多路选择器的a输入端连接输出上升沿同步单元7，第一多路选择器的b输入端连接输出下降沿同步单元8，第一多路选择器的sel端连接传输时钟信号sck，第一多路选择器的输出端连接spi接口模块1的hold端；第二多路选择器的a输入端连接输出上升沿同步单元7，第二多路选择器的b输入端连接输出下降沿同步单元8，第二多路选择器的sel端连接传输时钟信号sck，第二多路选择器的输出端连接spi接口模块1的wp端；第三多路选择器的a输入端连接输出上升沿同步单元7，第三多路选择器的b输入端连接输出下降沿同步单元8，第三多路选择器的sel端连接传输时钟信号sck，第三多路选择器的输出端连接spi接口模块1的so端；第四多路选择器的a输入端连接输出上升沿同步单元7，第四多路选择器的b输入端连接输出下降沿同步单元8，第四多路选择器的sel端连接传输时钟信号sck，第四多路选择器的输出端连接spi接口模块1的si端。

其中，当所述外部的传输时钟信号sck为高电平时，输出选择单元9选择所述输出下降沿同步单元8的d触发器q端数据输出，当所述外部的传输时钟信号sck为低电平时，选择所述输出上升沿同步单元7的最高4位d触发器q端数据输出，分别将所述输出数据通过spi接口模块1输出。

本技术方案中，所述输出上升沿同步单元7的d触发器和所述输出下降沿同步单元8的d触发器将两路数据同步；输出选择单元9的多路选择器mux在所述传输时钟信号sck为高电平时，选择所述输出下降沿同步单元8的d触发器q端的数据输出，当所述传输时钟信号sck为低电平时，选择所述输出上升沿同步单元7的d触发器q端的数据输出；在不改变时钟频率的情况下，实现了数据输出的双倍速率。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。