存储器电路的制作方法

1.本技术涉及存储器电路。更具体地，该技术涉及允许使用参照单元的值作为基准电位来读出数据单元的存储器电路。


背景技术：

2.在已知方法中，使用磁阻效应的存储器(mram：磁阻随机存取存储器)的感测放大器通过将多个存储器单元彼此并联或串联连接来用作用于生成电位的参照电阻，以生成基准电位。在这种情况下，多个存储器单元被称为“参照单元”。通过向处于高电阻状态和低电阻状态的多个参照单元施加恒定电流来生成期望的基准电位。在使用“磁性隧道结(mtj)”元件的存储器设备中，由于以下机制，有可能无意间反转存储在mtj元件中的信息。因此，这些存储器设备需要定期刷新(重写)以确保可靠的读出。特别地，由于每次执行读出操作都访问参照单元，并且将参照单元用作判定存储数据的逻辑状态的基准，因此无法避免其逻辑的意外反转。
3.从广义上讲，有两种现象会引起意外的逻辑反转。一种现象是在读出存储器单元时施加的微小电流甚至低于写入阈值的情况下，以一定可能性发生的逻辑反转。这被称为“读取干扰”错误。另一种现象是由于热波动而以一定可能性发生逻辑反转。这被称为“保持”错误。因为这些都是以一定可能性发生的现象，所以重要的是，每次读取数据时都要测试并验证是否正确执行了读取操作，以维持读取数据的可靠性。鉴于此，提出了采用专用感测放大器来读出用于生成基准电位的存储器单元的逻辑状态的方法(例如，参见专利文献1)。
4.引文列表
5.专利文献
6.专利文献1：日本专利特开no.2006-286047


技术实现要素：

7.技术问题
8.根据上述现有技术，以预定间隔测试用于生成基准电位的参照单元的逻辑状态。然而，现有技术导致测试操作的大量开销，这使得难以每次将参照单元用于读出操作时都测试参照单元。此外，需要准备专用于参照单元的感测放大器，这带来了电路面积增大的问题。
9.鉴于以上情况而设计了本技术，并且本技术旨在有效地测试用于读出数据的参照单元，以改善读出数据的可靠性。
10.问题的解决方案
11.为了解决上述问题，并且根据本技术的第一方式，提供了一种存储器电路，包括：多个存储器阵列；选择电路，被配置为选择从多个存储器阵列中的任何一个中的存储器单元输出的值，以供应第一值和第二值；以及感测放大器，具有第一输入端子和第二输入端
子，并且被配置为以供应给第二输入端子的第二值为基准来放大并输出供应给第一输入端子的第一值。这提供了这样的效果，使得多个存储器阵列中的任何一个中的存储器单元的值被供应给感测放大器的第一输入端子和第二输入端子，该感测放大器又输出放大的值。
12.此外，根据本技术的第一方式，选择电路可以包括：与每个存储器单元相对应地设置的多个输出开关，该输出开关被配置为控制是否输出来自存储器单元的值；以及分别与感测放大器的第一输入端子和第二输入端子相对应地设置的第一输入选择器和第二输入选择器，第一输入选择器和第二输入选择器被配置为选择来自输出开关的输出并将所选择的输出供应给对应的第一输入端子和第二输入端子。这提供了控制来自存储器单元的输出和感测放大器的输入两者的效果。
13.此外，根据本技术的第一方式，第一输入选择器和第二输入选择器中的每一个可以设置有连接到多个输出开关当中的互不相同的至少一个输出开关的多个输入开关，第一输入选择器和第二输入选择器中的每一个被配置为使多个输入开关中的任何一个导通以将其输出供应给对应的第一输入端子和第二输入端子。这提供了这样的效果，即使得第一输入选择器和第二输入选择器均配置有多个输入开关的组合。
14.此外，根据本技术的第一方式，多个输入开关中的至少一个在短路状态下接收来自连接到每个输入开关的多个输出开关的输出。这提供了生成在从多个参照单元输出的电位之间的中间电位的效果。
15.此外，根据本技术的第一方式，连接到多个输入开关中的每一个的多个输出开关的数量可以与输入开关的数量彼此相同或至少部分地不同。这提供了改善设计自由度的效果。
16.此外，根据本技术的第一方式，存储器电路可以进一步包括共享第二输入端子的多个感测放大器。这提供了这样的效果，即使得从多个参照单元输出的电位之间的中间电位被称为基准电位。
17.此外，根据本技术的第一方式，存储器单元被假定为例如电阻变化型存储器，或者尤其为例如磁阻变化型存储器。但是，这也适用于以使用参照单元为前提的其它存储元件。
18.此外，根据本技术的第一方式，感测放大器可以执行：第一输入端子和第二输入端子被供应第一电位和第二电位，输出根据第一电位和第二电位之间的大小关系的数据的处理；以及第一输入端子和第二输入端子被供应用于生成第二电位的第三电位和不同于第二电位的第四电位，输出根据第三电位和第四电位之间的大小关系的数据的处理。这提供了这样的效果，即，通过用作基准电位的第四电位来测试第三电位，第三电位用于生成第二电位，第二电位用作读出第一电位的基准电位。即，在这种情况下，第二电位是用于读出第一电位的基准电位，并且第四电位是用于测试第三电位的基准电位。顺便提及，可以首先执行这两个处理中的任何一个。
19.此外，根据本技术的第一方式，第一电位和第二电位可以是从多个存储器阵列中的互不相同的存储器阵列中读出的电位，并且第三电位和第四电位可以是从同一存储器阵列中读出的电位。这提供了在用于从不同阵列读出的开放型配置和用于从同一阵列读出的折叠型配置之间执行操作切换的效果。
20.此外，根据本技术的第一方式，在不同的定时或在相同的定时，感测放大器可以输出在将第一电位和第二电位供应给第一输入端子和第二输入端子时的输出以及在将第三
电位和第四电位供应给第一输入端子和第二输入端子时的输出。
21.此外，根据本技术的第一方式，存储器电路还可以包括比较器，该比较器被配置为将在将第三电位和第四电位供应给第一输入端子和第二输入端子时的输出与输出的期望值进行比较。这提供了使存储器电路能够测试参照单元的效果。
22.本发明的有益效果
23.本技术提供了有效地测试用于读出数据的参照单元从而改善读出数据的可靠性的有益效果。要注意的是，以上概述的有益效果并不限制本公开，并且通过阅读本公开，其它优点将变得清楚。
附图说明
24.图1是描绘作为本技术的第一实施例的存储器电路的配置示例的视图。
25.图2是描绘本技术的第一实施例中的存储器单元阵列110的配置示例的视图。
26.图3是描绘本技术的第一实施例中的存储器单元111与列选择电路150之间的典型关系的视图。
27.图4是描绘本技术的第一实施例中的将存储器单元111作为数据单元读出的典型状态的视图。
28.图5是描绘本技术的第一实施例中的将存储器单元111作为参照单元读出的典型状态的视图。
29.图6是描绘本技术的第一实施例中的列选择电路150的配置示例的视图。
30.图7是描绘本技术的第一实施例中的列选择电路150进行的选择控制的示例的视图。
31.图8是描绘本技术的第一实施例中的列选择电路150进行的选择控制的情况1的示例的视图。
32.图9是描绘本技术的第一实施例中的列选择电路150进行的选择控制的情况2的示例的视图。
33.图10是描绘本技术的第一实施例中的列选择电路150进行的选择控制的情况3的示例的视图。
34.图11是描绘本技术的第一实施例中的列选择电路150进行的选择控制的情况4的示例的视图。
35.图12是描绘本技术的第一实施例的替代示例中的列选择电路150的典型组的视图。
36.图13是描绘本技术的第一实施例的其它替代示例中的列选择电路150的其它典型组的视图。
37.图14是描绘作为本技术的第二实施例的存储器电路100的配置示例的视图。
38.图15是描绘由作为本技术的第二实施例的存储器电路100执行的步骤的典型过程的流程图。
39.图16是描绘作为本技术的第二实施例的存储器电路100的典型操作时序的流程图。
40.图17是描绘作为本技术的第三实施例的存储器电路100的配置示例的视图。
41.图18是描绘由作为本技术的第三实施例的存储器电路100执行的步骤的典型过程的流程图。
42.图19是描绘作为本技术的第三实施例的存储器电路100的典型操作时序的流程图。
43.图20是描绘作为本技术的第四实施例的存储器电路100的配置示例的视图。
44.图21是描绘作为实施本技术的存储器电路100的使用示例的系统500的第一配置示例的视图。
45.图22是描绘作为实施本技术的存储器电路100的另一使用示例的系统500的第二配置示例的视图。
46.图23是描绘使用实施本技术的存储器电路100的电子设备600的配置示例的视图。
具体实施方式
47.下面描述用于实现本技术的方式(称为实施例)。将按照以下顺序给出描述。
48.1.第一实施例(通过列选择电路选择存储器单元输出的示例)
49.2.第二实施例(数据单元和参照单元的值被依次地输出的示例)
50.3.第三实施例(数据单元和参照单元的值被同时输出的示例)
51.4.第四实施例(在存储器电路内部执行与参照单元的期望值的比较的示例)
52.5.使用示例
53.<1.第一实施例>
54.[存储器电路]
[0055]
图1是描绘作为本技术的第一实施例的存储器电路的配置示例的视图。
[0056]
该存储器电路包括两个阵列#0(101-0)和#1(101-1)、感测放大器170、地址解码器180和数据总线190。
[0057]
阵列101-0和101-1中的每一个包括存储器单元阵列110。存储器单元阵列110包括以二维矩阵图案(阵列图案)布置的存储器单元。
[0058]
地址解码器180对处理器经由信号线103指定的地址进行解码，以生成用于存储器单元阵列110的行地址和列地址。
[0059]
感测放大器170放大并输出从阵列101-0和101-1中的每一个读出的值。与存储器单元阵列110中的一列或多个示例相对应地设置一个感测放大器170。每个感测放大器170具有两个输入端子。一个输入端子接收感测对象的电位的输入，并且另一个输入端子接收基准电位的输入。这允许感测放大器170通过以基准电位为基准放大感测对象的电位来输出读取数据。即，感测放大器170输出根据供应给两个输入端子的电位的电平之间的大小关系的数据。
[0060]
数据总线190是允许向处理器输出数据和从处理器输入数据的总线。即，数据总线190经由输出数据q端子109将来自感测放大器170的读取数据输出到处理器。数据总线190进一步经由输入数据d端子104接收来自处理器的写入数据并且将写入数据供应给阵列101-0和101-1。
[0061]
阵列101-0和101-1中的每一个除了存储器单元阵列110之外，还包括行解码器120、字线驱动器130、写入-读取电源电路140和列选择电路150。行解码器120对从地址解码
器180供应的行地址进行解码。字线驱动器130驱动由行解码器120解码的字线。写入-读取电源电路140是供应写入或读取操作所需的电源的电路。列选择电路150根据从地址解码器180供应的列地址从存储器单元阵列110中选择列。顺便提及，列选择电路150是在所附权利要求中描述的选择电路的示例。
[0062]
经由信号线102向阵列101-0和101-1中的每一个供应来自处理器的命令。阵列101-0和101-1中的每一个依据所供应的命令执行必要的操作，诸如读取或写入操作。
[0063]
[存储器单元阵列]
[0064]
图2是描绘本技术的第一实施例中的存储器单元阵列110的配置示例的视图。
[0065]
存储器单元阵列110包括以二维矩阵图案布置的存储器单元111。字线驱动器130以行方向字线为单位驱动存储器单元阵列110中的存储器单元111。此外，源极线和位线在列方向上形成并且与每个存储器单元111串联连接。
[0066]
存储器单元阵列110中的字线包括用作正常数据存储区域的数据字线和用作参照单元的参照字线。如上所解释的，参照单元用于生成用于数据读出的基准电位。
[0067]
在开放型配置的情况下，参照单元在字线方向上布置。也就是说，访问参照单元需要激活特定参照单元的字线(参照字线：rwl)。
[0068]
尽管在该示例中参照字线被放置在存储器单元阵列110的顶行中，但是参照字线可以被布置在任何行中。例如，考虑到寄生电阻，优选将参照字线布置在存储器单元阵列110的中心行中。
[0069]
图3是描绘本技术的第一实施例中的存储器单元111与列选择电路150之间的典型关系的视图。
[0070]
存储器单元111包括串联连接在源极线118和位线119之间的电阻变化型元件112和开关113。例如，磁性隧道结(mtj)元件被假定用作电阻变化型元件112。mtj元件由夹着绝缘层的两层磁性材料构成。磁性材料的可变磁化状态导致电阻值出现变化。尽管在该示例中电阻变化型mtj元件被假定用作存储器单元111的存储元件，但是在该实施例中，可以替代地使用诸如“铁电随机存取存储器(feram)”之类的以使用参照单元为前提的其它存储元件。
[0071]
开关113的栅极电极与字线117连接。驱动字线117使得开关113导通，从而将电阻变化型元件112的两端连接到源极线118和位线119。
[0072]
源极线118和位线119与每一列的列开关151和154连接。适当地控制这些开关改变电阻变化型元件112的状态或允许其变化状态被读出。
[0073]
从存储器单元111读取的值在被馈送到感测放大器170之前被输入到感测选择电路157。感测放大器170具有两个输入端子。一个输入端子接收感测对象数据的输入，并且另一个输入端子接收基准电位的输入。感测选择电路157选择从存储器单元111读出的值，以将适当的值供应给感测放大器170的两个输入端子。虽然在该示例中，源极线信号被输入到感测选择电路157，但是取决于存储器单元111的特性，可以输入位线信号代替源极线信号。
[0074]
图4是描绘本技术的第一实施例中的将存储器单元111作为数据单元读出的典型状态的视图。
[0075]
例如，在电阻变化型存储器中，取决于电阻值来分配逻辑值，如果存储器单元的电阻值r为高电阻状态(rh)，则分配逻辑值“1”，如果电阻值r为低电阻状态(rl)，则分配逻辑
值“0”。当由二输入感测放大器170判定逻辑值时，需要将电阻值转换为输入电位。因此，采用电流注入型放大器。在该示例中，电流源141和开关142用作读取电流源。
[0076]
电流源141被设计为使电流流过存储器单元111的电阻。开关142被设计为控制作为读取电流源的操作。向开关142的栅极电极施加电压vcmn使得开关142导通，并且使电流流过存储器单元111的电阻。
[0077]
感测选择电路157介于读取电流源和存储器单元111之间连接。这允许仅将电流供应给由感测选择电路157选择的存储器单元111，以用于数据读出。
[0078]
在这种情况下，如果假设io代表从电流源141供应的电流的值，r代表电阻变化型元件112的电阻值，并且m代表电流注入型放大器的放大系数，则观察端的电位vd变得逐渐等于“m
×
io
×
r”。因此，测量输入到感测放大器170的电位使得可以获得电阻变化型元件112的电阻值r。
[0079]
图5是描绘本技术的第一实施例中的将存储器单元111作为参照单元读出的典型状态的视图。
[0080]
尽管可以有多种方法来生成用于判定逻辑值的基准电位，但是也适合使用存储器单元还用于生成基准电位。考虑到感测操作的鲁棒性。例如，在存储器单元制造处理期间一些参数变化导致偏置被施加到感测对象存储器单元的电阻值的情况下，类似的偏置也被相应地施加到基准电位。这种偏置应用消除了所涉及的不利影响。
[0081]
因此，在该示例中，来自多个存储器单元(参照单元)的输出电位被短路(短路)以生成中间电位。为此，使多个感测选择电路157导通。在这种情况下，假设io代表从电流源141供应的电流的值，ri(i＝0至(n-1))代表电阻变化型元件112的电阻值，并且m代表电流注入型放大器的放大系数，则观察端的电位vr变得逐渐等于“m
×
io
×
∑ri/n”。
[0082]
连接的数量n至少为1。连接的数量n越大，感测操作针对参照单元的电阻变化就变得越鲁棒。高电阻状态(rh)和低电阻状态(rl)之间的最佳比率不必限于1：1。最佳比率取决于感测放大器170的操作点而变化。
[0083]
如此生成的两个观察端连接到感测放大器170的两个输入。这允许观察感测对象的逻辑状态。
[0084]
[列选择电路]
[0085]
图6是描绘本技术的第一实施例中的列选择电路150的配置示例的视图。
[0086]
在阵列101-0和101-1中的每一个中，列选择电路150选择存储器单元阵列110中的存储器单元111的值，并将所选择的值供应给感测放大器170的两个输入端子。如上所述，每个感测放大器170由两个阵列101-0和101-1共享。可以从阵列101-0和101-1中的任何一个供应存储器单元111的值。
[0087]
在该示例中，为了简化的目的，省略了恒定电流源和写入电源。这里描绘的是一个示例，其中八个源极线和八个位线连接到一个感测放大器，这些线被分为两组a和b，每组分别为4个线。注意，每组中的线的数量仅是示例，并且允许变化，只要连接到感测放大器的源极线和位线被分为至少两组即可。
[0088]
还描绘了将阵列101-0侧的数据单元作为访问对象进行访问，并使用阵列101-1侧的参照单元。所有列选择电路150共享共同的配置。通过改变阵列101-0和101-1中内部开关的选择状态来实现期望的连接状态。
[0089]
此外，使感测放大器170的基准电位侧的节点短路(短路)的线连接到其数量对应于上述连接的数量n的感测放大器170。即，在实际存储器电路的布局中，重复地布置与上述n个感测放大器相对应地设置的电路单位。
[0090]
列选择电路150包括与每一列中的每个存储器单元111相对应的输出开关cs0至cs7。输出开关cs0至cs7控制是否输出来自存储器单元111的值。
[0091]
列选择电路150进一步包括与感测放大器170的两个输入端子中的每一个相对应的两个输入选择器。这些输入选择器选择来自输出开关cs0至cs7的输出，并将所选择的输出供应给对应的感测放大器170的两个输入端子。每个输入选择器包括连接到输出开关cs0至cs7当中的互不相同的至少一个输出开关的多个输入开关。使得输入开关中的一个导通并将其输出供应给对应的输入端子。具体地，感测放大器170的感测对象输入端子d与包括输入开关cm0和cm2的输入选择器连接。此外，感测放大器170的基准电位输入端子r与包括输入开关cm1和cm3的输入选择器连接。
[0092]
如上所述，当要生成基准电位时，可以通过使从多个参照单元输出的电位短路(短路)来生成中间电位。多个输入开关cm0至cm3中的至少一个在短路状态下接收连接到每个输入开关的多个输出开关cs0至cs7的输出。例如，当要从连接到输出开关cs0至cs3的参照单元生成中间电位时，输出开关cs0至cs3进入连接状态，并且输入开关cm1进入连接状态以与感测放大器170的基准电位侧的节点连接。由于感测放大器170的基准电位侧的节点是互连的，因此该连接线的输出也被短路。
[0093]
[由列选择电路进行的选择控制]
[0094]
图7是描绘本技术的第一实施例中的列选择电路150进行的选择控制的示例的视图。
[0095]
针对由感测放大器170判定逻辑值的每个对象，下面呈现四种情况作为列选择电路150进行的选择控制的示例。
[0096]
情况#1假设要测试阵列101-1的参照单元。为了测试阵列101-1中的r0和r2的逻辑值，将对应的单元连接到感测放大器170的感测对象输入。这时，用r1和r3生成的基准电位连接到感测放大器170的基准电位输入。
[0097]
在这种情况下，没有来自阵列101-0的输入。因此，阵列101-0的输入开关cm0至cm3全部被控制为处于绝缘状态。这意味着阵列101-0的输出开关cs0至cs7可以处于任何状态。另一方面，在阵列101-1中，输出开关cs0和cs4被控制为处于导通状态，而输出开关cs1至cs3和cs5至cs7被控制为处于绝缘状态。然后输入开关cm0和cm3被控制为处于导通状态，并且输入开关cm1和cm2被控制为处于绝缘状态。
[0098]
上面的控制处理带来了图8中所描绘的连接。即，从阵列101-1全部读出参照单元的值r0和r2以及用于测试参照单元的值r1和r3。以这种方式，单独地测试作为测试对象的参照单元(r0和r2)。另一方面，用于生成基准电位的单元(r1和r3)被共同地使用。顺便提及，在图8及随后的附图中，感测对象电位由实线指示，并且基准电位由虚线指示。
[0099]
情况#2假设要像情况#1一样测试阵列101-1中的参照单元。为了判定阵列101-1中的r1和r3的逻辑值，r0和r2用于将基准电位连接到感测放大器170的基准电位输入。
[0100]
在这种情况下，与情况#1一样，没有来自阵列101-0的输入。因此，阵列101-0的输入开关cm0至cm3全部被控制为处于绝缘状态。这意味着阵列101-0的输出开关cs0至cs7可
以处于任何状态。另一方面，在阵列101-1中，输出开关cs0和cs4被控制为处于导通状态，而输出开关cs1至cs3和cs5至cs7被控制为处于绝缘状态。然后，输入开关cm1和cm2被控制为处于导通状态，并且输入开关cm0和cm3被控制为处于绝缘状态。
[0101]
上面的控制处理带来了图9中所描绘的连接。即，输入到感测放大器170的值可以被设定为与上述情况#1中的值相反的值。
[0102]
情况#3假设要读出阵列101-0中的正常单元。阵列101-0中的单元d0和d1连接到感测对象输入。此时，由r0和r2生成的基准电位连接到感测放大器的基准电位输入。
[0103]
在这种情况下，没有来自阵列101-0和101-1中的组b的输入。因此，输入开关cm2和cm3被控制为处于绝缘状态。输出开关cs4至cs7可以处于任何状态。另一方面，在组a中，输出开关cs0被控制为处于导通状态，而输出开关cs1至cs3被控制为处于绝缘状态。此外，在阵列101-0中，输入开关cm0被控制为处于导通状态，并且输入开关cm1至cm3被控制为处于绝缘状态。另外，在阵列101-1中，输入开关cm1被控制为处于导通状态，并且输入开关cm0、cm2和cm3被控制为处于绝缘状态。
[0104]
上面的控制处理带来了图10中所描绘的连接。即，从阵列101-0读出正常单元的值d0和d1，并且从阵列101-1读出参照单元的基准电位值r0和r2。
[0105]
情况#4假设要像情况#3中一样读出阵列101-0中的正常单元。阵列101-0中的单元d0和d1连接到感测对象输入。此时，由r1和r3生成的基准电位连接到感测放大器170的基准电位输入。
[0106]
在这种情况下，没有来自阵列101-0中的组b的输入。因此，输入开关cm2和cm3被控制为处于绝缘状态。输出开关cs4至cs7可以处于任何状态。此外，没有来自阵列101-1中的组a的输入，从而输入开关cm0和cm1被控制为处于绝缘状态，并且输出开关cs0至cs3可以处于任何状态。
[0107]
此外，在阵列101-0中，输出开关cs0和输入开关cm0被控制为处于导通状态。组a中的其它输出开关cs1至cs3和输入开关cm1至cm3被控制为处于绝缘状态。另外，在阵列101-1中，输出开关cs4和输入开关cm3被控制为处于导通状态。组b中的其它输出开关cs5至cs7和输入开关cm0至cm2被控制为处于绝缘状态。
[0108]
上面的控制处理带来了图11中所描绘的连接。即，从阵列101-0读出正常单元的值d0和d1，并且从阵列101-1读出参照单元的基准电位值r1和r3。
[0109]
如上所述，在感测对象和用于生成基准电位的存储器单元不在同一阵列的同一组中的情况下，切换列选择电路150的开关，以使得处于期望位置中的存储器单元111的逻辑值通过使用由期望参照单元生成的基准电位来读出。显然，通过控制列选择电路150的开关，同样可以访问这里未明确指示的位置中的存储器单元111。
[0110]
根据本技术的第一实施例，如上所讨论的，在被供应给感测放大器170的输入端子之前，任何存储器单元的值由列选择电路150根据需要从阵列101-0和101-1选择。以这种方式，可以在操作中切换允许从不同阵列读出的开放型配置和允许从同一阵列读出的折叠型配置。
[0111]
[替代示例]
[0112]
图12是描绘本技术的第一实施例的替代示例中的列选择电路150的典型组的视图。
[0113]
在上述实施例中，列选择电路150被分为如图12的a中所指示的两组a和b。可替代地，如图12的b中所指示的，例如，可以将列选择电路150分为三组a、b和c。作为另一替代，可以将列选择电路150分为四个或更多个组。
[0114]
图13是描绘本技术的第一实施例的其它替代示例中的列选择电路150的其它典型组的视图。
[0115]
在上述实施例中，四个源极线和四个位线连接到每个组。可替代地，如图13的a中所指示的，一个源极线和一个位线可以连接到每个组。作为另一种选择，如图13的b中所指示的，八个源极线和八个位线可以连接到每个组。即，要连接到每个组的源极线的数量和位线的数量可以不是四个。
[0116]
作为另一种替代，例如，如图13的c中所指示的，每个组中的线的数量可以在一个组与另一个组之间变化。在该示例中，八个输出开关cs0至cs7连接到输入开关cm0和cm1，并且四个输出开关cs8至cs11连接到输入开关cm2和cm3。即，要连接到多个输入开关cm0至cm3中的每一个的cs0至cs11当中的多个输出开关的数量可以至少部分地不同。
[0117]
如上所述，可以为每个系统设定列选择电路150的组配置。考虑到存储器的耐久性，这允许电路设计具有高度的自由度。
[0118]
<2.第二实施例>
[0119]
[存储器电路]
[0120]
图14是描绘作为本技术的第二实施例的存储器电路100的配置示例的视图。
[0121]
与上述第一实施例的存储器电路一样，第二实施例的存储器电路100包括共享感测放大器170的两个阵列101-0和101-1。与上述第一实施例中一样，阵列101-0和101-1中的每一个包括存储器单元阵列110、行解码器120、字线驱动器130、写入-读取电源电路140和列选择电路150。
[0122]
控制电路160设置有与处理器300的接口。控制电路160从处理器300接收命令、地址和写入数据。此外，读取数据总线191与控制电路160连接。控制电路160经由输出数据q端子将读取数据输出到处理器300。
[0123]
在发出读取命令的情况下，感测放大器170从阵列101-0和101-1接收指示数据存储器单元和参照单元的值的信号，并且将由读取操作得到的逻辑值输出到读取数据总线191上。再次通过控制电路160将数据输出到处理器300。
[0124]
[操作]
[0125]
图15是描绘由作为本技术的第二实施例的存储器电路100执行的步骤的典型过程的流程图。
[0126]
首先，使用用于激活存储器的act(活动)命令来访问与根据给定地址的数据单元相对应的字线和与参照单元相对应的字线(步骤s911)。在该示例中，假设从阵列101-0读出数据单元，并且从阵列101-1读出参照单元。
[0127]
此后，读取命令使得列选择电路150选择与如在上述情况3中那样的地址相对应的列，例如，允许读出数据单元和参照单元的值(步骤s912)。数据单元和参照单元的值被输入到感测放大器170，感测放大器170接着输出放大数据(步骤s913)。
[0128]
接下来，例如，与上述情况1中一样，读出用于读取数据单元的参照单元的逻辑状态(步骤s914)。读出数据被输出到读取数据总线191上(步骤s915)。
[0129]
在该示例中，在步骤s913中输出的数据之后，在步骤s915中输出参照单元的逻辑状态。即，如图16中所描绘的，从输出数据q端子依次地输出作为读取对象的数据单元和参照单元的值。然而，如图16中所示的，可以通过单个字线访问操作来读出来自数据单元的数据和来自参照单元的数据。尝试用通用开放型配置执行类似操作可能需要多个字线访问操作。相反，在该配置中，一个字线访问操作可以读取两种类型的数据，从而改善了性能。
[0130]
在接收到参照单元的逻辑状态数据时，处理器300基于接收到的值执行操作(步骤s917)。例如，在接收到的值与期望值不同的情况下，假设处理器300发出关于参照单元的刷新命令，并且再次发出读取命令以读取数据单元。即，在参照单元的重写操作之后重新执行重新读取操作，以防止在后续操作中使用不正确的数据，从而改善了系统的可靠性。顺便提及，在这种情况下，无需在act命令之后明确发出读取命令。相反，可以明确发出针对参照单元的读取命令。
[0131]
根据上述本技术的第二实施例，由列选择电路150根据需要从阵列101-0和101-1选择性地读出存储器单元值，并且数据单元和参照单元的值被依次地输出。
[0132]
<3.第三实施例>
[0133]
[存储器电路]
[0134]
图17是描绘作为本技术的第三实施例的存储器电路100的配置示例的视图。
[0135]
除了上述第二实施例中所包括的之外，第三实施例还包括参照单元数据总线192。感测放大器170将数据单元读取操作的结果输出到读取数据总线191上，同时，将参照单元读取操作的结果输出到参照单元数据总线192上。
[0136]
[操作]
[0137]
图18是描绘由作为本技术的第三实施例的存储器电路100执行的步骤的典型过程的流程图。
[0138]
首先，使用act命令来访问与根据给定地址的数据单元相对应的字线和与参照单元相对应的字线(步骤s921)。在该示例中，假设从阵列101-0读出数据单元，并且从阵列101-1读出参照单元。
[0139]
此后，读取命令使得列选择电路150选择与如在上述情况3中那样的地址相对应的列，例如，允许读出数据单元和参照单元的值(步骤s922)。数据单元和参照单元的值被输入到感测放大器170，感测放大器170接着输出放大数据以由诸如数据锁存器之类的其它电路保持(步骤s923)。
[0140]
接下来，例如，与上述情况1中一样，读出用于读取数据单元的参照单元的逻辑状态(步骤s924)。读出数据被输入到感测放大器170，感测放大器170接着输出放大数据(步骤s925)。
[0141]
然后，在相同的定时，在步骤s923中输出的数据单元值经由读取数据总线191从输出数据q端子输出到处理器300，并且在步骤s925中输出的参照单元值经由参照单元数据总线192从输出数据r端子输出到处理器300(步骤s926)。即，如图19中所描绘的，从输出数据q端子和输出数据r端子同时输出作为读取对象的数据单元和参照单元的值。
[0142]
在接收到数据单元和参照单元的值时，处理器300基于接收到的值执行操作(步骤s927)。由处理器300进行的操作细节与上述第二实施例的情况中的细节类似。
[0143]
如上所述，根据本技术的第三实施例，由列选择电路150根据需要从阵列101-0和
101-1选择性地读出存储器单元值，并且数据单元和参照单元的值被同时输出。
[0144]
<4.第四实施例>
[0145]
[存储器电路]
[0146]
图20是描绘作为本技术的第四实施例的存储器电路100的配置示例的视图。
[0147]
第四实施例的存储器电路100除了上述第二实施例中包括的之外还包括比较器165。比较器165将从感测放大器170输出的参照单元值与从控制电路160接收的期望值进行比较，并将比较结果输出到控制电路160。
[0148]
在接收到比较结果时，在结果与期望值不同的情况下，控制电路160可以执行刷新操作。可替代地，假如接收到来自控制电路160的比较结果，处理器300可以发出刷新命令。刷新操作使得在对参照单元进行重写操作之后，重新执行重新读取操作，以防止在后续操作中使用不正确的数据，从而改善了系统的可靠性。
[0149]
如上所述，根据本技术的第四实施例，基于存储器电路100内部的比较器165进行的比较结果来进行刷新操作。
[0150]
在上述实施例中，在读出操作之后测试用于读出数据单元的参照单元。可替代地，可以在读出数据单元之前测试参照单元。
[0151]
此外，在上述实施例中，假设当发出act命令时同时访问数据字线和参照字线两者。但是，同时访问不是强制性的。即，可以以这样的方式提供参照单元读出命令：当发出该参照单元读出命令时，仅访问参照字线，从而仅允许期望的参照单元的逻辑状态被读出并输出。还可以访问阵列101-0和101-1以及参照字线，并且在从阵列101-0读出参照单元之后，例如，依次地读出阵列101-1中的参照单元。这些操作增加了可以通过单列循环操作读出的参照单元的数量，从而减少了测试整个存储器电路的参照单元所需的时间。
[0152]
<5.使用示例>
[0153]
图21和图22是描绘实施本技术的存储器电路100的使用示例的视图。
[0154]
各自包括实施本公开的存储器电路100的半导体存储装置1中的一个或多个可以并入与用于控制半导体存储装置1的控制电路相同的半导体装置中。可替代地，半导体存储装置1可以并入不同于用于控制半导体存储装置1的控制电路的半导体装置中。
[0155]
图21描绘了系统500的示例，在该系统500中，半导体存储装置1与包括信号处理电路211的半导体装置210连接。信号处理电路211是生成用于向/从半导体存储装置1写入/读取数据的信号的电路。
[0156]
图22描绘了系统500的示例，在该系统500中，半导体存储装置1被并入包括信号处理电路211的半导体装置210内部。
[0157]
图23是描绘使用实施本技术的存储器电路100的电子设备600的配置示例的视图。
[0158]
电子设备600可以被假定为智能手机、数字相机、数字摄像机、音乐播放器、机顶盒、计算机、电视接收机、手表、有源扬声器、头戴式耳机、游戏机、无线电部件、测量仪器、电子标签或信标。电子设备600包括例如电源690，以及诸如输入装置670和显示装置660之类的接口。
[0159]
电阻变化型半导体存储装置可以作为存储装置620或650连接，该存储装置620或650与被并入在系统级封装601(或片上系统)中的处理器610连接。
[0160]
无线通信接口630可以具有移动通信、wi-fi(注册商标)或短距离通信的功能，并
且可以与天线632和电阻变化型存储装置631连接。
[0161]
音频电路640可以具有控制扬声器642和麦克风643的功能，并且可以与电阻变化型存储装置641连接。
[0162]
传感器680可以具有光学传感器、位置传感器、加速度传感器、生物传感器、磁传感器、机械量传感器、热传感器、电传感器或化学传感器的功能，并且可以与电阻变化型存储装置681连接。
[0163]
上述实施例仅仅是可以在其中实现本技术的示例。实施例的细节对应于所附权利要求书中要求保护的发明内容。同样，在所附权利要求书中命名的发明内容对应于在本技术的优选实施例的前述描述中的具有相同名称的实施例的细节。然而，这些实施例和其它示例不限制本技术，本技术也可以使用实施例的各种修改和替代来实现，只要它们在所附权利要求书的范围内即可。
[0164]
而且，以上结合实施例讨论的过程可以被解释为构成具有一系列这样的过程的方法。此外，该过程可以被解释为形成用于使得计算机执行一系列这样的过程的程序，或者被解释为构成存储该程序的记录介质。记录介质例如可以是cd(光盘)、md(小型光盘)、dvd(数字多功能光盘)、存储器卡或蓝光光盘(注册商标)。
[0165]
在本说明书中陈述的有益效果仅仅是示例，而不是对本技术的限制，本技术还可以提供其它优点。
[0166]
还可以优选地按照以下配置来实现本技术：
[0167]
(1)一种存储器电路，包括：
[0168]
多个存储器阵列；
[0169]
选择电路，被配置为选择从所述多个存储器阵列中的任何一个中的存储器单元输出的值，以供应第一值和第二值；和
[0170]
感测放大器，具有第一输入端子和第二输入端子，并且被配置为以供应给所述第二输入端子的所述第二值为基准来放大并输出供应给所述第一输入端子的所述第一值。
[0171]
(2)根据以上段落(1)中所述的存储器电路，其中
[0172]
所述选择电路包括
[0173]
与每个存储器单元相对应地设置的多个输出开关，所述输出开关被配置为控制是否输出来自所述存储器单元的所述值，以及
[0174]
分别与所述感测放大器的所述第一输入端子和所述第二输入端子相对应地设置的第一输入选择器和第二输入选择器，所述第一输入选择器和所述第二输入选择器被配置为选择来自所述输出开关的输出并将所选择的输出供应给对应的所述第一输入端子和所述第二输入端子。
[0175]
(3)根据以上段落(2)中所述的存储器电路，其中，所述第一输入选择器和所述第二输入选择器中的每一个设置有连接到所述多个输出开关当中的互不相同的至少一个输出开关的多个输入开关，所述第一输入选择器和所述第二输入选择器中的每一个被配置为使所述多个输入开关中的任何一个导通以将其输出供应给对应的所述第一输入端子和所述第二输入端子。
[0176]
(4)根据以上段落(3)中所述的存储器电路，其中，所述多个输入开关中的至少一个在短路状态下接收来自连接到每个所述输入开关的所述多个输出开关的输出。
[0177]
(5)根据以上段落(4)中所述的存储器电路，其中，连接到所述多个输入开关中的每一个的所述多个输出开关的数量彼此相同。
[0178]
(6)根据以上段落(4)中所述的存储器电路，其中，连接到所述多个输入开关中的每一个的所述多个输出开关的数量至少部分地不同。
[0179]
(7)根据以上段落(1)至(6)中的任一项所述的存储器电路，还包括：
[0180]
多个所述感测放大器，所述多个感测放大器共享所述第二输入端子。
[0181]
(8)根据以上段落(1)至(7)中的任一项所述的存储器电路，其中，所述存储器单元为电阻变化型存储器。
[0182]
(9)根据以上段落(1)至(8)中的任一项所述的存储器电路，其中，所述存储器单元为磁阻变化型存储器。
[0183]
(10)根据以上段落(1)至(9)中的任一项所述的存储器电路，其中
[0184]
所述感测放大器执行
[0185]
所述第一输入端子和所述第二输入端子被供给第一电位和第二电位，输出根据第一电位和第二电位之间的大小关系的数据的处理，以及
[0186]
所述第一输入端子和所述第二输入端子被供给用于生成所述第二电位的第三电位和不同于所述第二电位的第四电位，输出根据第三电位和第四电位之间的大小关系的数据的处理。
[0187]
(11)根据以上段落(10)中所述的存储器电路，其中
[0188]
所述第二电位是用于读出所述第一电位的基准电位，以及
[0189]
所述第四电位是用于测试所述第三电位的基准电位。
[0190]
(12)根据以上段落(10)或(11)中所述的存储器电路，其中
[0191]
所述第一电位和所述第二电位是从所述多个存储器阵列当中的互不相同的存储器阵列中读出的电位，以及
[0192]
所述第三电位和所述第四电位是从同一存储器阵列中读出的电位。
[0193]
(13)根据以上段落(10)至(12)中的任一项所述的存储器电路，其中，在不同的定时，所述感测放大器输出在将所述第一电位和所述第二电位供应给所述第一输入端子和所述第二输入端子时的输出以及在将所述第三电位和所述第四电位供应给所述第一输入端子和所述第二输入端子时的输出。
[0194]
(14)根据以上段落(10)至(13)中的任一项所述的存储器电路，其中，在相同的定时，所述感测放大器输出在将所述第一电位和所述第二电位供应给所述第一输入端子和所述第二输入端子时的输出以及在将所述第三电位和所述第四电位供应给所述第一输入端子和所述第二输入端子时的输出。
[0195]
(15)根据以上段落(10)至(14)中的任一项所述的存储器电路，还包括：
[0196]
比较器，所述比较器被配置为将在将所述第三电位和所述第四电位供应给所述第一输入端子和所述第二输入端子时的输出与输出的期望值进行比较。
[0197]
[附图标记列表]
[0198]
100 存储器电路
[0199]
101-0、101-1 阵列
[0200]
104 输入数据d端子
[0201]
109 输出数据q端子
[0202]
110 存储器单元阵列
[0203]
111 存储器单元
[0204]
112 电阻变化型元件
[0205]
113 开关
[0206]
117 字线
[0207]
118 源极线
[0208]
119 位线
[0209]
120 行解码器
[0210]
130 字线驱动器
[0211]
140 写入-读取电源电路
[0212]
141 电流源
[0213]
142 开关
[0214]
150 列选择电路
[0215]
151、154 列开关
[0216]
157 感测选择电路
[0217]
160 控制电路
[0218]
165 比较器
[0219]
170 感测放大器
[0220]
180 地址解码器
[0221]
190 数据总线
[0222]
191 读取数据总线
[0223]
192 参照单元数据总线
[0224]
300 处理器