用于可配置存储器阵列存储体架构的设备及方法与流程

用于可配置存储器阵列存储体架构的设备及方法


背景技术：

[0001]
半导体存储器在许多电子系统中用来存储可在以后时间检索的数据。一般通过为存储器提供命令、地址及时钟控制半导体存储器。可由(例如)存储器控制器提供命令、地址及时钟。命令可控制半导体存储器执行各种存储器操作。例如，读取命令引起半导体存储器执行读取操作以从存储器检索数据，且写入命令引起半导体存储器执行写入操作以将数据存储到存储器。地址识别用于存取操作的存储器位置，且时钟提供各种操作及数据提供的时序。
[0002]
随着不同类型的电子系统的数量增加，设计可满足不同的存储器操作要求及所需求配置的半导体存储器变得越来越具有挑战性。传统半导体存储器一旦经设计通常限于根据内部架构操作，此架构可适合一些电子系统而非其它电子系统的需要。半导体存储器的限制可迫使电子系统设计人员损害此类系统的性能，这是解决问题的非所要方法。因此，可期望具有灵活架构以满足不同类型电子系统的设计需求的半导体存储器。


技术实现要素：

[0003]
描述用于可配置存储器阵列存储体架构的设备及方法。在本公开的方面中，一种实例性设备包含经配置以存储与存储体架构相关的信息的模式寄存器，且进一步包含存储器阵列，所述存储器阵列包含多个存储器存储体。所述多个存储器存储体经配置以至少部分基于存储在所述模式寄存器中的与存储体架构相关的所述信息布置在存储体架构中。
[0004]
在本公开的另一方面中，一种实例性设备包含命令解码器、地址解码器及模式寄存器。所述命令解码器经配置以接收且解码存取命令且响应于所述命令提供内部信号。所述地址解码器经配置以接收与所述存取命令相关联的地址且响应于所述地址提供经解码地址信号。所述模式寄存器经配置以用存储体架构设置的值编程。所述实例性设备进一步包含存储器阵列，所述存储器阵列包含经配置以响应于所述内部信号而存取的多个存储器存储体。所述多个存储器存储体根据至少部分基于所述存储体架构设置选择的存储体架构布置。所述地址解码器经配置以基于所述选定存储体架构将所述经解码地址信号的至少部分映射到所述多个存储器存储体以根据所述选定存储体架构存取所述多个存储器存储体。
[0005]
在本公开的另一方面中，一种实例性设备包含控制器、多个总线及存储器系统。所述控制器经配置以提供存取命令及相关联的地址。所述多个总线耦合到所述控制器且经配置以将信号及时钟提供到所述控制器且从所述控制器提供信号及时钟。所述存储器系统经耦合到所述多个总线且经配置以接收所述存取命令及所述相关联地址。所述存储器系统包含多个存储器存储体及模式寄存器，所述模式寄存器经配置以用对应于存储体架构设置的值编程。所述控制器根据基于所述模式寄存器中的对应于所述存储体架构设置的所述值的选定存储体架构存取所述存储器的所述多个存储器存储体。
[0006]
在本公开的另一方面中，一种实例性方法包含接收存取命令及相关联地址，及存取存储器阵列的多个存储器存储体。所述多个存储器存储体布置在存储体架构中。所述实例性方法进一步包含将来自对应于所述相关联地址的所述多个存储器存储体中的存储器
位置的数据提供到外部数据端子。来自所述存储器位置的所述数据经提供到具有至少部分基于所述多个存储器存储体的所述存储体架构的时序的所述外部端子。
[0007]
在本公开的另一方面中，一种实例性方法包含针对对应于从一组三个存储体架构选择的一个存储体架构的运算元在存储器的模式寄存器中编程值。所述组的每一存储体架构包含根据由在所述模式寄存器中编程的所述值选择的所述存储体架构布置的所述存储器的多个存储器存储体。所述实例性方法进一步包含将读/写命令提供到所述存储器以根据所述存储体架构存取所述多个存储器存储体。起因于所述读/写命令的所述存储器的行为至少部分取决于所述选定的存储体架构。
[0008]
在本公开的另一方面中，一种实例性方法包含接收存储器命令及相关联地址，且映射所述相关联地址的部分以至少部分基于对应于存储体架构设置在模式寄存器中编程的值存取存储器阵列的多个存储器存储体。所述实例性方法进一步包含根据由在所述模式寄存器中编程的所述值设置的存储体架构存取所述存储器阵列的所述多个存储器存储体。
附图说明
[0009]
图1是根据本公开的实施例的系统的框图。
[0010]
图2是根据本公开的实施例的设备的框图。
[0011]
图3是根据本公开的实施例的半导体装置的部分的框图。
[0012]
图4是根据本公开的实施例的布置在存储体架构中的图3的半导体装置的部分的框图。
[0013]
图5是根据本公开的实施例的在布置在具有存储体群组模式配置的存储体架构中的图3的半导体装置的操作期间的各种信号的时序图。
[0014]
图6是根据本公开的实施例的在布置在具有存储体群组模式配置的存储体架构中的图3的半导体装置的操作期间的各种信号的时序图。
[0015]
图7是根据本公开的实施例的布置在存储体架构中的图3的半导体装置的部分的框图。
[0016]
图8是根据本公开的实施例的在布置在具有存储体模式配置的存储体架构中的半导体装置的操作期间的各种信号的时序图。
[0017]
图9是根据本公开的实施例的布置在存储体架构中的图3的半导体装置的部分的框图。
[0018]
图10是根据本公开的实施例的在布置在具有存储体模式配置的存储体架构中的半导体装置的操作期间的各种信号的时序图。
[0019]
图11是根据本公开的实施例的在布置在具有存储体模式配置的存储体架构中的半导体装置的操作期间的各种信号的时序图。
[0020]
图12是根据本公开的实施例的用于存取不同存储体架构的存储器阵列的地址映射表。
具体实施方式
[0021]
下文将阐述特定细节以提供对本公开的实例的充分理解。但是，所属领域的技术人员应明白，可在没有这些特定细节的情况下实践本公开的实例。此外，本文所描述的本公
开的特定实施例不应解释为将本公开的范围限制在这些特定实例。在其它例项中，没有详细展示熟知的电路、控制信号、时序协议及软件操作以避免不必要地使本公开不清楚。另外，术语(例如，“耦合”及“经耦合”)意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。
[0022]
图1是根据本公开的实施例的系统100的框图。系统100包含控制器10及存储器系统105。存储器系统105包含存储器110(0)到110(p)(例如，“device 0”到“device p”)，其中p是非零整数。存储器110可为动态随机存取存储器(dram)，例如在本公开的一些实施例中的低功率双数据速率(lpddr)dram。控制器10及存储器系统105通过若干总线通信。例如，由存储器系统105在命令/地址总线115上接收命令及地址，且通过数据总线125在控制器10与存储器系统105之间提供数据。可通过时钟总线130在控制器与存储器系统105之间提供各种时钟。时钟总线130可包含用于将系统时钟ck及ckf提供到存储器系统105、将数据时钟wck及wckf提供到存储器系统105，及将由存储器系统105提供的存取数据时钟rdqs提供到控制器10的信号线。总线的每一者可包含在其上提供信号的一或多个信号线。存储器110(0)到110(p)的每一者经耦合到命令/地址、数据及时钟总线。
[0023]
由控制器10提供到存储器系统105的ck及ckf时钟用于对命令及地址的提供及接收计时。wck及wckf时钟及rdqs时钟用于对数据的提供计时。例如，数据位可在wck及wckf时钟的上升及下降时钟边缘处从每一外部端子dq提供。ck及ckf时钟是互补的，且wck及wckf时钟是互补的。当第一时钟的上升时钟边缘与第二时钟的下降时钟边缘同时发生时，且当第一时钟的下降时钟边缘与第二时钟的上升时钟边缘同时发生时，时钟是互补的。wck及wckf时钟可具有高于ck及ckf时钟的时钟频率。例如，在本公开的一些实施例中，wck及wckf时钟可具有是ck及ckf时钟的时钟频率的四倍的时钟频率。wck及wckf时钟可在存取操作期间由控制器10连续提供到存储器系统105以改进存取操作的时序性能。替代地，控制器10并不连续提供wck及wckf时钟，但可在存取操作需要时提供wck及wckf时钟。
[0024]
控制器10将命令提供到存储器系统105以执行存储器操作。存储器命令的非限制性实例包含用于存取存储器的存取命令，例如，用于执行读取操作的读取命令及用于执行写入操作的写入命令、用于执行模式寄存器写入及读取操作的模式寄存器写入及读取命令以及其它命令。由控制器10提供到存储器系统105的命令进一步包含选择信号(例如，芯片选择cs信号cs0、cs1、csp)。当为所有存储器110提供命令、地址、数据及时钟时，选择信号在相应选择信号线上提供，且用于选择哪一存储器110将响应于命令且执行对应操作。在本公开的一些实施例中，将相应选择信号提供到存储器系统105的每一存储器110。控制器10提供有效选择信号以选择对应储存器110。当相应选择信号是有效的时，选择对应存储器100来接收在命令/地址总线115上提供的命令及地址。
[0025]
在操作中，当读取命令及相关联地址由控制器10提供到存储器系统105时，由有效选择信号选择的存储器110接收读取命令及相关联地址，且执行读取操作以为控制器10提供来自对应于相关联地址的存储器位置的读取数据。根据相对于读取命令的接收的时序由选定存储器110将读取数据提供到控制器10。例如，时序可基于读取时延(rl)值，其指示当由选定存储器110将读取数据提供到控制器10时在读取命令之后的ck及ckf时钟的时钟周期的数量(ck及ckf时钟的时钟周期被称为tck)。rl值由控制器10在存储器110中编程。例如，rl值可在存储器110的相应模式寄存器中编程。如所知，包含在存储器110的每一者中的
模式寄存器可用用于设置(例如，选自)各种操作模式及/或选择用于存储器操作的特征的信息编程。设置中的一者可用于rl值。
[0026]
在准备将读取数据提供到控制器10的选定存储器110时，控制器将有效wck及wckf时钟提供到存储器系统105。wck及wckf时钟可由选定存储器110用来产生存取数据时钟rdqs。当时钟在低时钟电平及高时钟电平之间周期性地转变时，时钟有效。相反地，当时钟维持恒定的时钟电平且不周期性地转变时，时钟无效。rdqs时钟由执行读取操作的存储器110提供到控制器10以用于对将读取数据提供到控制器10进行计时。
[0027]
在操作中，当写入命令及相关联地址由控制器10提供到存储器系统105时，由有效选择信号选择的存储器110接收写入命令及相关联地址，且执行写入操作以将由控制器10提供的数据写入到对应于相关联地址的存储器位置。根据相对于写入命令的接收的时序由控制器10将写入数据提供到选定存储器110。例如，时序可基于写入时延(wl)值，其指示当由控制器10将写入数据提供到选定存储器110时在写入命令之后的ck及ckf时钟的时钟周期的数量。wl值由控制器10在存储器110中编程。例如，wl值可在存储器110的相应模式寄存器中编程。
[0028]
在准备从控制器10接收写入数据的选定存储器110时，控制器将有效wck及wckf时钟提供到存储器系统105。wck及wckf时钟可由选定存储器110用来产生用于对控制电路的操作计时以接收写入数据的内部时钟。数据由控制器10提供且选定存储器110根据wck及wckf时钟接收写入数据。将写入数据写入到对应于相关联地址的存储器。
[0029]
图2是根据本公开的实施例的设备的框图。设备可为半导体装置200，且将称为半导体装置200。在一些实施例中，半导体装置200可包含但不限于存储器，例如(举例来说)整合到单个半导体裸片中的lpddr存储器。在本公开的一些实施例中，半导体裸片可仅包含半导体装置200。在本公开的一些实施例中，半导体裸片可包含嵌入有与整合在同一半导体裸片上的其它系统的半导体装置200。在本公开的一些实施例中，半导体装置200可包含在图1的存储器系统100中。例如，每一存储器110可包含半导体装置200。半导体装置200可包含存储器阵列250。存储器阵列250包含多个存储器存储体。存储器阵列250的存储器存储体可布置在不同存储体架构中。例如，存储器阵列250的存储器存储体可布置在具有存储体群组模式配置、存储体模式配置以及其它存储器存储体配置的存储体架构中。每一存储器存储体包含多个字线wl、多个位线bl及布置在多个字线wl及多个位线bl的交叉点处的多个存储器单元mc。字线wl的选择由行解码器240执行且位线bl的选择由列解码器245执行。感测放大器(samp)连接到对应位线bl且进一步连接到至少一个相应局部i/o线对(liot/b)，其继而经由充当开关的传送门(tg)耦合到至少相应一个主i/o线对(miot/b)。
[0030]
半导体装置200可采用多个外部端子，其包含：命令/地址端子ca，其耦合到命令/地址总线以接收命令及地址；选择端子，其接收选择信号cs；时钟端子，其接收时钟ck及ckf；数据时钟端子，其接收数据时钟wck及wckf；数据端子dq；存取数据时钟端子，其提供存取数据时钟rdqs；电源端子vdd、vss及vddq；及zq校准端子(zq)。
[0031]
当提供到选择端子的cs信号有效时，激活半导体装置200以接收供应到命令/地址端子ca的命令及地址。响应于ck及ckf时钟接收命令及地址。
[0032]
命令/地址端子ca可供应有来自(例如)存储器控制器的命令。命令可作为内部命令信号icmd经由命令/地址输入电路205提供到命令解码器215。命令解码器215包含电路，
其解码内部命令信号icmd以产生用于执行操作的各种内部信号及命令，例如，基于命令控制半导体装置200的电路存取存储器阵列250的内部信号，例如，分别基于读取命令或写入命令从存储器阵列250读取数据或将数据写入到存储器阵列250。
[0033]
命令解码器215也存取模式寄存器225，其存储用于设置(例如，选自)半导体装置200的各种操作模式及特征的信息。模式寄存器225可用用于设置各种操作模式及/或选择用于存储器操作的特征的信息编程且存储所述信息。例如，模式寄存器225可包含用对应于各种操作模式及特征的每一者的运算元的信息编程且存储所述信息的寄存器。例如，模式寄存器225可用对应于数据存取时延(例如，读取时延或写入时延)的运算元的信息编程。作为另一实例，模式寄存器225可用对应于突发长度的运算元的信息编程。突发长度定义每个存取操作(例如，读取或写入操作)从每一数据端子dq提供或提供到每一数据端子dq的数据位的数量。例如，突发长度16定义每个存取操作将从每一数据端子dq提供或提供到每一数据端子dq的16位数据，且突发长度32定义每个存取操作将从每一数据端子dq提供或提供到每一数据端子dq的32位数据。作为另一实例，模式寄存器225可用对应于存储体架构的模式的运算元的信息编程，以便从存储器阵列250的一组存储体架构选择。存储体架构的实例可包含存储体群组模式配置、存储体模式配置等。各种存储体架构允许存储器阵列250的存储器存储体以(例如)供各种系统配置存取的方式布置。由模式寄存器225存储的信息可通过为半导体装置200提供模式寄存器写入命令来编程，此引起半导体装置200执行模式寄存器写入操作。命令解码器215存取模式寄存器225，且基于经存储的信息以及内部命令信号，提供内部信号以相应地控制半导体装置200的电路。例如，当针对存取命令(例如读取或写入命令)存取存储器阵列250时，命令解码器215提供内部信号以控制半导体装置200的电路以存取如根据由针对与存储体架构相关的模式存储在模式寄存器225中的信息设置的存储体架构布置的存储器阵列250。
[0034]
在本公开的一些实施例中，模式寄存器225可包含用于可通过模式寄存器设置的各种模式及特征的特定者的多个寄存器。例如，模式寄存器可包含对应于读取时延设置的多个寄存器。同样地，模式寄存器可包含对应于写入时延设置的多个寄存器。特定模式或特征的多个寄存器允许针对特定模式或特征编程且存储的多个设置。模式或特征的设置可通过指示半导体装置从用于特定模式或特征的一个寄存器切换到用于相同特定模式或特征的另一个寄存器而在多个设置之间快速切换。作为另一实例，模式寄存器225可包含用于存储体架构的多个寄存器来存储信息以在多个存储体架构设置之间切换。具有多个寄存器的模式及特征的每一设置可与相应频率设置点相关联。因此，若干模式及特征可通过指示半导体装置从用于若干模式及特征的一个寄存器切换到用于若干模式及特征的另一个寄存器而从一个设置切换到另一个设置以改变频率设置点。例如，存储器阵列的存储体架构可通过改变频率设置点切换，即，通过在用于存储体架构设置的模式寄存器中的多个寄存器之间切换而从一个设置切换到另一个设置。也可通过改变频率设置点切换额外或替代性模式及特征。
[0035]
命令/地址端子ca可进一步供应有地址。地址通常包含若干位地址信息。供应到命令/地址端子ca的地址经由命令/地址输入电路205传送到地址解码器212。地址解码器212接收地址且将经解码的行地址信号xadd供应到行解码器240，将经解码的列地址信号yadd供应到列解码器245且将经解码的存储体地址信号badd供应到行解码器240及列解码器
245。经解码的行地址信号xadd、经解码的列地址信号yadd及经解码的存储体地址信号badd可包含一或多个信号。地址解码器212、行解码器240及/或列解码器245可包含地址解码逻辑216，其基于在模式寄存器225中设置的存储体架构将地址映射到存储器阵列。例如，提供到命令/地址端子ca的地址位可通过地址解码器212解码且映射以基于存储器阵列的存储体架构存取不同逻辑分组中的存储器阵列的存储体。
[0036]
当发出读取命令且适时用读取命令供应行地址及列地址时，从由行地址及列地址指定的存储器阵列250中的存储器单元读取读取数据。读取命令由命令解码器215接收，其将内部命令提供到输入/输出电路260，使得读取数据根据由半导体装置200提供的rdqs时钟经由读/写放大器255及输入/输出电路260从数据端子dq输出到外部。如先前描述，读取数据在由读取时延迟信息rl定义的时间提供，读取时延迟信息rl可在半导体装置200(例如，在模式寄存器中225)中编程。可按照ck时钟的时钟周期定义读取时延信息rl。例如，读取时延信息rl可是在由半导体装置200提供相关联读取数据时接收读取命令之后的ck时钟的时钟周期数量。
[0037]
当发出写入命令且用此命令适时供应行地址及列地址时，则可根据由半导体装置200接收的wck及wckf时钟将写入数据供应到数据端子dq。写入命令由命令解码器215接收，其将内部命令提供到输入/输出电路260，使得写入数据由输入/输出电路260中的数据接收器接收，且经由输入/输出电路260及读/写放大器255供应到存储器阵列250。写入数据写入由行地址及列地址指定的存储器单元中。如先前描述，写入数据在由写入时延wl信息定义的时间提供到数据端子dq。写入时延wl信息可在半导体装置200中(例如，在模式寄存器225中)编程。可按照ck时钟的时钟周期定义写入时延wl信息。例如，写入时延信息wl可为在将相关联写入数据提供到数据端子dq时由半导体装置200接收写入命令之后的ck信号的时钟周期数量。
[0038]
时钟端子及数据时钟端子供应有外部时钟。外部时钟ck、ckf、wck、wckf可供应到时钟输入电路220。ck及ckf时钟可为互补的，且wck及wckf时钟可为互补的。当启用时，包含在时钟输入电路220中的输入缓冲器接收外部时钟。例如，当由来自命令解码器215的cke信号启用时，输入缓冲器接收ck及ckf时钟，且当由来自命令解码器215的wckiben信号启用时，输入缓冲器接收wck及wckf时钟。时钟输入电路220可接收外部时钟且产生内部时钟ick及iwck及iwckf。内部时钟ick及iwck及iwckf经供应到内部时钟电路230。
[0039]
内部时钟电路230包含基于经接收的内部时钟提供各种相位及频率受控内部时钟的电路。例如，内部时钟电路230可包含数据时钟路径，其接收iwck及iwckf时钟且基于内部时钟iwck及iwckf提供多相位时钟iwckn。多相位时钟iwckn可提供到输入/输出电路260以用于控制读取数据的输出时序及写入数据的输入时序。输入/输出电路160可包含用于产生且提供rdqs时钟的时钟电路及驱动器电路。
[0040]
电源端子供应有电源电位vdd及vss。这些电源电位vdd及vss供应到内部电压发生器电路270。内部电压发生器电路270产生各种内部电位vpp、vod、vary、vperi等，且基于电源电位vdd及vss产生参考电位zqvref。内部电位vpp主要用于行解码器240中，内部电位压vod及vary主要用于包含在存储器阵列250中的感测放大器中，且内部电位vperi用于许多其它电路块中。参考电位zqvref用于zq校准电路265中。
[0041]
电源端子也供应有电源电位vddq。电源电位vddq连同电源电位vss一起供应到输
入/输出电路260。在本公开的实施例中，电源电位vddq可为与电源电位vdd相同的电位。在本公开的另一实施例中，电源电位vddq可为与电源电位vdd不同的电位。专用电源电位vddq用于输入/输出电路260，使得由输入/输出电路260产生的电源噪声并不传播到其它电路块。
[0042]
校准端子zq连接到zq校准电路265。当由zq校准命令zq_com激活时，zq校准电路265参考rzq的阻抗及参考电位zqvref执行校准操作。由校准操作获得的阻抗码zqcode供应到输入/输出电路260，且因此指定包含在输入/输出电路260中的输出缓冲器(未展示)的阻抗。
[0043]
图3是根据本公开的实施例的半导体装置的部分的框图。图3的半导体装置的部分可包含在图2的半导体装置200的存储器阵列250中。
[0044]
参考图3，半导体装置包含存储器阵列，所述存储器阵列包含多个物理存储器存储体310(0)到310(15)及320(0)到320(15)以及数据路径312及322。存储器存储体310(0)到310(15)可表示存储器阵列的第一半存储体且存储器存储体320(0)到320(15)可表示存储器阵列的第二半存储体。
[0045]
存储器存储体310(0)到310(15)及320(0)到320(15)的每一者包含存储数据的存储器单元。存储器单元可布置在相应存储器存储体310(0)到310(15)及320(0)到320(15)中，如先前参考图2的半导体装置200描述，例如，布置在存储器行及列中。例如，每一存储器存储体310(0)到310(15)及320(0)到320(15)包含沿着行布置的存储器单元，其中每一行沿着y方向延伸。存储器单元进一步沿着列布置，其中每一列沿着x方向延伸。沿着存储器存储体的每一行的存储器单元可定义存储器的相应页，其中存储器的页的宽度对应于每行布置的存储器单元的数量。例如，在本公开的一些实施例中，存储器存储体310(0)到310(15)及320(0)到320(15)的存储器单元的每一行包含8,192个存储器单元来存储8,192位数据(每个存储器单元存储1位)，此导致8,192位的存储器页(等效地，1,024字节的存储器页，每一字节具有8位)。
[0046]
数据路径312及322包含用于将数据提供到外部端子dq及从外部端子dq提供数据的电路及数据线。在本公开的一些实施例中，数据路径312及322可包含如先前参考图2的半导体装置200描述的电路及数据线。例如，数据路径312及322可包含先前参考图2描述的读取/写入放大器255及输入/输出电路260。
[0047]
在本公开的一些实施例中，每一数据路径312及322提供数据到八个外部端子dq且从八个外部端子dq提供数据。数据路径312可表示第一字节0且数据路径322可表示第二字节1。此外，在本公开的一些实施例中，数据路径312及322包含用于多用途外部端子dmi的电路及信号线，其可用于在外部端子dq处具有相应数据的各种操作信号(例如，数据掩膜、数据位反转、奇偶校验等)。
[0048]
数据在数据输入/输出(io)总线314(0)到314(3)上在存储器存储体310(0)到310(15)与数据路径312之间传送，且同样地，数据通过数据io总线324(0)到324(3)在存储器存储体320(0)到320(15)与数据路径322之间传送。例如，数据在数据io总线314(0)上在存储器存储体310(0)到310(3)与数据路径312之间传送，数据在数据io总线314(1)上在存储器存储体310(4)到310(7)与数据路径312之间传送，数据在数据io总线314(2)上在存储器存储体310(8)到310(11)与数据路径312之间传送，且数据在数据io总线314(3)上在存储器存
储体310(12)到310(15)与数据路径312之间传送。类似地，数据在数据io总线324(0)上在存储器存储体320(0)到320(3)与数据路径322之间传送，数据在数据io总线324(1)上在存储器存储体320(4)到320(7)与数据路径322之间传送，数据在数据io总线324(2)上在存储器存储体320(8)到320(11)与数据路径322之间传送，且数据在数据io总线324(3)上在存储器存储体320(12)到320(15)与数据路径322之间传送。数据io总线314(0)到314(3)及324(0)到324(3)可沿着对应于存储器单元的列在本公开的一些实施例中延伸所沿的方向(例如，沿着x方向)的方向延伸。
[0049]
当存取存储器存储体310(0)到310(15)及320(0)到320(15)的存储器存储体例如以将数据提供到相应数据路径以用于读取操作或从相应数据路径接收数据以用于写入操作时，一次从经存取的存储器存储体传送或传送到经存取的存储器存储体的数据位的数量可对应于相应数据io总线的数据宽度。数据路径312及322的每一者可同时针对一或多个数据io总线传送数据。例如，在本公开的一些实施例中，每一数据路径312及322可同时针对多达两个数据io总线传送数据。来自少于两个数据io总线的数据也可通过数据路径312及322传送。数据路径312及322的每一者将数据传送到相应外部端子dq且从相应外部端子dq传送数据。外部端子dq的dq宽度通常小于数据路径312及322的数据宽度，且也小于数据io总线314(0)到314(3)及324(0)到324(3)的每一者的数据宽度。数据路径312及322的数据宽度可为dq宽度的倍数。类似地，数据io总线314(0)到314(3)及324(0)到324(3)的数据宽度可为dq宽度的倍数。
[0050]
在本公开的一些实施例中，数据io总线314(0)到314(3)及324(0)到324(3)的每一者具有128位的数据宽度，且数据路径312及322的每一者具有256位的数据宽度。数据路径312及322可同时从多达两个数据io总线314(0)到314(3)及324(0)到324(3)(即，多达256位)传送数据。来自少于完整256位的数据也可通过数据路径312及322传送(例如，传送128位)。在本公开的一些实施例中，外部端子dq的dq宽度为8位(例如，一个字节；8个外部端子dq)。如先前描述，本公开的一些实施例也包含多用途外部端子dmi。
[0051]
半导体装置可进一步包含用于从命令/地址总线接收(例如)存储器命令及存储器地址的外部端子ca。外部端子ca可如先前参考图2的半导体装置200描述。
[0052]
如下文更详细描述，存储器存储体310(0)到310(15)及320(0)到320(15)可布置成各种存储体架构。在一些实施例中，例如，需要在广泛频率及功率分布范围内操作的移动系统(包括所公开的半导体装置)可允许在不同条件下以不同架构操作系统，以优化功率及性能。不同存储体架构可针对各种系统配置提供不同优选的存取方法。例如，一个存储体架构可为将存储器存储体310(0)到310(15)及320(0)到320(15)布置成存储体的存储体群组配置(被称为“存储体群组”或“存储体群组模式”配置)，且存储体经分组成存储体群组，其中每个存储体群组包含一或多个存储器存储体310(0)到310(15)及/或一或多个存储器存储体320(0)到320(15)。具有存储体群组模式配置的实例性存储体架构将存储器存储体310(0)到310(15)及320(0)到320(15)布置成4个存储体，及4个存储体群组。4个存储体群组的每一者包含与4个存储体的每一者相关联的存储器存储体，且每一存储体对应于来自存储器存储体310(0)到310(15)的存储器存储体及来自存储器存储体320(0)到320(15)的存储器存储体。在不脱离本公开的范围的情况下，存储体群组模式配置的其它实例可包含存储体及存储体群组的不同布置。例如，在本公开的一些实施例中，存储体群组模式配置包含4
个存储体及8个存储体群组的布置。在本公开的一些实施例中，存储体群组模式配置包含2个存储体及8个存储体群组的布置。更一般来说，本公开的其它实施例包含具有仍不同的存储体及存储体群组布置的存储体群组模式配置。
[0053]
存储体架构的其它实例可不具有存储体群组，而具有布置成存储体的存储器存储体310(0)到310(15)及320(0)到320(15)，每一存储体具有一个以上存储器存储体310(0)到310(15)及/或一个以上存储器存储体320(0)到320(15)。例如，一个非存储体群组存储体架构将存储器存储体310(0)到310(15)及320(0)到320(15)布置成8个存储体，其中每一存储体具有来自存储器存储体310(0)到310(15)及/或320(0)到320(15)的四个存储器存储体(被称为8个“存储体”模式配置)。另一非存储体群组存储体架构将存储器存储体310(0)到310(15)及320(0)到320(15)布置成16个存储体，其中每一存储体具有来自存储器存储体310(0)到310(15)及/或320(0)到320(15)的两个存储器存储体(被称为16个“存储体”模式配置)。在不脱离本公开的范围的情况下，其它实例可包含存储体的不同布置。例如，在本公开的一些实施例中，存储器存储体310(0)到310(15)及320(0)到320(15)布置成32个存储体。更一般来说，本公开的其它实施例包含具有仍不同的存储体布置的非存储体群组模式配置。
[0054]
另外，存取操作期间的操作(例如，读取及写入操作)可至少部分基于存储器存储体的存储体架构。例如，用于数据预取的数据量(即，由存储器存储体提供到数据路径312及322以用于存取操作的数据量)可至少部分取决于存储器存储体的存储体结构。用于数据预取的数据量可影响存取操作的突发长度选项。在本公开的一些实施例中，具有将存储器存储体310(0)到310(15)及320(0)到320(15)布置成4个存储体及4个存储体群组的存储体群组模式配置的存储体架构包含16位及32位的突发长度。在本公开的一些实施例中，具有将存储器存储体310(0)到310(15)及320(0)到320(15)布置成8个存储体的存储体模式配置的存储体架构包含32位的突发长度。在本公开的一些实施例中，具有将存储器存储体310(0)到310(15)及320(0)到320(15)布置成16个存储体的存储体模式配置的存储体架构包含16位及32位的突发长度。
[0055]
取决于存储器存储体的存储体架构的存取操作期间的操作的另一实例与从外部端子dq提供且由外部端子dq接收的数据的时序有关。例如，关于读取操作，对于具有存储体群组模式配置的存储体架构，数据可以由时间间隙分离的单独位群组从外部端子dq提供。
[0056]
在另一实例中，关于对同一存储体群组的连续读取操作，对于具有存储体群组模式配置的存储体架构，可从外部端子dq提供数据以用于第一读取操作及第二读取操作而在其间具有时间间隙。在另一实例中，关于对同一存储体群组的连续读取操作，对于具有存储体模式配置的存储体架构，可从外部端子dq连续地提供数据以用于第一读取操作及第二读取操作而在其间没有时间间隙。
[0057]
取决于存储器存储体的存储体架构的存取操作期间的操作的另一实例与存取同一存储体群组或不同存储体群组的存取命令的时序及存取同一存储体或不同存储体的存取命令的时序有关。
[0058]
在存取不同存储体架构时，半导体装置的电路可基于(例如)由存储在模式寄存器中的信息设置的存储体架构提供内部信号及经解码地址。例如，如先前参考图2的半导体装置200描述，命令解码器215可提供内部信号以控制半导体装置200的电路存取如根据由针
对与存储体架构相关的模式存储在模式寄存器225中的信息设置的存储体架构布置的存储器阵列250。另外，例如，可包含在地址解码器212、行解码器240及/或列解码器245中的地址解码逻辑216用于基于在模式寄存器225中设置的存储体架构将地址映射到存储器阵列250，例如，提供到命令/地址端子ca的地址的位经解码及映射以基于针对存储器阵列250设置的存储体架构存取不同逻辑分组中的存储器阵列的存储体。
[0059]
图4是根据本公开的实施例的布置在存储体架构中的图3的半导体装置的部分的框图。
[0060]
图4中展示的存储体架构是根据本公开的实施例的存储体群组模式配置。存储器存储体310(0)到310(15)及320(0)到320(15)经布置成存储体，且存储体分组成多个存储体群组，其中每个存储体群组包含一或多个存储器存储体310(0)到310(15)及/或一或多个存储器存储体320(0)到320(15)。在图4的特定实例中，存储器存储体310(0)到310(15)及320(0)到320(15)布置成4个存储体及4个存储体群组。4个存储体群组的每一者包含与4个存储体的每一者相关联的存储器存储体，且每一存储体对应于来自存储器存储体310(0)到310(15)的存储器存储体及来自存储器存储体320(0)到320(15)的存储器存储体。例如，存储体群组0(bg0)包含与存储体0到3相关联的存储器存储体310(0)到310(3)及320(0)到320(3)；存储体群组1(bg1)包含与存储体0到3相关联的存储器存储体310(4)到310(7)及320(4)到320(7)；存储体群组2(bg2)包含与存储体0到3相关联的存储器存储体310(8)到310(11)及320(8)到320(11)；且存储体群组3(bg3)包含与存储体0到3相关联的存储器存储体310(12)到310(15)及320(12)到320(15)。
[0061]
本公开的其它实施例可具有以不同于先前参考图4描述的方式布置的存储体、存储体群组及/或存储体群组的存储器存储体。例如，存储器存储体可布置在具有拥有更多或更少数量的存储体及/或存储体群组及/或每存储体群组的存储器存储体的存储体群组模式配置以及存储体及/或存储体群组及/或每存储体群组存储器存储体的不同布置的存储体架构中。更一般来说，本公开的范围不限于先前参考图4描述的特定实例。
[0062]
在操作中，数据可传送到存储体群组0到3或从存储体群组0到3传送。当存取存储体群组时，数据在相应数据io总线上在经存取存储体群组的存储器存储体与数据路径312及322之间传送。通常，当存取存储体群组时，整个数据宽度的数据在相应数据io总线上在存储器存储体310与数据路径312之间及存储器存储体320与数据路径322之间传送。例如，在其中数据io总线314(0)到314(3)及324(0)到324(3)的数据宽度为128位的实施例中，当存取存储体群组时，128位的数据在相应数据io总线314上在经存取存储体群组的存储器存储体310与数据路径312之间传送，且128位的数据在相应数据io总线324上在经存取存储体群组的存储器存储体320与数据路径322之间传送。当存取存储体群组时，传送总共256位(例如，2x 128位)。
[0063]
可基于编程的模式设置(例如，在与突发长度相关联的运算元的模式寄存器中)以不同的突发长度在外部端子dq上提供数据到数据路径且从数据路径提供数据。对存储体群组的实例性存取操作将参考图5及6描述。图5是根据本公开的实施例的在布置在具有拥有16位突发长度的存储体群组模式配置的存储体架构中的图3的半导体装置的操作期间的各种信号的时序图。图6是根据本公开的实施例的在布置在具有拥有32位突发长度的存储体群组模式配置的存储体架构中的图3的半导体装置的操作期间的各种信号的时序图。在本
公开的一些实施例中，图5及6的实例性操作的存储体群组模式配置可如先前参考图4描述。
[0064]
图5说明用于从两个存储体群组读取数据的实例性存取操作。以交错方式存取两个存储体群组，其中数据从第一存储体群组提供，接着从第二存储体群组提供，然后从第一存储体群组提供，依此类推。在实例性存取操作中，存储器存储体布置在具有4个存储体及4个存储体群组的存储体群组模式配置的存储体架构中。另外，数据选通时钟wck与外部时钟ck之间的比ckr为4:1，且读取数据的突发长度为16。设置时延rl，使得在对应读取命令之后的时间rl提供数据。时延rl可由如先前描述的ck时钟的时钟周期数量定义。
[0065]
可通过在模式寄存器中针对对应于存储体架构设置的运算元编程适当值来设置存储体架构。可通过在模式寄存器中针对对应于wck到ck设置的运算元编程适当值来设置ckr。可通过在模式寄存器中针对对应于突发长度设置的运算元编程适当值来设置突发长度。可通过在模式寄存器中针对对应于rl时延设置的运算元编程适当值来设置时延rl。
[0066]
在ckr 4:1的情况下，wck时钟的频率是ck时钟的频率的四倍，换句话说，这意味着在ck时钟的一个时钟周期期间，存在wck时钟的四个时钟周期。虽然在图5中未展示，但wck在提供数据期间有效，且其时钟频率是ck时钟的时钟频率的四倍。如先前描述，数据从每一外部端子dq提供，其中在wck时钟的每一上升及下降时钟边缘提供一位数据。假设每个数据路径312及322有8个外部端子dq且突发长度为16，那么由存储体群组针对存储器存取操作提供32个字节的数据(每个字节8位)(来自数据路径312的16个字节数据用于第一半存储体，且来自数据路径322的16个字节数据用于第二半存储体)。
[0067]
在时间t0之前，且在图5中未展示，已经由半导体装置接收激活命令及相关联的存储器地址。例如，在本公开的一些实施例中，在时间t0之前接收具有行存储器地址的激活命令。另外，在时间t0之前，选择信号cs变为有效(例如，当cs信号是高逻辑电平时有效)以选择半导体装置。也将存储器存取命令及相关联存储器地址提供到半导体装置。当由有效cs信号选择时，半导体装置响应于ck时钟(及互补的ckf时钟)接收存储器命令及存储器地址。例如，在时间t0及ck时钟的后续下降时钟边缘，所选择的半导体装置接收读取命令(“有效”)及相关联存储器地址，包含存储体群组地址bg0(存储体群组0的存储体群组地址)。由于读取命令及bg0地址，将从存储体群组0中的存储器地址读取数据。在时间ta0提供时间t0的读取命令的数据，时间ta0是在时间t0接收读取命令及相关联存储器地址之后的rl。在时间ta0之后从每一外部端子dq提供16位数据。
[0068]
在时间t2之前，cs信号再次变为有效以选择半导体装置，且将第二存储器命令及相关联的存储器地址提供到半导体装置。半导体装置在时间t2及ck时钟的后续下降时钟边缘接收第二存储器命令及相关联的存储器地址。特定来说，半导体装置接收第二读取命令，以及包含存储体群组地址bg1(存储体群组1的存储体群组地址)的存储器地址。由于第二读取命令及bg1地址，将从存储体群组1中的存储器地址读取数据。在时间ta2提供时间t2的第二读取命令的数据，时间ta2是在时间t2接收第二读取命令及相关联存储器地址之后的rl。在时间ta2之后从每一外部端子dq提供16位数据。
[0069]
在时间t4之前，cs信号再次变为有效以选择半导体装置，且将第三存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t4及ck时钟的后续下降时钟边缘接收第三存储器命令及相关联存储器地址。特定来说，半导体装置接收第三读取命令，以及包含存储体群组地址bg0的存储器地址。第三读取命令表示对存储体群组0的第二读取操
作。归因于第三读取命令及bg0地址，将从存储体群组0中的存储器地址读取数据。在时间ta4提供时间t4的第三读取命令的数据，时间ta4是在时间t4接收第三读取命令及相关联存储器地址之后的rl。在时间ta4之后从每一外部端子dq提供16位数据。
[0070]
在图5中展示存取命令之间的取消选择命令des。但是，des命令通过实例方式提供，且在那些时间期间可提供其它命令。另外，可提供存储器命令的相对于图5中展示的地址信息的不同、附加及/或替代地址信息。
[0071]
如图5的实例性存取操作说明，对不同存储体群组的存取可交错。对不同存储体群组的交错存取可防止在仅存取一个存储体群组时可发生的外部端子dq上的空闲时间。空闲时间可起因于对同一存储体群组的存取操作之间的最小时序tccd_l。即，对存储体群组的第二存取命令无法比对同一存储体群组的第一存取命令后的tccd_l更早提供。在图5中展示时间t0与t4之间的tccd_l时间。因此，存储体群组0的第二读取命令(在时间t4)不应早于存储体群组0的第一读取命令(在时间t0)之后的tccd_l提供。归因于对同一存储体群组的存取操作的tccd_l限制，从同一存储体群组读取的数据将在外部端子dq空闲时提供。例如，假设没有提供在时间t2的存储体群组1的读取命令，那么在时间t4的存储体群组0的第二读取命令的数据在从时间t0的存储体群组0的第一读取命令的数据的间隙之后提供，且外部端子dq将在对存储体群组0的第一读取命令的第16位及对存储体群组0的第二读取命令的第1位之后的时间空闲(例如，从大约时间ta2到大约时间ta4空闲，即，在已经从存储体群组1提供数据的时间空闲)。
[0072]
但是，与对同一存储体群组的存取命令的最小tccd_l时间相比，对不同存储体群组的存取命令具有更短的最小时间tccd_s。在图5中展示时间t0与t2之间的最小时间tccd_s。更短的tccd_s时间可允许对不同存储体群组的存取命令在对同一存储体群组的存取命令之间提供，借此使存取操作交错。在图5中，在时间t2对存储体群组1的读取命令在时间t0对存储体群组0的读取命令与在时间t4对存储体群组0的读取命令之间提供。对存储体群组1的读取命令导致在本来空闲的时间期间在外部端子dq上提供的数据以用于对存储体群组0的连续存取操作。因此，可更有效地利用半导体装置的数据带宽。
[0073]
图6说明用于从两个存储体群组读取数据的实例性存取操作。以交错方式存取两个存储体群组，其中数据从第一存储体群组提供，接着从第二存储体群组提供，然后从第一存储体群组提供，依此类推。在实例性存取操作中，存储器存储体布置在具有4个存储体及4个存储体群组的存储体群组模式配置的存储体架构中，如先前参考图5描述。另外，半导体装置的各种操作条件也如先前针对图5的实例描述(例如，4:1的ckr)，除了对于图6的实例，读取数据的突发长度是32且rl可更大外。假设每个数据路径312及322有8个外部端子dq且突发长度为32，那么由存储体群组针对存储器存取操作提供64个字节的数据(来自数据路径312的32个字节数据用于第一半存储体，且来自数据路径322的32个字节数据用于第二半存储体)。
[0074]
在时间t0之前，且在图6中未展示，已经由半导体装置接收激活命令及相关联存储器地址。例如，在本公开的一些实施例中，在时间t0之前接收具有行存储器地址的激活命令。另外，在时间t0之前，选择信号cs变为有效以选择半导体装置。也将存储器存取命令及相关联存储器地址提供到半导体装置。在时间t0及ck时钟的后续下降时钟边缘，所选择的半导体装置接收读取命令(“有效”)及包含存储体群组地址bg0的相关联存储器地址。由于
读取命令及bg0地址，将从存储体群组0中的存储器地址读取数据。在时间ta0提供时间t0的读取命令的第一数据群组，所述时间ta0是在时间t0接收读取命令及相关联存储器地址之后的rl，且在从第一数据群组的末尾的间隙之后提供时间t0的读取命令的第二数据群组。例如，归因于32位的突发长度，从每一外部端子dq提供32位数据。针对时间t0的读取命令，将32位分成每群组16位的两个群组。前16位数据群组在大约时间ta0提供，所述时间ta0是在时间t0的读取命令之后的rl，且后16位数据群组在前16位数据群组的末尾之后的wck时钟(twck)的8个时钟周期的间隙之后提供(例如，在大约时间ta4提供)。
[0075]
在时间t2之前，cs信号再次变为有效以选择半导体装置，且将第二存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t2及ck时钟的后续下降时钟边缘接收第二存储器命令及相关联存储器地址。特定来说，半导体装置接收第二读取命令，以及包含存储体群组地址bg1的存储器地址。由于第二读取命令及bg1地址，将从存储体群组1中的存储器地址读取数据。在时间ta2提供时间t2的读取命令的第一数据群组，所述时间ta2是在时间t2接收读取命令及相关联存储器地址之后的rl，且在从第一数据群组的末尾的间隙之后提供时间t2的读取命令的第二数据群组。从每一外部端子dq提供32位数据，其中32位分成每群组16位的两个群组。针对时间t2的读取命令，前16位数据群组在大约时间ta2提供，所述时间ta2是在时间t2的读取命令之后的rl，且后16位数据群组在继前16位数据群组的末尾后的8twck的间隙之后提供(例如，在大约时间ta6提供)。
[0076]
在时间t8之前，cs信号再次变为有效以选择半导体装置，且将第三存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t8及ck时钟的后续下降时钟边缘接收第三存储器命令及相关联存储器地址。半导体装置接收第三读取命令，以及包含存储体群组地址bg0的存储器地址。第三读取命令表示对存储体群组0的第二读取操作。响应于第三读取命令及bg0地址，将从存储体群组0中的存储器地址读取数据。在时间ta8提供时间t8的读取命令的第一数据群组，所述时间ta8是在时间t8接收读取命令及相关联存储器地址之后的rl，且在从第一数据群组的末尾的间隙之后提供时间t8的读取命令的第二数据群组。针对时间t8的读取命令，前16位数据群组在大约时间ta8提供，所述时间ta8是在时间t8的读取命令之后的rl，且后16位数据群组在前16位数据群组的末尾后的8twck的间隙之后提供(例如，在大约时间ta12提供)。
[0077]
在图6中展示存取命令之间的取消选择命令des。但是，des命令通过实例方式提供，且在那些时间期间可提供其它命令。另外，可提供存储器命令的相对于图6中展示的地址信息的不同、附加及/或替代地址信息。
[0078]
类似于图5的实例性存取操作，图6说明交错存取不同存储体群组的实例性存取操作，如先前描述，此可防止在仅存取一个存储体群组时可发生的外部端子dq上的空闲时间。但是，与图5实例性存取操作相比，图6的实例性存取操作具有32位突发长度。如先前描述，将用于存取操作的32位分为具备8twck间隙的两个16位群组。交错存取操作导致针对两个不同的存储体群组的存取操作交错16位的两个群组。但是，与16位突发长度相比，针对32位突发长度的对同一存储体群组的存取操作可导致更多空闲时间。
[0079]
与图5的实例相比，对于图6的实例性存取操作，对同一存储体群组的存取操作之间的tccd_l的最小时序更长，这是归因于更长的32位突发长度。在图6中展示时间t0与t8之间的tccd_l时间。因此，存储体群组0的第二读取命令(在时间t4)不应早于存储体群组0的
第一读取命令(在时间t0)之后的tccd_l提供。归因于对同一存储体群组的存取操作的tccd_l限制，从同一存储体群组读取的数据将在外部端子dq空闲时提供。
[0080]
参考图6，假设未提供存储体群组1的时间t2的读取命令，那么外部端子dq将在对存储体群组0的第一读取命令的前16位数据群组的第16位与对存储体群组0的第一读取命令的第二数据群组的第1位之间的时间空闲，且也在对存储体群组0的第二读取命令的前16位数据群组的第16位与对存储体群组0的第二读取命令的第二数据群组的第1位之间的时间空闲(例如，从大约时间ta2到大约时间ta4空闲，且从大约时间ta6到大约时间ta8及从大约时间ta10到大约时间ta12空闲)。
[0081]
然而，如先前描述，不同存储体群组的存取命令的最小时间tccd_s短于tccd_l。在图6中展示时间t0与t2之间的最小时间tccd_s。更短的tccd_s时间可允许在对同一存储体群组的存取命令之间提供对不同存储体群组的存取命令，借此使存取操作交错。在图6中，在时间t0对存储体群组0的读取命令与在时间t8对存储体群组0的读取命令之间提供在时间t2对存储体群组1的读取命令。对存储体群组1的读取命令导致在本来空闲的时间期间在外部端子dq上提供数据以用于对存储体群组0的连续存取操作。因此，可更有效地利用半导体装置的数据带宽。
[0082]
图7是根据本公开的实施例的布置在存储体架构中的图3的半导体装置的部分的框图。
[0083]
图7中展示的存储体架构是根据本公开的实施例的存储体模式配置。存储器存储体310(0)到310(15)及320(0)到320(15)经布置成多个存储体，但没有存储体群组，且每一存储体包含一或多个存储器存储体310(0)到310(15)及/或一或多个存储器存储体320(0)到320(15)。在图7的特定实例中，存储器存储体310(0)到310(15)及320(0)到320(15)布置成8个存储体。8个存储体的每一者包含来自存储器存储体310(0)到310(15)的存储器存储体及来自存储器存储体320(0)到320(15)的存储器存储体。例如，存储体0包含存储器存储体310(0)、310(8)、320(0)及320(8)；存储体1包含存储器存储体310(1)、310(9)、320(1)及320(9)；存储体2包含存储器存储体310(2)、310(10)、320(2)及320(10)；存储体3包含存储器存储体310(3)、310(11)、320(3)及320(11)；存储体4包含存储器存储体310(4)、310(12)、320(4)及320(12)；存储体5包含存储器存储体310(5)、310(13)、320(5)及320(13)；存储体6包含存储器存储体310(6)、310(14)、320(6)及320(14)；且存储体7包含存储器存储体310(7)、310(15)、320(7)及320(15)。
[0084]
本公开的其它实施例可具有以不同于先前参考图7描述的方式布置的存储体及/或存储体的存储器存储体。例如，存储器存储体可布置在具有拥有更多或更少数量的存储体及/或每存储体的存储器存储体的存储体模式配置以及存储体及/或每存储体存储器存储体的不同布置的存储体架构中。更一般来说，本公开的范围不限于先前参考图7描述的特定实例。
[0085]
在操作中，数据可传送到存储体0到7及从存储体0到7传送。当存取存储体时，数据在相应数据io总线上在经存取存储体的存储器存储体与数据路径312及322之间传送。通常，当存取存储体时，整个数据宽度的数据在相应数据io总线上在存储器存储体310与数据路径312之间及在存储器存储体320与数据路径322之间传送。例如，在其中数据io总线314(0)到314(3)及324(0)到324(3)的数据宽度为128位的实施例中，当存取存储体时，128位数
据在四个数据io总线的每一者上在存储器存储体与数据路径之间传送：当存取存储体0到3中任一者时，128位数据在数据io总线314(0)上传送，128位数据在数据io总线314(2)上传送，128位数据在io总线324(0)上传送，且128位数据在io总线324(2)上传送；当存取存储体4到7中任一者时，128位数据在数据io总线314(1)上传送，128位数据在数据io总线314(3)上传送，128位数据在io总线324(1)上传送，且128位数据在io总线324(3)上传送。当存取存储体时，传送总共512位。
[0086]
对存储体的实例性存取操作将参考图8描述。图8是根据本公开的实施例的在布置在具有存储体模式配置的存储体架构中的半导体装置的操作期间的各种信号的时序图。在本公开的一些实施例中，图8的实例性操作的存储体模式配置可如先前参考图7描述。
[0087]
图8说明用于从两个存储体读取数据的实例性存取操作。在实例性存取操作中，存储器存储体布置在具有8个存储体的存储体模式配置的存储体架构中。另外，数据选通时钟wck与外部时钟ck之间的比ckr为4:1，且读取数据的突发长度为32。设置时延rl，使得在对应读取命令之后的时间rl提供数据。可通过在模式寄存器中针对对应于存储体架构设置的运算元编程适当值来设置存储体架构。可通过在模式寄存器中针对对应于设置的模式寄存器中的运算元编程适当值来设置ckr、突发长度及rl。虽然在图8中未展示，但wck在提供数据期间有效，且其时钟频率是ck时钟的时钟频率的四倍，如由4:1的ckr指示。假设每个数据路径312及322有8个外部端子dq且突发长度为32，那么由存储体针对存储器存取操作提供64个字节的数据(来自数据路径312的32个字节数据用于第一半存储体，且来自数据路径322的32个字节数据用于第二半存储体)。
[0088]
在时间t0之前，且在图8中未展示，已经由半导体装置接收激活命令及相关联存储器地址。例如，在本公开的一些实施例中，在时间t0之前接收具有行存储器地址的激活命令。另外，在时间t0之前，选择信号cs变为有效以选择半导体装置。也将存储器存取命令及相关联存储器地址提供到半导体装置。在时间t0及ck时钟的后续下降时钟边缘，所选择的半导体装置接收读取命令(“有效”)及包含存储体地址ba0(存储体0的存储体地址)及列地址can的相关联存储器地址。由于读取命令及bg0及can地址，将从存储体0中的列地址can读取数据。在时间ta0提供时间t0的读取命令的数据，时间ta0是在时间t0接收读取命令及相关联存储器地址之后的rl。在时间ta0之后从每一外部端子dq提供32位数据。
[0089]
在时间t4之前，cs信号再次变为有效以选择半导体装置，且将第二存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t4及ck时钟的后续下降时钟边缘接收第二存储器命令及相关联存储器地址。特定来说，半导体装置接收第二读取命令，以及包含存储体地址ba0及列地址cam的存储器地址。由于读取命令及ba0及cam地址，将从存储体0中的列地址cam读取数据。在时间ta4提供时间t4的读取命令的数据，时间ta4是在时间t4接收读取命令及相关联存储器地址之后的rl。在时间ta4之后从每一外部端子dq提供32位数据。
[0090]
在时间t8之前，cs信号再次变为有效以选择半导体装置，且将第三存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t8及ck时钟的后续下降时钟边缘接收第三存储器命令及相关联存储器地址。特定来说，半导体装置接收第三读取命令，以及包含存储体地址ba1(存储体1的存储体地址)及列地址can的存储器地址。由于读取命令及ba1及can地址，将从存储体1中的列地址can读取数据。在时间ta8提供时间t8的读取命令的
数据，时间ta8是在时间t8接收读取命令及相关联存储器地址之后的rl。在时间ta8之后从每一外部端子dq提供32位数据。
[0091]
在图8中展示存取命令之间的取消选择命令des。但是，des命令通过实例方式提供，且在那些时间期间可提供其它命令。另外，可提供存储器命令的相对于图8中展示的地址信息的不同、附加及/或替代地址信息。
[0092]
如由图8的实例性存取操作说明，对同一存储体的存取操作可具有与对不同存储体的存取操作相同的最小命令时序。例如，在时间t0对存储体0中的列can的第一读取命令与在时间t4对存储体0中的列cam的第二读取命令(即，同一存储体)之间的最小命令时序tccd与在时间t4对存储体0中的列cam的第二读取命令与在时间t8对存储体1中的列can的第三读取命令(即，不同存储体)之间的tccd相同。相比之下，如先前参考图5及6描述，对同一存储体群组的存取操作的最小命令时序tccd_l大于对不同存储体群组的存取操作的最小命令定时tccd_s。此外，图8的实例性存取操作的每存取操作32位并不分为由时间间隙分离的多个位群组。连续提供图8的每存取操作32位，直到每外部端子dq的32位完成。另外，提供来自对同一存储体的连续读取命令的数据而不由时间间隙分离(例如，在时间t4对存储体0的读取命令的数据紧跟在时间t0对存储体0的读取命令的数据之后提供)。因此，可用存储体模式配置避免外部端子dq的空闲时间，而无需使存储器存取操作交错。
[0093]
图9是根据本公开的实施例的布置在存储体架构中的图3的半导体装置的部分的框图。
[0094]
图9中展示的存储体架构是根据本公开的实施例的存储体模式配置。存储器存储体310(0)到310(15)及320(0)到320(15)经布置成多个存储体，但没有任何存储体群组，且每一存储体包含一或多个存储器存储体310(0)到310(15)及/或一或多个存储器存储体320(0)到320(15)。在图9的特定实例中，存储器存储体310(0)到310(15)及320(0)到320(15)布置成16个存储体。16个存储体的每一者包含来自存储器存储体310(0)到310(15)的存储器存储体及来自存储器存储体320(0)到320(15)的存储器存储体。例如，存储体0包含存储器存储体310(0)及320(0)；存储体1包含存储器存储体310(1)及320(1)；存储体2包含存储器存储体310(2)及320(2)；存储体3包含存储器存储体310(3)及320(3)；存储体4包含存储器存储体310(4)及320(4)；存储体5包含存储器存储体310(5)及320(5)；存储体6包含存储器存储体310(6)及320(6)；存储体7包含存储器存储体310(7)及320(7)；存储体8包含存储器存储体310(8)及320(8)；存储体9包含存储器存储体310(9)及320(9)；存储体10包含存储器存储体310(10)及320(10)；存储体11包含存储器存储体310(11)及320(11)；存储体12包含存储器存储体310(12)及320(12)；存储体13包含存储器存储体310(13)及320(13)；存储体14包含存储器存储体310(14)及320(14)；且存储体15包含存储器存储体310(15)及320(15)。
[0095]
本公开的其它实施例可具有以不同于先前参考图9描述的方式布置的存储体及/或存储体的存储器存储体。例如，存储器存储体可布置在具有拥有更多或更少数量的存储体及/或每存储体的存储器存储体的存储体模式配置以及存储体及/或每存储体存储器存储体的不同布置的存储体架构中。更一般来说，本公开的范围不限于先前参考图9描述的特定实例。
[0096]
在操作中，数据可传送到存储体0到15及从存储体0到7传送。当存取存储体时，数
据在相应数据io总线上在经存取存储体的存储器存储体与数据路径312及322之间传送。通常，当存取存储体时，整个数据宽度的数据在相应数据io总线上在存储器存储体310与数据路径312之间及在存储器存储体320与数据路径322之间传送。例如，在其中数据io总线314(0)到314(3)及324(0)到324(3)的数据宽度为128位的实施例中，当存取存储体时，128位数据在两个数据io总线的每一者上在存储器存储体与数据路径之间传送：当存取存储体0到3中任一者时，128位数据在数据io总线314(0)上传送且128位数据在io总线324(0)上传送；当存取存储体4到7中任一者时，128位数据在数据io总线314(1)上传送且128位数据在io总线324(1)上传送；当存取存储体8到11中任一者时，128位数据在数据io总线314(2)上传送且128位数据在io总线324(2)上传送；且当存取存储体12到15中任一者时，128位数据在数据io总线314(3)上传送且128位数据在io总线324(3)上传送。当存取存储体时，传送总共256位(例如，128位x2)。
[0097]
对存储体的实例性存取操作将参考图10及11描述。图10是根据本公开的实施例的在布置在具有拥有16位突发长度的存储体模式配置的存储体架构中的半导体装置的操作期间的各种信号的时序图。图11是根据本公开的实施例的在布置在具有拥有32位突发长度的存储体模式配置的存储体架构中的半导体装置的操作期间的各种信号的时序图。在本公开的一些实施例中，图10及11的实例性操作的存储体模式配置可如先前参考图9描述。
[0098]
图10及11说明用于从两个存储体读取数据的实例性存取操作。在实例性存取操作中，存储器存储体布置在具有16个存储体的存储体模式配置的存储体架构中其。另外，数据选通时钟wck与外部时钟ck之间的比ckr为4:1。设置时延rl，使得在对应读取命令之后的时间rl提供数据。可通过在模式寄存器中针对对应于存储体架构设置的运算元编程适当值来设置存储体架构。可通过在模式寄存器中针对对应于设置的模式寄存器中的运算元编程适当值来设置ckr、突发长度及rl。虽然在图10及11中未展示，但wck在提供数据期间有效，且其时钟频率是ck时钟的时钟频率的四倍，如由4:1的ckr指示。
[0099]
图10说明16位的突发长度且图11说明32位的突发长度。假设每个数据路径312及322有8个外部端子dq且突发长度为16，那么由存储体针对存储器存取操作提供32个字节的数据(来自数据路径312的16个字节数据用于第一半存储体，且来自数据路径322的16个字节数据用于第二半存储体)。相比之下，对于32的突发长度，由存储体针对存储器存取操作提供64个字节的数据(来自数据路径312的32个字节数据用于第一半存储体，且来自数据路径322的32个字节数据用于第二半存储体)。
[0100]
参考图10，在时间t0之前，已经由半导体装置接收激活命令及相关联存储器地址(图10中未展示)。例如，在本公开的一些实施例中，在时间t0之前接收具有行存储器地址的激活命令。另外，在时间t0之前，选择信号cs变为有效以选择半导体装置。也将存储器存取命令及相关联存储器地址提供到半导体装置。在时间t0及ck时钟的后续下降时钟边缘，所选择的半导体装置接收读取命令(“有效”)及包含存储体地址ba0(存储体0的存储体地址)及列地址can的相关联存储器地址。由于读取命令及bg0及can地址，将从存储体0中的列地址can读取数据。在时间ta0提供时间t0的读取命令的数据，时间ta0是在时间t0接收读取命令及相关联存储器地址之后的rl。在时间ta0之后从每一外部端子dq提供16位数据。
[0101]
在时间t2之前，cs信号再次变为有效以选择半导体装置，且将第二存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t2及ck时钟的后续下降时钟边缘
接收第二存储器命令及相关联存储器地址。特定来说，半导体装置接收第二读取命令，以及包含存储体地址ba0及列地址cam的存储器地址。由于读取命令及ba0及cam地址，将从存储体0中的列地址cam读取数据。在时间ta2提供时间t2的读取命令的数据，时间ta2是在时间t2接收读取命令及相关联存储器地址之后的rl。在时间ta2之后从每一外部端子dq提供16位数据。
[0102]
在时间t4之前，cs信号再次变为有效以选择半导体装置，且将第三存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t4及ck时钟的后续下降时钟边缘接收第三存储器命令及相关联存储器地址。特定来说，半导体装置接收第三读取命令，以及包含存储体地址ba1(存储体1的存储体地址)及列地址can的存储器地址。由于读取命令及ba1及can地址，将从存储体1中的列地址can读取数据。在时间ta4提供时间t4的读取命令的数据，时间ta4是在时间t4接收读取命令及相关联存储器地址之后的rl。在时间ta8之后从每一外部端子dq提供16位数据。
[0103]
如先前描述，与图10的实例性存取操作相比，图11的实例性存取操作具有32位的突发长度。参考图11，在时间t0之前，已经由半导体装置接收激活命令及相关联存储器地址(图11中未展示)。例如，在本公开的一些实施例中，在时间t0之前接收具有行存储器地址的激活命令。另外，在时间t0之前，选择信号cs变为有效以选择半导体装置。也将存储器存取命令及相关联存储器地址提供到半导体装置。在时间t0及ck时钟的后续下降时钟边缘，所选择的半导体装置接收读取命令(“有效”)及包含存储体地址ba0(存储体0的存储体地址)及列地址can的相关联存储器地址。由于读取命令及bg0及can地址，将从存储体0中的列地址can读取数据。在时间ta0提供时间t0的读取命令的数据，时间ta0是在时间t0接收读取命令及相关联存储器地址之后的rl。在时间ta0之后从每一外部端子dq提供32位数据。
[0104]
在时间t4之前，cs信号再次变为有效以选择半导体装置，且将第二存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t4及ck时钟的后续下降时钟边缘接收第二存储器命令及相关联存储器地址。特定来说，半导体装置接收第二读取命令，以及包含存储体地址ba0及列地址cam的存储器地址。由于读取命令及ba0及cam地址，将从存储体0中的列地址cam读取数据。在时间ta4提供时间t4的读取命令的数据，时间ta4是在时间t4接收读取命令及相关联存储器地址之后的rl。在时间ta4之后从每一外部端子dq提供32位数据。
[0105]
在时间t8之前，cs信号再次变为有效以选择半导体装置，且将第三存储器命令及相关联存储器地址提供到半导体装置。半导体装置在时间t8及ck时钟的后续下降时钟边缘接收第三存储器命令及相关联存储器地址。特定来说，半导体装置接收第三读取命令，以及包含存储体地址ba1(存储体1的存储体地址)及列地址can的存储器地址。由于读取命令及ba1及can地址，将从存储体1中的列地址can读取数据。在时间ta8提供时间t8的读取命令的数据，时间ta8是在时间t8接收读取命令及相关联存储器地址之后的rl。在时间ta8之后从每一外部端子dq提供32位数据。
[0106]
如图11的实例性存取操作展示，具有32位突发长度的16个存储体的存储体模式配置的存取操作类似于具有32位突发长度的8个存储体的存储体模式配置的存取操作，如先前参考图8描述。如同图8中说明的实例性存取操作，图11的实例性存取操作的每存取操作32位并不分为由时间间隙分离的多个位群组。连续提供每存取操作32位，直到每外部端子
dq的32位完成。因此，可用存储体模式配置避免外部端子dq的空闲时间，而无需使存储器存取操作交错。
[0107]
在图10及11中展示存取命令之间的取消选择命令des。但是，des命令通过实例方式提供，且在那些时间期间可提供其它命令。另外，可提供存储器命令的相对于图10及11中展示的地址信息的不同、附加及/或替代地址信息。
[0108]
如由图10及11的实例性存取操作说明，对同一存储体的存取操作可具有与对不同存储体的存取操作相同的最小命令时序。例如，在对存储体0中的列can的第一读取命令与对存储体0中的列cam的第二读取命令(即，同一存储体)之间的最小命令时序tccd与在对存储体0中的列cam的第二读取命令与对存储体1中的列can的第三读取命令(即，不同存储体)之间的tccd相同。相比之下，如先前参考图5及6描述，对同一存储体群组的存取操作的最小命令时序tccd_l大于对不同存储体群组的存取操作的最小命令时序tccd_s。此外，图10及11的实例性存取操作的每存取操作的数据并不分为由时间间隙分离的多个位群组。另外，来自对同一存储体的连续读取命令的数据经提供而未由时间间隙分离(例如，对存储体0的第二读取命令的数据紧跟在对存储体0的第一读取命令的数据之后提供)。因此，可用存储体模式配置避免外部端子dq的空闲时间，而无需使存储器存取操作交错。
[0109]
与8存储体模式配置的实例性存取操作相比，当对16个存储体模式配置存取存储体时，从存储器存储体传送到数据路径的位数可为256位，例如，如先前参考图9描述。通过提供每存储体存取256位，相较于8个存储体模式配置的实例性存取操作(例如，用于图7的存储体模式配置的图8的实例性存取操作)的每存储体存取512位，针对第二读取命令读取数据的位置可存在限制。可存在限制，因为在存取操作期间存取每存储体两个存储器存储体而不是每存储体四个存储器存储体，如先前针对图7的8个存储体模式配置参考图8描述。凭借16个存储体模式配置的图10及11的实例性操作，ck时钟的时钟频率也可存在限制。即，相同存储体存取操作的tccd时间应足够长以允许数据io总线及数据路径准备对同一存储体的另一存取操作。因而，虽然在处于16个存储体模式配置中时，相对较低频率的ck时钟可为对同一存储体的连续(back-to-back)存取操作提供足够的tccd时间，但相对较高频率的ck时钟可不会如此。
[0110]
如先前描述，半导体装置的电路可基于(例如)由存储在模式寄存器中的信息设置的存储体架构提供内部信号及经解码地址。例如，参考图2的半导体装置200，命令解码器215可提供内部信号以控制半导体装置200的电路以存取如根据由针对存储体架构存储在模式寄存器225中的信息设置的存储体架构布置的存储器阵列250。另外，地址解码器212、行解码器240及/或列解码器245可基于在模式寄存器225中设置的存储体架构将地址映射到存储器阵列250。
[0111]
图12是根据本公开的实施例的用于存取不同存储体架构的存储器阵列的地址映射表。图12的地址映射表展示三个存储体架构的地址阵列映射，特定来说，(1)具有存储体群组模式配置(“bg”)的存储体架构；(2)具有8个存储体模式配置(“8b”)的存储体架构；及(3)具有16个存储体模式配置(“16b”)的存储体架构。如先前描述，地址可通过(例如)半导体装置中的地址解码器解码且映射。在图12的实例中，基于经存取的存储器阵列的存储体架构映射用于存取操作的地址的四个位。对于所有不同存储体架构，用于存取操作的地址的其它位可映射为相同的。如在图12的实例中展示，当存储器阵列具有拥有存储体群组模
式配置的存储体架构时，地址的四个位映射为存储体地址的两个地址位(ba0及ba1)以及存储体群组地址的两个地址位(bg0及bg1)。相比来说，当存储器阵列具有拥有8存储体模式配置的存储体架构时，地址的四个位映射为存储体地址的两个地址位(ba0、ba1及ba2)以及存取操作的起始地址的一个地址位(突发起始地址b4)。当存储器阵列具有拥有16存储体模式配置的存储体架构时，地址的四个位映射为存储体地址的四个地址位(ba0、ba1、ba2及ba3)。在本公开的一些实施例中，基于针对存储器阵列设置的存储体架构映射的地址的特定四个位可对于不同的存储体架构是相同的。
[0112]
应自前文了解，尽管本文已出于图示说明的目的而描述本发明的特定实施例，但可在不背离本发明的精神及范畴的情况下作出各种修改。因此，本公开的范围不应限制于本文描述的特定实施例的任一者。