具有低基板电耦合效应的微机电元件的制作方法
【技术领域】
[0001] 本发明涉及一种具有低基板电禪合效应的微机电元件，特别是通过铺部W及基板 的设计W降低其中基板与微机电结构间的寄生电容与静电效应的微机电元件。
【背景技术】
[0002] 参照图1，其中显示一现有技术的微机电元件10的示意图，其中包含依序相接的 基板11、铺部12、W及微机电结构13,微机电结构13经由铺部12而悬浮于基板11上方。 微机电元件10 W互补式金氧半导体（CM0巧制程制作，和CMOS制程所制作的CMOS电路中 的晶体管元件（参阅图标左方）共同制作在同一基板11上，此晶体管元件包含栅极G、栅 极氧化层G0X、源极和漏极（S/D)。铺部12依序包含与晶体管元件的栅极氧化层G0X同层 的一氧化层LG0(其厚度相当于栅极氧化层）、一多晶娃层P0LY(与晶体管元件的栅极G同 层）、一第一接触/通道层C1、一导电层M、W及一第二接触/通道层C2。第一接触/通道 层C1、导电层M、W及第二接触/通道层C2对应于CMOS电路中的内连线。因氧化层LG0的 厚度与栅极氧化层G0X相当，其厚度较薄（例如65A )，故可能形成一寄生电容效应，虽氧 化层LG0的出平面投影面积小于微机电结构13 (参照出平面方向脚，但此寄生电容仍可能 造成影响，例如施加于基板11的电讯号或电位可能通过此寄生电容而对微机电结构13的 感测电讯号产生干扰。
[0003] 此外，基板11与微机电结构13间通常具有一电压差，此电压差乃操作微机电元件 10时所产生。此电压差在基板11与微机电结构13间会形成一静电力量，可能影响微机电 元件10操作时的动作而造成困扰。
[0004] 有鉴于此，本发明即针对上述现有技术的不足，提出利用一种具有低基板电禪合 效应的微机电元件，W降低来自基板的影响所造成微机电元件操作的困扰。
【发明内容】
[0005] 本发明的目的在于克服现有技术的不足与缺陷，提出一种具有低基板电禪合效应 的微机电元件，W降低来自基板的影响所造成微机电元件操作的困扰。
[0006] 为达上述目的，根据其中一个观点，本发明提供一种微机电元件，通过一 CMOS半 导体制程所制作，在该CMOS半导体制程中，也制作了一 CMOS电路中的晶体管元件，此晶体 管元件的元件区由场氧化层所定义，该微机电元件包含：一基板；至少一铺部，包含一氧化 层、W及位于该氧化层上方的连接结构，其中该氧化层与该场氧化层W相同的制程步骤制 作而具有相对应的厚度，该氧化层与该基板连接；W及至少一微机电结构，连接于该铺部的 该连接结构。
[0007] 本发明的一实施例中，该连接结构为多层结构，其中至少有一层的出平面投影面 积小于该氧化层的出平面投影面积。
[0008] 本发明的一实施例中，该连接结构包含对应于该CMOS半导体制程的至少一内连 线通道层、至少一内连线金属层及至少一内连线通道层，且送些内连线层的出平面投影面 积皆小于该氧化层的出平面投影面积。
[0009] 本发明的一实施例中，该基板包含多个凹状结构，该些凹状结构设于该基板面向 于该微机电结构的一侧。
[0010] 为达上述目的，根据另一观点，本发明提供一种微机电元件，其包含：一基板；至 少一铺部，包含一氧化层、W及位于该氧化层上方的连接结构，该氧化层与该基板连接；至 少一微机电结构，连接于该铺部的该连接结构；其中，该连接结构为多层结构，其中至少有 一层的出平面投影面积小于该氧化层的出平面投影面积。
[0011] 本发明的一实施例中，该微机电元件通过一 CMOS半导体制程所制作，又该连接结 构包含对应于该CMOS半导体制程的至少一内连线通道层、至少一内连线金属层及至少一 内连线通道层，且送些内连线层的出平面投影面积皆小于该氧化层的出平面投影面积。
[0012] 为达上述目的，根据另一观点，本发明提供一种微机电元件，其包含；一基板，包含 多个凹状结构；至少一铺部，包含一氧化层、W及位于该氧化层上方的连接结构，该氧化层 与该基板连接；至少一微机电结构，连接于该铺部的该连接结构；其中，该些凹状结构设于 该基板面向于该微机电结构的一侧、对应于该微机电结构的位置。
[0013] 本发明的一实施例中，该连接结构为多层结构，其中至少有一层的出平面投影面 积小于该氧化层的出平面投影面积。
[0014] 本发明的一实施例中，该微机电元件通过一 CMOS半导体制程所制作，又该连接结 构包含对应于该CMOS半导体制程的至少一内连线通道层、至少一内连线金属层及至少一 内连线通道层，且送些内连线层的出平面投影面积皆小于该氧化层的出平面投影面积。
[0015] 下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其 所达成的功效。
【附图说明】
[0016] 图1显示现有技术的微机电元件；
[0017] 图2A-2C、3A-3C显示本发明的低基板电禪合效应的微机电元件的数个实施例。
[0018] 图中符号说明
[0019] 10、20、30、40、50、60 微机电元件
[0020] 11、21、31、41 基板
[0021] 12.22.32.42 铺部
[002引 22M 第二连接层
[002引 220 氧化层
[0024] 22P 第一连接层
[002引 23 微机电结构
[002引 411 凸状结构
[0027] 412 凹状结构
[002引 C1 第一接触/通道层
[0029] C2 第二接触/通道层
[0030] Et 上电极
[003U Eb 下电极
[003引 LGO 氧化层
[003引 N 出平面方向
[0034] POLY 多晶娃层
[0035] St、訊 参考面
[0036] V 电压差
【具体实施方式】
[0037] 有关本发明的前述及其它技术内容、特点与功效，在W下配合参考附加图式的一 较佳实施例的详细说明中，将可清楚的呈现。W下实施例中所提到的方向用语，例如：上、 下、左、右、前或后等，仅是参考附加图式的方向。本发明中的图式均属示意，主要意在表示 各层之间的相对关系，至于形状、厚度与宽度则并未依照比例绘制。
[0038] 参照图2A，显示本发明的具有低基板电禪合效应的微机电元件20的一种实施例， 此微机电元件20通过一 CMOS半导体制程所制作。在该CMOS半导体制程中，也制作了 CMOS 电路和其中的晶体管元件（参阅图标左方），此晶体管元件包含栅极G、栅极氧化层G0X、源 极和漏极（S/D)，且此晶体管元件的元件区由场氧化层FOX (Field化ide)所定义，其中该 场氧化区FOX例如可为图标的局部娃氧化结构化0C0S, local oxidation of silicon)或 是浅沟槽隔离结构（STI, shallow trench isolation,未示出）。微机电元件20包含；一基 板21 ;至少一铺部22 (图式中仅显示一个铺部22为例W方便说明，然而实施时不限于此）， 包含一氧化层220、W及位于氧化层220上方的连接结构，其中该氧化层220与该场氧化层 FOX W相同的制程步骤制作而具有相对应的厚度，该氧化层与该基板连接；W及至少一微 机电结构23(图式中仅显示一个微机电结构为例W方便说明，然而实施时不限于此），连接 于铺部22的连接结构，W悬浮于基板21上。本发明中，氧化层220的厚度高于栅极氧化层 G0X的厚度。
[0039] 连接结构可视铺部22所需的高度来设计其层数，可运用CMOS半导体制程中的栅 极和内连线结构所对应的材料层来制作。一实施例中，铺部22包含由下而上依序互相连接 的氧化层220、第一连接层22P (例如但不限于可使用CMOS半导体制程中的栅极的对应材料 层来制作）W及第一接触/通道层C1 (例如但不限于可使用CMOS半导体制程中的内连线 接触层的对应材料层来制作）。另一实施例中，铺部22包含由下而上依序互相连接的氧化 层220、第一连接层22P (例如但不限于可使用CMOS半导体制程中的栅极的对应材料层来制 作）、第一接触/通道层C1 (例如但不限于可使用C
【技术领域】
[0001] 本发明涉及一种具有低基板电禪合效应的微机电元件，特别是通过铺部W及基板 的设计W降低其中基板与微机电结构间的寄生电容与静电效应的微机电元件。
【背景技术】
[0002] 参照图1，其中显示一现有技术的微机电元件10的示意图，其中包含依序相接的 基板11、铺部12、W及微机电结构13,微机电结构13经由铺部12而悬浮于基板11上方。 微机电元件10 W互补式金氧半导体（CM0巧制程制作，和CMOS制程所制作的CMOS电路中 的晶体管元件（参阅图标左方）共同制作在同一基板11上，此晶体管元件包含栅极G、栅 极氧化层G0X、源极和漏极（S/D)。铺部12依序包含与晶体管元件的栅极氧化层G0X同层 的一氧化层LG0(其厚度相当于栅极氧化层）、一多晶娃层P0LY(与晶体管元件的栅极G同 层）、一第一接触/通道层C1、一导电层M、W及一第二接触/通道层C2。第一接触/通道 层C1、导电层M、W及第二接触/通道层C2对应于CMOS电路中的内连线。因氧化层LG0的 厚度与栅极氧化层G0X相当，其厚度较薄（例如65A )，故可能形成一寄生电容效应，虽氧 化层LG0的出平面投影面积小于微机电结构13 (参照出平面方向脚，但此寄生电容仍可能 造成影响，例如施加于基板11的电讯号或电位可能通过此寄生电容而对微机电结构13的 感测电讯号产生干扰。
[0003] 此外，基板11与微机电结构13间通常具有一电压差，此电压差乃操作微机电元件 10时所产生。此电压差在基板11与微机电结构13间会形成一静电力量，可能影响微机电 元件10操作时的动作而造成困扰。
[0004] 有鉴于此，本发明即针对上述现有技术的不足，提出利用一种具有低基板电禪合 效应的微机电元件，W降低来自基板的影响所造成微机电元件操作的困扰。
【发明内容】
[0005] 本发明的目的在于克服现有技术的不足与缺陷，提出一种具有低基板电禪合效应 的微机电元件，W降低来自基板的影响所造成微机电元件操作的困扰。
[0006] 为达上述目的，根据其中一个观点，本发明提供一种微机电元件，通过一 CMOS半 导体制程所制作，在该CMOS半导体制程中，也制作了一 CMOS电路中的晶体管元件，此晶体 管元件的元件区由场氧化层所定义，该微机电元件包含：一基板；至少一铺部，包含一氧化 层、W及位于该氧化层上方的连接结构，其中该氧化层与该场氧化层W相同的制程步骤制 作而具有相对应的厚度，该氧化层与该基板连接；W及至少一微机电结构，连接于该铺部的 该连接结构。
[0007] 本发明的一实施例中，该连接结构为多层结构，其中至少有一层的出平面投影面 积小于该氧化层的出平面投影面积。
[0008] 本发明的一实施例中，该连接结构包含对应于该CMOS半导体制程的至少一内连 线通道层、至少一内连线金属层及至少一内连线通道层，且送些内连线层的出平面投影面 积皆小于该氧化层的出平面投影面积。
[0009] 本发明的一实施例中，该基板包含多个凹状结构，该些凹状结构设于该基板面向 于该微机电结构的一侧。
[0010] 为达上述目的，根据另一观点，本发明提供一种微机电元件，其包含：一基板；至 少一铺部，包含一氧化层、W及位于该氧化层上方的连接结构，该氧化层与该基板连接；至 少一微机电结构，连接于该铺部的该连接结构；其中，该连接结构为多层结构，其中至少有 一层的出平面投影面积小于该氧化层的出平面投影面积。
[0011] 本发明的一实施例中，该微机电元件通过一 CMOS半导体制程所制作，又该连接结 构包含对应于该CMOS半导体制程的至少一内连线通道层、至少一内连线金属层及至少一 内连线通道层，且送些内连线层的出平面投影面积皆小于该氧化层的出平面投影面积。
[0012] 为达上述目的，根据另一观点，本发明提供一种微机电元件，其包含；一基板，包含 多个凹状结构；至少一铺部，包含一氧化层、W及位于该氧化层上方的连接结构，该氧化层 与该基板连接；至少一微机电结构，连接于该铺部的该连接结构；其中，该些凹状结构设于 该基板面向于该微机电结构的一侧、对应于该微机电结构的位置。
[0013] 本发明的一实施例中，该连接结构为多层结构，其中至少有一层的出平面投影面 积小于该氧化层的出平面投影面积。
[0014] 本发明的一实施例中，该微机电元件通过一 CMOS半导体制程所制作，又该连接结 构包含对应于该CMOS半导体制程的至少一内连线通道层、至少一内连线金属层及至少一 内连线通道层，且送些内连线层的出平面投影面积皆小于该氧化层的出平面投影面积。
[0015] 下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其 所达成的功效。
【附图说明】
[0016] 图1显示现有技术的微机电元件；
[0017] 图2A-2C、3A-3C显示本发明的低基板电禪合效应的微机电元件的数个实施例。
[0018] 图中符号说明
[0019] 10、20、30、40、50、60 微机电元件
[0020] 11、21、31、41 基板
[0021] 12.22.32.42 铺部
[002引 22M 第二连接层
[002引 220 氧化层
[0024] 22P 第一连接层
[002引 23 微机电结构
[002引 411 凸状结构
[0027] 412 凹状结构
[002引 C1 第一接触/通道层
[0029] C2 第二接触/通道层
[0030] Et 上电极
[003U Eb 下电极
[003引 LGO 氧化层
[003引 N 出平面方向
[0034] POLY 多晶娃层
[0035] St、訊 参考面
[0036] V 电压差
【具体实施方式】
[0037] 有关本发明的前述及其它技术内容、特点与功效，在W下配合参考附加图式的一 较佳实施例的详细说明中，将可清楚的呈现。W下实施例中所提到的方向用语，例如：上、 下、左、右、前或后等，仅是参考附加图式的方向。本发明中的图式均属示意，主要意在表示 各层之间的相对关系，至于形状、厚度与宽度则并未依照比例绘制。
[0038] 参照图2A，显示本发明的具有低基板电禪合效应的微机电元件20的一种实施例， 此微机电元件20通过一 CMOS半导体制程所制作。在该CMOS半导体制程中，也制作了 CMOS 电路和其中的晶体管元件（参阅图标左方），此晶体管元件包含栅极G、栅极氧化层G0X、源 极和漏极（S/D)，且此晶体管元件的元件区由场氧化层FOX (Field化ide)所定义，其中该 场氧化区FOX例如可为图标的局部娃氧化结构化0C0S, local oxidation of silicon)或 是浅沟槽隔离结构（STI, shallow trench isolation,未示出）。微机电元件20包含；一基 板21 ;至少一铺部22 (图式中仅显示一个铺部22为例W方便说明，然而实施时不限于此）， 包含一氧化层220、W及位于氧化层220上方的连接结构，其中该氧化层220与该场氧化层 FOX W相同的制程步骤制作而具有相对应的厚度，该氧化层与该基板连接；W及至少一微 机电结构23(图式中仅显示一个微机电结构为例W方便说明，然而实施时不限于此），连接 于铺部22的连接结构，W悬浮于基板21上。本发明中，氧化层220的厚度高于栅极氧化层 G0X的厚度。
[0039] 连接结构可视铺部22所需的高度来设计其层数，可运用CMOS半导体制程中的栅 极和内连线结构所对应的材料层来制作。一实施例中，铺部22包含由下而上依序互相连接 的氧化层220、第一连接层22P (例如但不限于可使用CMOS半导体制程中的栅极的对应材料 层来制作）W及第一接触/通道层C1 (例如但不限于可使用CMOS半导体制程中的内连线 接触层的对应材料层来制作）。另一实施例中，铺部22包含由下而上依序互相连接的氧化 层220、第一连接层22P (例如但不限于可使用CMOS半导体制程中的栅极的对应材料层来制 作）、第一接触/通道层C1 (例如但不限于可使用C
再多了解一些
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