存储器及其参考信号产生电路的制作方法

[0001]
本发明涉及存储器领域，特别是存储器的读写控制电路的参考信号产生电路。


背景技术：

[0002]
现有的存储器有各种类型的存储器，例如dram存储器、flash存储器、磁存储器、rram存储器以及铁电存储器等。其中铁电存储器是采用铁电材料作为存储介质的一种非易失性存储器，其具有低功耗、快速写性能和高最大读/写耐久度等优点。
[0003]
现有的铁电存储器的存储单元通常有2t2c结构和1t1c结构。其中2t2c结构是每个存储单元包括2个由晶体管和电容组成的成对的存储单元，两个存储单元存储两个相反的数据互为参考信号。1t1c的结构是每个存储单元包括1个晶体管和电容组成的存储单元，每个存储单元存储的数据与额外提供的参考信号进行比较来判断存储单元存储的数据。
[0004]
如图1所示，现有的1t1c结构的铁电存储器，其包括铁电存储单元和参考单元，其中参考单元包括一列存储数据“1”的参考单元和一列存储数据“0”的参考单元。如图2所示，其显示现有的1t1c结构的存储器的参考信号产生电路，如图中所示，存储数据“1”的参考单元的位线blref1和存储数据“0”的参考单元的位线blref0分别经晶体管t1和t0连接至节点nb，节点nb连接至电压比较器的一个输入端，需要读取的存储单元的位线blx经过一个晶体管tx连接至节点na，节点na连接至电压比较器的另一个输入端，通过比较节点na的电压和参考单元nb节点的电压来判断读取的存储单元存储的数据。这种读出数据比较电路，读取的存储单元的位线blx不是直接输入电压比较器，而是经过晶体管tx组成的电路的节点na输入电压比较器，这样一个是增加电路的复杂性，另一个是节点na的电压可能存在与位线电压不匹配的情况，会造成读出容量的损失。而且现有的这种参考信号产生电路无法获得等效的bl1和bl0的平均值，而且因为存储单元的位线只连接一个电压比较器的输入端，而参考信号产生电路需要连接多个电压比较器的输入端，因此存储单元的位线电压无法与参考单元的位线电压匹配，所以比较出的结果可能存在偏差。
[0005]
因此有必要提出一种新的参考信号生成电路以及读取感测电路来克服现有技术的前述缺陷。


技术实现要素：

[0006]
本发明的目的在于提供一种参考信号产生电路，其可以产生准确稳定的参考信号。
[0007]
本发明的另一目的在于提供一种存储器读取感测电路，其可以提高感测的准确度
[0008]
本发明的再一目的在于提供一种存储器，其具有稳定的参考信号和更可靠的读取感测电路。
[0009]
本发明的再一目的在于提供一种输入电压求平均值电路，其可以求出任意输入电压的平均值。
[0010]
为达成前述目的，本发明一种存储器参考电压产生电路，其包括：
[0011]
第一参考单元，其存储第一数据；
[0012]
第二参考单元，其存储第二数据；
[0013]
集成运算放大器，其包括第一输入端、第二输入端和输出端；
[0014]
其中第一参考单元的位线和第二参考单元的位线与集成运算放大器的第一输入端连接，集成运算放大器的输出端与第二输入端连接形成跟随电路，集成运算放大器的输出信号为第一输入端输入信号的平均值。
[0015]
根据本发明的一个实施例的存储器参考电压产生电路，其中所述集成运放电路，其包括：多个第一输入端，每个第一输入端连接一个输入晶体管，输入电压连接于输入晶体管的输入电极；多个第二输入端，每个第二输入端连接一个输出晶体管；所述输入晶体管与输出晶体管对应并联连接，所述输出晶体管的输入电极与集成运放电路的输出端连接。
[0016]
根据本发明的一个实施例的存储器参考电压产生电路，其中所述集成运算放大器包括与第一输入端连接的第一pmos晶体管(p0)、(p1)，与第二输入端连接的第二pmos晶体管(p2)、(p3)，第一pmos晶体管和第二pmos晶体管的一端共同连接至第一节点(j1)，第一节点和电源电压之间连接有第三pmos晶体管(p4)，第一pmos晶体管的另一端经过第一nmos晶体管(n0)接地，第二pmos晶体管的另一端经过第二nmos晶体管(n1)接地，第一nmos晶体管和第二nmos晶体管的栅极共同连接至同一节点(j4)，在第一pmos晶体管与第一nmos晶体管连接的节点与输出端之间连接有一个第三nmos晶体管(n2)，输出节点与第二pmos晶体管的栅极连接，输出节点与电源电压之间连接有第四pmos晶体管(p5)。
[0017]
根据本发明的一个实施例的存储器参考电压产生电路，其中第一pmos晶体管包括两个，每个晶体管的栅极分别与第一参考单元的位线和第二参考单元的位线连接，第二pmos晶体管包括两个，每个晶体管的栅极共同连接至输出节点。
[0018]
为达成前述另一目的，本发明一种存储器读取感测电路，其包括：
[0019]
集成运算放大器，其具有多个第一输入端和多个第二输入端以及输出端，其中第一输入端与参考信号连接，其输出端与第二输入端连接，形成跟随电路，集成运算放大器的输出信号为第一输入端输入信号的平均值；
[0020]
电压比较器，其包括第一输入端和第二输入端以及输出端，其中第一输入端接收存储器存储单元的位线信号，第二输入端与运算放大器的输出端连接。
[0021]
根据本发明的一个实施例的存储器读取感测电路，其还包括参考信号产生电路，所述参考信号产生电路包括参考单元，参考单元包括存储第一数据的第一参考单元和存储第二数据的第二参考单元，其中第一参考单元的位线和第二参考单元的位线与集成运算放大器的第一输入端连接。
[0022]
根据本发明的一个实施例的存储器参考电压产生电路，其中所述集成运算放大器包括与第一输入端连接的第一pmos晶体管(p0)、(p1)，与第二输入端连接的第二pmos晶体管(p2)、(p3)，第一pmos晶体管和第二pmos晶体管的一端共同连接至第一节点(j1)，第一节点和电源电压之间连接有第三pmos晶体管(p4)，第一pmos晶体管的另一端经过第一nmos晶体管(n0)接地，第二pmos晶体管的另一端经过第二nmos晶体管(n1)接地，第一nmos晶体管和第二nmos晶体管的栅极共同连接至同一节点(j4)，在第一pmos晶体管与第一nmos晶体管连接的节点与输出端之间连接有一个第三nmos晶体管(n2)，输出节点与第二pmos晶体管的栅极连接，输出节点与电源电压之间连接有第四pmos晶体管(p5)。
[0023]
根据本发明的一个实施例的存储器参考电压产生电路，其中第一pmos晶体管包括两个，每个晶体管的栅极分别与第一参考单元的位线和第二参考单元的位线连接，第二pmos晶体管包括两个，每个晶体管的栅极共同连接至输出节点。
[0024]
为达成前述再一目的，本发明一种存储器，其包括：
[0025]
若干阵列排列的存储单元，每个存储单元用于存储数据；
[0026]
阵列排列的参考单元，其中参考单元包括第一参考单元和第二参考单元；
[0027]
数据读取感测电路，其包括一个集成运算放大器和电压比较器，第一参考单元和第二参考单元的位线共同连接集成运算放大器的一个输入端，所述集成运算放大器的输出端连接集成运算放大器的另一输入端，集成运算放大器的输出信号为第一输入端输入信号的平均值，集成运算放大器的输出端与存储单元的位线分别输入电压比较器的输入端，可通过电压比较器的输出的信号判断存储单元存储的数据。
[0028]
根据本发明的一个实施例的存储器，其中存储单元的板线和参考单元的板线连接于同一板线。
[0029]
根据本发明的一个实施例的存储器，其中存储单元的板线与参考单元的板线连接于不同的板线。
[0030]
为达成前述再一目的，本发明一种输入电压求平均值集成运放电路，其包括：
[0031]
多个正极输入端，每个正极输入端连接一个输入晶体管，输入电压连接于输入晶体管的输入电极；
[0032]
多个负极输入端，每个负极输入端连接一个输出晶体管；
[0033]
所述输入晶体管与输出晶体管对应并联连接，所述输出晶体管的输入电极与集成运放电路的输出端连接。
[0034]
根据本发明的一个实施例的输入电压求平均值集成运放电路，其中所述集成运放电路包括与第一输入端连接的第一pmos晶体管(p0)、(p1)，与第二输入端连接的第二pmos晶体管(p2)、(p3)，第一pmos晶体管和第二pmos晶体管的一端共同连接至第一节点(j1)，第一节点和电源电压之间连接有第三pmos晶体管(p4)，第一pmos晶体管的另一端经过第一nmos晶体管(n0)接地，第二pmos晶体管的另一端经过第二nmos晶体管(n1)接地，第一nmos晶体管和第二nmos晶体管的栅极共同连接至同一节点(j4)，在第一pmos晶体管与第一nmos晶体管连接的节点与输出端之间连接有一个第三nmos晶体管(n2)，输出节点与第二pmos晶体管的栅极连接，输出节点与电源电压之间连接有第四pmos晶体管(p5)。
[0035]
本发明的输入电压求平均值电路，其可以求出任意输入电压的平均值。本发明的参考信号产生电路，其能够获得稳定的两个或多个输入参考信号的平均值。而本发明的读取感测电路，读取的存储单元的位线直接与电压比较器的输入端连接，可以减少位线电压感测的电压损失，提高检测的准确度。因为参考信号产生电路可以产生稳定的参考信号，不存在存储单元的位线与参考单元的位线的电压不匹配的情况，因此参考信号可以连接任意数量的存储单元的电压比较器。另外，本发明的参考单元的字线和板线与存储单元的字线和位线分离单独设置，可以早于存储单元读取的信号产生参考信号，能够避免比较时的延迟更准确地读取存储单元存储的数据。
附图说明
[0036]
图1是1t1c结构的存储器的电路结构示意图。
[0037]
图2是现有的存储器参考信号产生电路与读取感测电路的结构示意图。
[0038]
图3是根据本发明的一个实施例的存储器的电路结构示意图。
[0039]
图4是根据本发明的一个实施例的参考信号产生电路的结构示意图。
[0040]
图5是本发明的一个实施例的参考信号产生电路的单个输入信号电路与两个输入信号电路的比较示意图。
[0041]
图6是本发明的一个实施例的参考信号产生电路的单个输入信号电路与多个输入信号电路的比较示意图。
[0042]
图7是本发明的一个实施例的存储器的电路结构示意图，其中存储单元和参考单元的字线和板线单独设置。
具体实施方式
[0043]
以下结合附图和具体实施例对本发明的内容做进一步详细说明。
[0044]
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法或组件一起实施各实施例。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
[0045]
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
[0046]
本发明可以是关于存储器，特别是关于铁电存储器。如图3所示，其显示本发明的铁电存储器的部分结构的电路示意图。根据本发明的一个实施例，该铁电存储器包括用于存储数据的存储单元和用于产生参考信号的参考单元，通过参考信号与存储单元存储数据进行比较判断存储单元储存的具体数据。
[0047]
根据本发明的一个实施例，该存储器是可以包括很多个存储区，每个存储区又包括多个存储块，每个存储块又可以包括阵列排列的多个同样的存储单元。为简化说明图中仅仅示例性地示出了存储单元区的两行两列的存储单元，在实际的产品中可以根据存储器的容量大小设置不同行不同列的存储单元。
[0048]
如图3所示，根据本发明的一个实施例，本发明的存储器的每个存储单元包括一个晶体管和一个铁电电容器，其中晶体管为cmos晶体管，其包括栅极、源极和漏极，晶体管的源极或者漏极与铁电电容器的一个极板连接。同一横向行的存储单元的晶体管的栅极共同连接同一条字线wl，如图中所示，第一行的两个存储单元，其中存储单元cell0的晶体管t0和存储单元cell1的晶体管t1的栅极共同连接到字线wl0。第二行的两个存储单元，其中存储单元cell2的晶体管t2和存储单元cell3的晶体管t3的栅极共同连接到字线wl1。同一纵向列的存储单元的晶体管的源极共同连接于同一条位线bl，如图中所示，第一列的两个存储单元，其中存储单元cell0和存储单元cell2的晶体管的源极共同连接到位线bl0。第二列的两个存储单元，其中存储单元cell1和cell3的晶体管的源极共同连接到位线bl1。如图中所示，在该实施例中存储单元的铁电电容ccell0、ccell1、ccell2、ccell3的远离晶体管的极板共同连接至同一个共同的板线pl。
[0049]
继续参阅图3所示，本发明的存储器每个存储单元区还包括与存储单元对应的提供参考信号的参考单元区，在该实施例中参考单元区包括两列，其中一列为存储数据“1”的参考单元，另一列为存储数据“0”的参考单元。其中每个参考单元同样的包括一个晶体管和一个铁电电容器，其中晶体管为cmos晶体管，其包括栅极、源极和漏极，晶体管的源极或者漏极与铁电电容器的一个极板连接。同一横向行的参考单元的晶体管的栅极与同一行的存储单元的晶体管的栅极共同连接同一条字线wl，如图中所示，第一行的两个参考单元cellr1和cellr0的晶体管t4和t5的栅极共同连接到字线wl0，第二行的两个参考单元cellr2和cellr3的晶体管t6和t7的栅极共同连接到字线wl1。同一纵向列的参考单元的晶体管的源极共同连接于同一条位线bl，如图中所示，第一列的两个参考单元cellr1和cellr2的晶体管的源极共同连接到位线blref1，其用于存储数据“1”。第二列的两个参考单元cellr0和cellr3的晶体管的源极共同连接到位线blref0，其用于存储数据“0”。如图中所示，在该实施例中参考单元的铁电电容cref1、cref0的远离晶体管的极板共同连接至同一个共同的板线pl。
[0050]
请继续参阅图3所示，本发明的存储器还包括参考信号产生电路，该参考信号产生电路包括一个集成运算放大器oa。该集成运算放大器oa包括第一输入端(vino、vin1)、第二输入端(d0、d1)和输出端vout，关于该集成运算放大器oa的具体结构后续将详细展开说明。参考单元的位线blref1和blref0分别输入集成运算放大器的第一输入端vin1和vin0，集成运算放大器的输出端vout与集成运算放大器的第二输入端d0、d1连接。
[0051]
本发明的存储器还包括电压比较器，每一列存储单元对应设置一个电压比较器，其中每一列存储单元的位线与电压比较器的一个输入端连接，参考信号产生电路的集成运算放大器的输出端与每一列存储单元对应的电压比较器的另一个输入端连接。如图3所示，第一列存储单元的位线bl0与电压比较器comp0的一个输入端连接，第二列存储单元的位线bl1与电压比较器comp1的一个输入端连接，参考信号产生电路的集成运算放大器oa的输出端vout分别与电压比较器comp0和comp1的另一输入端连接。
[0052]
在读取存储单元存储的数据时，存储器的行解码器(未图示)和列解码器(未图示)分别输出解码信号，确定需要读取的存储单元的地址。例如需要读取存储单元cell0存储的数据，存储器的控制电路(未图示)根据选中的存储单元控制字线wl0输入高电平，存储单元cell0的晶体管t0的栅极导通，而未被选中存储单元的行的字线wl1则为低电平，所以第一行的存储单元的晶体管t2和t3都不导通。然后控制电路控制与存储单元cell0的电容ccell0的极板连接的板线pl输入高电平vpl。因为被选中的存储单元ccell0的晶体管t0导通，则与存储单元ccell0晶体管t0连接的位线bl0相当于与存储单元的电容ccell0的一个极板连接，在电容的另一极板pl输入高电平vpl时，位线bl0的位线电压vbl0＝vpl*ccell0/(ccell0 cbl0)，其中ccell0为电容ccell0的电容值，cbl0为整条位线bl0的寄生电容。
[0053]
然后通过电压比较器sa0将位线电压vbl0与参考电压vref进行比较，根据电压比较器输出的信号来判断存储单元存储的数据值。因为存储单元存储的是“1”或者“0”的二位数据，因此当存储单元ccell0存储的数据为“1”时，在读取时vbl0是一个值，假设是v1，当存储单元ccell0存储的数据为“0”时，在读取时vblo是另一个值，假设是v0，这样在判断存储单元ccell0存储的值是“1”还是“0”时，可以取一个中间值，例如是vref＝(v1 v0)/2，这样当存储单元ccell0存储的数据为“1”时，其所连的位线bl0的位线电压为vbl0＝v1>vref，通
过电压比较器comp0的输出信号sa0即可判断存储单元ccell0存储的数据为“1”；当存储单元ccell0存储的数据为“0”时，其所连接的位线bl0的位线电压vbl0＝v0<vref，通过电压比较器comp0的输出信号sa0即可判断存储单元ccell0存储的数据为“0”。
[0054]
下面将具体介绍本发明的参考电压的产生电路。如前所述，本发明的存储器包括参考单元，其中每个参考单元的晶体管以及电容是与存储单元的晶体管和电容是相同的结构。在该实施例中同一行的存储单元和参考单元的字线是连接至相同的字线的，例如第一行的参考单元cellr1和cellr0的晶体管的栅极与存储单元ccell0和ccell1的晶体管的栅极共同连接至同一条字线wl0，而参考单元cellr1和cellr0的电容的一个极板与存储单元ccell0和ccell1的电容的一个极板共同连接至同一条板线pl。其中参考单元ccellr1存储的数据为在写入时写入的数据“1”，而参考单元ccellr0存储的数据为在写入操作时写入的数据“0”。在读取存储单元ccell0的数据时，字线wl0输入高电平，则在板线pl加高电平时，与参考单元cellr1相连接的位线blref1的电压为vblref1＝vpl*cref1/(cref1 cblref1)，其中cref1为电容cref1的电容值，cblref1为整条位线blref1的寄生电容；与参考单元cellr0相连接的位线blref0的电压为vblref0＝vpl*cref0/(cref0 cblref0)，其中cref0为电容cref0的电容值，cblref0为整条位线blref0的寄生电容。其中vblref1和vblref0共同输入运算放大器的同一个输入端，集成运算放大器的输出电压vout＝(vblref0 vblref1)/2，该集成运算放大器的输出电压vout即为参考电压vref。
[0055]
请参阅图4所示，其单独显示本发明的参考信号产生电路的集成运算放大器oa的结构示意图，其中图中分别示出了单信号输入与两个信号输入的集成运算放大器两个实施例。如图4所示，本发明的参考信号产生电路包括第一输入端和第二输入端以及输出端。在单信号输入时，其中输入信号vin输入集成运算放大器的第一输入端，集成运算放大器的输出端与第二输入端相连接，形成跟随电路，其中集成运算放大的输出信号vout＝vin。当有两个输入信号vin1和vin0时，如果vin1＝vin0，则vout＝vin1＝vin0＝(vin1 vin0)/2。因此在图4中所示的，本发明的参考单元的位线blref1和blref0的电压同时输入集成运算放大器的第一输入端，而集成运算放大器的输出端与集成运算放大器的第二输入端连接，这样集成运算放大器的输出信号vout＝(vblref0 vblerf1)/2＝vref。
[0056]
请参阅图5所示，其显示本发明的存储器的参考信号产生电路的集成运算放大器的具体电路结构示意图。如结合图4和图5所示，本发明的集成运算放大电路包括两个第一输入端vin1、vin0，其中一个第一输入端vin1与存储数据“1”的参考单元的位线blref1连接，另一个第一输入端vin0与存储数据“0”的参考单元的位线blref0连接。本发明的集成运算放大电路包括两个第二输入端d0、d1，其中两个第二输入端d0、d1与集成运算放大器的输出端vout连接。
[0057]
请继续参阅图5所示，该集成运算放大器包括与第一输入端vin1连接的pmos晶体管p1，与第一输入端vin0连接的第一pmos晶体管p0，其中第一输入端vin1连接于第一pmos晶体管p1的栅极，第一pmos晶体管p1的源极连接于第一节点j1，第一pmos晶体管p1的漏极连接于第二节点j2。第一输入端vin0连接于第一pmos晶体管p0的栅极，第一pmos晶体管p0的源极连接于第一节点j1，第一pmos晶体管p0的漏极连接于第二节点j2。
[0058]
在第二节点j2和地之间连接有一个第一nmos晶体管n0，第一nmos晶体管n0的源极连接于第二节点j2，第一nmos晶体管n0的栅极连接于第四节点j4。
[0059]
该集成运算放大器包括与第二输入端d0连接的第二pmos晶体管p2，与第二输入端d1连接的第二pmos晶体管p3。第二输入端d0连接于第二pmos晶体管p2的栅极，第二pmos晶体管p2的源极连接于第一节点j1，第二pmos晶体管p2的漏极连接于第三节点j3。第二输入端d1连接于第二pmos晶体管p3的栅极，第二pmos晶体管p3的源极连接于第一节点j1，第二pmos晶体管p3的漏极连接于第三节点j3。
[0060]
在第三节点j3与地之间连接有一个第二nmos晶体管n1，第二nmos晶体管n1的源极连接于第三节点j3，第二nmos晶体管n1的栅极连接于第四节点j4，同时第二nmos晶体管n1的源极和栅极相连。
[0061]
在第二节点j2和输出端vout之间连接有一个第三nmos晶体管n2，第三nmos晶体管n2的栅极连接至第二节点j2，第三nmos晶体管n2的源极连接至输出端vout，第三nmos晶体管n2的漏极接地。
[0062]
在第一节点j1与电源vcc之间连接有一个第三pmos晶体管p4，第三pmos晶体管p4的源极连接于电源vcc，第三pmos晶体管p4的栅极连接至控制信号pbias，第三pmos晶体管p4的漏极连接至第一节点j1。
[0063]
在电源vcc与输出端vout之间连接有一个第四pmos晶体管p5，第四pmos晶体管p5的源极连接于电源vcc，第四pmos晶体管p4的栅极连接至控制信号pbias，第四pmos晶体管p4的漏极连接至输出端vout。
[0064]
根据图5的集成运算放大器的电路，结合图3及图4所示，参考单元cellr1连接的位线blref1的电压vblref1和参考单元cellr0连接的位线blref0的电压vblref0分别输入集成运算放大器的第一输入端vin1、vin0，而集成运算放大器的输出端vout与集成运算放大器的第二输入端d0、d1连接。这样集成运算放大器的输出信号vout＝(vblref0 vblerf1)/2＝vref。
[0065]
如前所述，通过电压比较器comp0将位线电压vbl0与参考电压vref进行比较，根据电压比较器输出的信号sa0来判断存储单元存储的数据值。当存储单元ccell0存储的数据为“1”时，其所连的位线bl0的位线电压为vbl0＝v1>vref，通过电压比较器comp0的输出信号sa0即可判断存储单元ccell0存储的数据为“1”；当存储单元ccell0存储的数据为“0”时，其所连接的位线bl0的位线电压vbl0＝v0<vref，通过电压比较器comp0的输出信号sa0即可判断存储单元ccell0存储的数据为“0”。
[0066]
以上是以读取存储单元ccell0的数据为例进行的说明，如图3中所示，每一列存储单元均设置有一个电压比较器例如，comp1
……
compn。同样的，在读取其他存储单元时，通过与存储单元对应的电压比较器比较被读取单元所连接的位线电压和参考电压的值，来输出比较信号，以判断被读取存储单元存储的数据。
[0067]
在前述实施例中，是以两列参考信号单元产生两个输入集成运算放大器的输入信号进而产生参考信号。在其他实施例中也可以是实用多列参考信号单元，产生多个输入集成运算放大器的输入信号。如图6所示，可以有vin0至vinn总共n 1个输入信号输入集成运算放大器的第一输入端，同样的，集成运算放大器的输出端与集成运算放大器的第二输入端连接，这样集成运算放大器的输出信号vout＝sum(vin0，vin1，
……
vinn)/n。而集成运算放大器的内部具体电路可以参考图4所示，每个第一输入端经过多个第一pmos晶体管的栅极分别与多个输入信号连接，而每个第二输入端分别与多个第二pmos晶体管的栅极连接，
其中第一pmos晶体管和第二pmos晶体管形成并联连接，集成运算放大器的输出端与每个第二输入端的第二pmos晶体管连接。通过图5和图6的实施例可以看到，本发明的集成运算放大器电路和方法，不论多个输入值是任何值都可以计算出多个输入值的平均值。虽然在前述具体实施例中是采用了图4所示的具体集成运算放大器电路，但在其他实施例中也并不局限于图4中的具体电路，也可以采用其他形式的集成运算放大器电路，只要第一输入端和第二输入端的晶体管并联连接，输入电压连接第一输入端的晶体管的输入电极，第二输入端的晶体管的输入电极与输出端连接，即够实现输出信号为多个输入信号的平均值。在图5所示的实施例中第一输入端连接的输入电压为两个参考单元的位线电压，求得的平均值作为参考电压。而图6所示的实施例中多个输入电压求平均值的集成运放电路可以用于任意其他电路中。
[0068]
请参阅图7所示，其显示本发明的另一实施例的结构示意图，在该实施例中，与图3所示的实施例的区别在于，存储单元所连接的板线pl与参考单元所连接的板线plref不是连接至共同的板线pl，而是分别单独设置的。这样在读取操作时，可以通过单独的板线plref单独对参考单元施加板线电压vpl，这样相对于存储单元，可以控制先提前一点时间对参考单元施加板线电压vpl，而提前获得参考单元连接的位线blref1或blref0的产生的电压vblref1或vblref0，而提前获取参考电压vref信号，这样可以避免因为参考电路信号传输产生的延迟，尽量保证电压比较器的输入信号同时输入，避免产生感测错误。
[0069]
根据本发明的实施例，每一个存储单元的位线bl直接连接至一个电压比较器的输入端，这样直接采集位线bl的电压，能够更准确地反映位线bl的真实电压，不存在现有技术的读取电路的存储单元位线电压的损失。而本发明的参考电压产生电路的集成运算放大器能够准确地获得参考电压信号vref＝(vblref0 vblref0)/2，也不存在现有技术的参考信号产生电路的参考单元位线电压的损失。而且本发明的参考电压产生电路，其参考电压信号只与参考单元的位线电压有关，这样参考电压信号输入任意数量的电压比较器其参考电压信号都是相同的，可以解决现有技术的如果参考电压连接不同数量的电压比较器，会导致参考电压信号因为连接的比较器数量不同而发生变化的问题。再者，根据本发明的一个实施例，通过单独设置相互独立的存储单元板线和参考单元板线，通过相对于存储单元提前一定时间给参考单元的板线加载控制信号，可以提前启动参考单元的数据读取，而提前产生参考电压信号，这样可以避免参考电压产生电路数据传输的延迟，尽量保证存储单元位线电压和参考电压同时输入电压比较器，保证数据读取操作的准确性。
[0070]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明权利要求书的保护范围。