3DNAND存储器的验证统计电路、方法及3DNAND存储器与流程

3d nand存储器的验证统计电路、方法及3d nand存储器
技术领域
[0001]
本发明涉及半导体的验证测试技术领域，特别是涉及一种3d nand存储器的验证统计电路、方法及3d nand存储器。


背景技术：

[0002]
3d nand存储器是一种堆栈数据单元的技术，目前已可实现32层及以上数据单元的堆栈，其克服了平面存储器实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。
[0003]
但是，随着3d nand存储器的堆栈结构越发复杂的结构设计，对其中存储单元的写入验证的设计要求越来越高。目前，在统计写入失败的存储单元的个数时，针对写入失败的存储单元的个数为n的情况，需要2
n
个量化单元进行量化比较，还需要译码器进行码制的转换；当n增大时所需的资源呈指数级增大，占用的面积以及功耗也急剧增大。
[0004]
因此，如何简单高效且低功耗地实现3d nand存储器中写入失败存储单元的个数验证统计，是目前亟待解决的问题。


技术实现要素：

[0005]
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3d nand存储器的验证统计技术方案，用于解决上述技术问题。
[0006]
为实现上述目的及其他相关目的，首先，本发明提供一种3d nand存储器的验证统计电路，用于验证统计3d nand存储器中写入失败的存储单元的个数，包括：
[0007]
参考电流控制单元，输出大小可调的参考电流；
[0008]
量化单元，其第一输入端接写入失败汇总电流，其第二输入端接所述参考电流控制单元的输出端；
[0009]
数据寄存输出单元，其输入端接所述量化单元的输出端，其输出端接所述参考电流控制单元；
[0010]
累加计数器，其输入端接所述数据寄存输出单元的输出端；
[0011]
其中，所述写入失败汇总电流为多个写入失败的所述存储单元的汇总电流。
[0012]
可选地，所述参考电流控制单元包括n个参考电流控制支路，每个所述参考电流控制支路分别包括一个逻辑或门和一个参考电流支路；在每个所述参考电流控制支路中，所述逻辑或门的输出端接所述参考电流支路，通过所述逻辑或门的输入信号控制所述参考电流支路打开或者关闭；n个所述参考电流支路的输出端接在一起，作为所述参考电流控制单元的输出端；其中，n为大于等于1的整数。
[0013]
可选地，所述逻辑或门为二输入逻辑或门，其第一输入端接时钟信号，其第二输入端接数据信号；n个所述逻辑或门接入的时钟信号和数据信号各不相同。
[0014]
可选地，每个所述参考电流支路分别输出一个基准电流，且n个所述参考电流支路输出的基准电流各不相同；当n个所述参考电流支路输出的n个基准电流从大到小进行排序
时，前一个基准电流是后一个基准电流的2倍；所述参考电流即为n个基准电流全部或者部分的叠加之和。
[0015]
可选地，所述数据寄存输出单元包括n个并行设置的d触发器，n个所述d触发器的数据输入端分别接所述量化单元的输出端；n个所述d触发器与n个所述逻辑或门一一对应连接：所述d触发器的数据锁存输出端输出所述数据信号，所述d触发器的时钟输入端接所述时钟信号的延迟信号。
[0016]
可选地，n个所述d触发器的数据锁存输出端分别接所述累加计数器的输入端。
[0017]
为实现上述目的及其他相关目的，其次，本发明还提供一种3d nand存储器的验证统计方法，用于验证统计3d nand存储器中写入失败的存储单元的个数，包括：
[0018]
提供上述任意一项所述的3d nand存储器的验证统计电路，基于逐次逼近的比较原理，利用呈二进制加权关系的多个基准电流构成多个大小可调的所述参考电流，对所述写入失败汇总电流进行多次比较后输出。
[0019]
可选地，所述3d nand存储器的验证统计方法还包括：
[0020]
基于分时复用原理，多次比较时共用所述量化单元。
[0021]
为实现上述目的及其他相关目的，最后，本发明还提供一种3d nand存储器，包括存储阵列晶圆和cmos电路晶圆，所述存储阵列晶圆与所述cmos电路晶圆键合在一起，且所述cmos电路晶圆上设有上述任意一项所述的3d nand存储器的验证统计电路。
[0022]
如上所述，本发明所提供的3d nand存储器的验证统计电路，具有以下有益效果：
[0023]
通过参考电流控制单元的控制调节，能输出多种大小的参考电流，通过多种大小的参考电流，能对写入失败汇总电流进行逐次逼近比较并输出，由高到低，且输出为加权码，无需译码转换，电路结构及逻辑原理简单，快速高效地实现了3d nand存储器中写入失败存储单元的个数验证统计；此外，多次比较时共用同一个量化单元，实现了量化单元的分时复用，进一步精简了电路结构，减小了对应芯片的面积以及功耗。
附图说明
[0024]
图1显示为一种3d nand存储器的验证统计电路的结构示意图。
[0025]
图2显示本发明中3d nand存储器的验证统计电路的结构示意图。
[0026]
图3显示为本发明一实施例中两位3d nand存储器的验证统计电路的具体比较示意图。
[0027]
图4显示为图3中两位3d nand存储器的验证统计电路的仿真统计结果示意图。
[0028]
附图标记说明
[0029]
i<0>、i<1>、
…
、i<2
n-1>、i<n-2>、i<n-1>
---
基准电流，i<verok_q>
---
写入失败汇总电流，a<0>、a<1>、
…
、a<2
n-1>
---
非加权码数据信号，data<0>、data<1>、
…
、data<n-1>
---
二进制码数据信号，i<ref>
---
参考电流，cnt<0>、cnt<1>、
…
、cnt<n-1>、cnt_delay<0>、cnt_delay<1>、
…
、cnt_delay<n-1>
---
时钟信号。
具体实施方式
[0030]
发明人研究发现：目前，在统计3d nand存储器中写入失败的存储单元的个数时，如图1所示，针对写入失败的存储单元的个数为n的情况，需要2
n
个量化单元(即量化单元0、
量化单元1、
…
、量化单元2
n-1)分别对写入失败汇总电流i<verok_q>进行量化比较，与此对应地，需要2
n
个基准电流(即i<0>、i<1>、
…
、i<2
n-1>)，量化得到非加权码数据信号a<0>、a<1>、
…
、a<2
n-1>，还需要译码器进行非加权码到二进制码的转换，得到n个二进制码数据信号data<0>、data<1>、
…
、data<n-1>，最后由累加计数器对n个二进制码数据信号进行累加计数；当n增大时所需的资源(尤其是量化单元)呈指数级增大，对应电路的占用面积以及功耗也急剧增大。
[0031]
因此，本发明提供一种3d nand存储器的验证统计方法，用于验证统计3d nand存储器中写入失败的存储单元的个数，其包括：基于逐次逼近的比较原理，利用呈二进制加权关系的多个基准电流构成多个大小可调的参考电流，对写入失败汇总电流进行多次比较后输出；基于分时复用原理，多次比较时共用同一个量化单元。
[0032]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0033]
请参阅图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“单元”及“支路”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
[0034]
如图2所示，本发明提供一种3d nand存储器的验证统计电路，用于验证统计3d nand存储器中写入失败的存储单元的个数，包括：
[0035]
参考电流控制单元(图2中下部的虚线框所示)，输出大小可调的参考电流i<ref>；
[0036]
量化单元，其第一输入端接写入失败汇总电流i<verok_q>，其第二输入端接参考电流控制单元的输出端；
[0037]
数据寄存输出单元(图2中上部的虚线框所示)，其输入端接量化单元的输出端，其输出端接参考电流控制单元；
[0038]
累加计数器，其输入端接数据寄存输出单元的输出端；
[0039]
其中，写入失败汇总电流i<verok_q>为多个写入失败的存储单元的汇总电流。
[0040]
详细地，如图2所示，参考电流控制单元包括n个参考电流控制支路，每个参考电流控制支路分别包括一个逻辑或门和一个参考电流支路；在每个参考电流控制支路中，逻辑或门的输出端接参考电流支路，通过逻辑或门的输入信号控制参考电流支路打开或者关闭；n个参考电流支路的输出端接在一起，作为参考电流控制单元的输出端；其中，n为大于等于1的整数，可根据实际情况灵活选择设计。
[0041]
详细地，如图2所示，逻辑或门为二输入逻辑或门，其第一输入端接时钟信号，其第
二输入端接数据信号；n个逻辑或门接入的时钟信号和数据信号各不相同。
[0042]
详细地，如图2所示，每个参考电流支路分别输出一个基准电流，且n个参考电流支路输出的基准电流各不相同；当n个参考电流支路输出的n个基准电流从大到小进行排序时，前一个基准电流是后一个基准电流的2倍；参考电流i<ref>即为n个基准电流全部或者部分的叠加之和。
[0043]
更详细地，如图2所示，在第1个参考电流控制支路中，逻辑或门的第一输入端接时钟信号cnt<0>，逻辑或门的第二输入端接二进制码数据信号data<n-1>，逻辑或门的输出端接对应的参考电流支路，该参考电流支路输出基准电流i<n-1>；在第2个参考电流控制支路中，逻辑或门的第一输入端接时钟信号cnt<1>，逻辑或门的第二输入端接二进制码数据信号data<n-2>，逻辑或门的输出端接对应的参考电流支路，该参考电流支路输出基准电流i<n-2>；以此类推，
…
；在第n个参考电流控制支路中，逻辑或门的第一输入端接时钟信号cnt<n-1>，逻辑或门的第二输入端接二进制码数据信号data<0>，逻辑或门的输出端接对应的参考电流支路，该参考电流支路输出基准电流i<0>。
[0044]
其中，i<n-1>＝2*i<n-2>＝4*i<n-3>＝
…
＝2
n-2
*i<1>＝2
n-1
*i<0>，n个基准电流呈二进制加权关系，从而对应相应权重的二进制码。
[0045]
详细地，如图2所示，数据寄存输出单元包括n个并行设置的d触发器，n个d触发器的数据输入端分别接量化单元的输出端；n个d触发器与n个逻辑或门一一对应连接：d触发器的数据锁存输出端输出数据信号，d触发器的时钟输入端接时钟信号的延迟信号。
[0046]
更详细地，如图2所示，在数据寄存输出单元中：第1个d触发器的数据输入端接量化单元的输出端，第1个d触发器的数据锁存输出端输出二进制码数据信号data<n-1>(即第1个d触发器的数据锁存输出端接第1个参考电流控制支路中逻辑或门的第二输入端)，第1个d触发器的时钟输入端接时钟信号cnt<0>的延迟信号cnt_delay<0>；第2个d触发器的数据输入端接量化单元的输出端，第2个d触发器的数据锁存输出端输出二进制码数据信号data<n-2>(即第2个d触发器的数据锁存输出端接第2个参考电流控制支路中逻辑或门的第二输入端)，第2个d触发器的时钟输入端接时钟信号cnt<1>的延迟信号cnt_delay<1>；以此类推，
…
；第n个d触发器的数据输入端接量化单元的输出端，第n个d触发器的数据锁存输出端输出二进制码数据信号data<0>(即第n个d触发器的数据锁存输出端接第n个参考电流控制支路中逻辑或门的第二输入端)，第n个d触发器的时钟输入端接时钟信号cnt<n-1>的延迟信号cnt_delay<n-1>。
[0047]
其中，时钟信号cnt_delay<j>是时钟信号cnt<j>延迟(量化单元的)一个量化比较周期后的信号，即时钟信号cnt_delay<j>相对于时钟信号cnt<j>的延迟时间为量化单元完成一次量化比较所需的时间，j为0、1、2、
…
、n-1；每次比较时的参考电流i<ref>为n个基准电流i<n-1>、i<n-2>、i<n-3>、
…
、i<1>、i<0>全部或者部分的叠加之和，基准电流i<j>由对应的二进制码数据信号data<j>进行打开或者关闭。
[0048]
详细地，如图2所示，n个d触发器的数据锁存输出端分别接累加计数器的输入端。
[0049]
更详细地，如图2所示，3d nand存储器的验证统计电路的量化比较原理如下：
[0050]
(1)、初始复位，将数据寄存输出单元中所有d触发器的数据置为0；
[0051]
(2)、逐次逼近比较，当时钟信号cnt<0>为高时，打开第1个参考电流控制支路，输出基准电流i<n-1>，通过量化单元将写入失败汇总电流i<verok_q>与基准电流i<n-1>进行
比较，得到最高位的二进制码数据信号data<n-1>，在比较完成后，时钟信号cnt_delay<0>的高电平来临，第1个d触发器被触发，其数据锁存输出端输出二进制码数据信号data<n-1>，根据二进制码数据信号data<n-1>的值选择第1个参考电流控制支路的打开或者关闭；如此，依次进行比较，直到输出得到最低位的二进制码数据信号data<0>，将所有二进制码数据信号data<n-1>、data<n-2>、
…
及data<0>进行寄存输出；
[0052]
(3)、计数器累加计数，计数器依次接收数据寄存输出单元中n个d触发器输出的二进制码数据信号data<n-1>、data<n-2>、
…
及data<0>，并对二进制码数据信号data<n-1>、data<n-2>、
…
及data<0>进行累加统计，得到最终的量化数据。
[0053]
可选地，如图3所示，在本发明的一个实施例中，以两位3d nand存储器的验证统计电路的量化比较过程为例：
[0054]
1)、当时钟信号cnt<0>的高电平来临时，进行高位比较，打开较高的基准电流2i，通过量化单元将写入失败汇总电流i<verok_q>与参考电流i<ref>(即为基准电流2i)进行比较，若写入失败汇总电流i<verok_q>大于等于2i，则量化单元输出的二进制码数据信号data<1>＝1，二进制码数据信号data<1>反馈到基准电流2i的控制支路，使得基准电流2i保留输入到量化单元中；若写入失败汇总电流i<verok_q>小于2i，则量化单元输出的二进制码数据信号data<1>＝0，二进制码数据信号data<1>反馈到基准电流2i的控制支路，使得基准电流2i被关闭；
[0055]
2)、当时钟信号cnt<1>的高电平来临时，进行低位比较，打开基准电流i，若二进制码数据信号data<1>＝1，则基准电流2i保留，通过量化单元将写入失败汇总电流i<verok_q>与参考电流i<ref>(即为基准电流2i i＝3i)进行比较，若写入失败汇总电流i<verok_q>大于等于3i，则量化单元输出的二进制码数据信号data<0>＝1，若写入失败汇总电流i<verok_q>小于3i，则量化单元输出的二进制码数据信号data<0>＝0；若二进制码数据信号data<1>＝0，则基准电流2i关闭，通过量化单元将写入失败汇总电流i<verok_q>与参考电流i<ref>(即为基准电流i)进行比较，若写入失败汇总电流i<verok_q>大于等于i，则量化单元输出的二进制码数据信号data<0>＝1，若写入失败汇总电流i<verok_q>小于i，则量化单元输出的二进制码数据信号data<0>＝0。
[0056]
同时，本发明实施例中还对两位(即n的取值为2)的3d nand存储器的验证统计电路进行了仿真试验，对应的仿真结果如图4所示，调整参考的基准电流，使得i＝8.6μa，2i＝17.2μa，3i＝25.8μa。
[0057]
与此对应的，具体仿真结果如下表所示：在0～i范围内输出00；i～2i范围内输出01；2i～3i范围内输出10；3i以上输出11。
[0058]
i<verok_q>范围二进制输出十进制数1μa～8μa0009μa～17μa01118μa～25μa10226μa～30μa113
[0059]
由此可见，本发明所提供的3d nand存储器的验证统计电路简单高效地实现了对3d nand存储器中写入失败存储单元个数的验证统计。
[0060]
此外，本发明还提供一种3d nand存储器，其包括存储阵列晶圆和cmos电路晶圆，
存储阵列晶圆与cmos电路晶圆键合在一起，且cmos电路晶圆上设有上述3d nand存储器的验证统计电路，通过该结构简单的验证统计电路，在快速高效地实现对3d nand存储器中写入失败存储单元个数的验证统计的同时，还减小了cmos电路晶圆的面积以及功耗。
[0061]
综上所述，在本发明所提供的3d nand存储器的验证统计方法、3d nand存储器的验证统计电路及3d nand存储器中，通过数据寄存输出单元输出的数据信号对参考电流控制单元的控制调节，能输出多种大小的参考电流，基于多种大小的参考电流，能对写入失败汇总电流进行逐次逼近比较并输出，由高到低，且输出为加权码，无需译码器进行译码转换，电路结构及逻辑原理简单，快速高效地实现了3d nand存储器中写入失败存储单元的个数验证统计；此外，多次比较时共用同一个量化单元，实现了量化单元的分时复用，进一步精简了电路结构，减小了对应芯片的面积以及功耗。
[0062]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。