[0001]本发明涉及一种存储器接口技术，尤其涉及一种存储器接口电路、存储器存储装置及设定状态检测方法。
背景技术：
：：[0002]数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。[0003]一般来说，存储器控制器自动检测从易失性存储器模块接收的dqs和/或dq信号并通过内建的扫描机制来判断dqs和/或dq信号的时脉频率和/或相位是否正确。然而，此扫描机制只能通过文字叙述(例如pass或fail)来描述dqs和/或dq信号的当前状态，在实际检测上容易出现误判。技术实现要素：[0004]本发明提供一种存储器接口电路、存储器存储装置及设定状态检测方法，可改善上述问题。[0005]本发明的范例实施例提供一种存储器接口电路，其用于连接多个易失性存储器模块与存储器控制器。所述多个易失性存储器模块包括第一易失性存储器模块与第二易失性存储器模块。所述存储器接口电路包括第一接口电路与第二接口电路。所述第一接口电路经由至少一第一通道连接至所述第一易失性存储器模块。所述第二接口电路经由至少一第二通道连接至所述第二易失性存储器模块。所述第一接口电路用以从所述第一易失性存储器模块接收第一信号并经由所述存储器接口电路的内部路径将第二信号传送至所述第二接口电路。所述第二接口电路用以根据所述第二信号将第三信号传送至所述第二易失性存储器模块，以通过所述第三信号评估所述存储器接口电路的设定状态。[0006]在本发明的一范例实施例中，所述第一信号是由所述第一易失性存储器模块响应于来自所述存储器接口电路的读取指令而产生。[0007]在本发明的一范例实施例中，所述第一信号包括数据信号与时脉信号，并且所述存储器控制器用以根据所述数据信号与所述时脉信号之间的相位差调整所述延迟电路的延迟级数。[0008]在本发明的一范例实施例中，所述的存储器接口电路还包括第三接口电路。所述第三接口电路连接至所述第二接口电路。所述第三接口电路用以传送第五信号至所述第二易失性存储器模块，以通过所述第五信号启动所述第二易失性存储器模块的芯片内终结电路。[0009]本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、第一易失性存储器模块、第二易失性存储器模块及存储器控制电路单元，所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元、所述可复写式非易失性存储器模块、所述第一易失性存储器模块及所述第二易失性存储器模块。所述存储器控制电路单元包括第一接口电路与第二接口电路。所述第一接口电路经由至少一第一通道连接至所述第一易失性存储器模块。所述第二接口电路经由至少一第二通道连接至所述第二易失性存储器模块。所述第一接口电路用以从所述第一易失性存储器模块接收第一信号并经由所述存储器控制电路单元的内部路径将第二信号传送至所述第二接口电路。所述第二接口电路用以根据所述第二信号将第三信号传送至所述第二易失性存储器模块，以通过所述第三信号评估所述存储器控制电路单元的设定状态。[0010]在本发明的一范例实施例中，所述第一接口电路还用以根据所述第一信号产生所述第二信号，且所述第一信号的相位不同于所述第二信号的相位。[0011]在本发明的一范例实施例中，所述第一接口电路包括延迟电路，并且所述延迟电路用以延迟所述第一信号以产生所述第二信号。[0012]在本发明的一范例实施例中，所述第一信号包括数据信号与时脉信号，并且所述存储器控制电路单元用以根据所述数据信号与所述时脉信号之间的相位差调整所述延迟电路的延迟级数。[0013]在本发明的一范例实施例中，所述第二接口电路包括多路复用器，并且所述多路复用器用以响应于选择信号而将所述第二信号作为所述第三信号传送至所述第二易失性存储器模块。[0014]在本发明的一范例实施例中，所述多路复用器更用以响应于所述选择信号而阻挡欲传送至所述第二易失性存储器模块的第四信号。[0015]在本发明的一范例实施例中，所述存储器控制电路单元还包括第三接口电路。所述第三接口电路连接至所述第二接口电路。所述第三接口电路用以传送第五信号至所述第二易失性存储器模块，以通过所述第五信号启动所述第二易失性存储器模块的芯片内终结电路。[0016]本发明的范例实施例另提供一种设定状态检测方法，其用于存储器控制电路单元。所述存储器控制电路单元连接至多个易失性存储器模块。所述多个易失性存储器模块包括第一易失性存储器模块与第二易失性存储器模块。所述设定状态检测方法包括：经由第一接口电路从所述第一易失性存储器模块接收第一信号；由所述第一接口电路经由所述存储器控制电路单元的内部路径将第二信号传送至第二接口电路；根据所述第二信号将第三信号经由所述第二接口电路传送至所述第二易失性存储器模块；以及根据所述第三信号评估所述存储器接口电路的设定状态。[0017]在本发明的一范例实施例中，所述第一信号是由所述第一易失性存储器模块响应于来自所述存储器控制电路单元的读取指令而产生。[0018]在本发明的一范例实施例中，所述的设定状态检测方法还包括：由所述第一接口电路根据所述第一信号产生所述第二信号，且所述第一信号的相位不同于所述第二信号的相位。[0019]在本发明的一范例实施例中，所述第一接口电路包括延迟电路，并且由所述第一接口电路根据所述第一信号产生所述第二信号的步骤包括：经由所述延迟电路延迟所述第一信号以产生所述第二信号。[0020]在本发明的一范例实施例中，所述第一信号包括数据信号与时脉信号，并且由所述第一接口电路根据所述第一信号产生所述第二信号的步骤更包括：根据所述数据信号与所述时脉信号之间的相位差调整所述延迟电路的一延迟级数。[0021]在本发明的一范例实施例中，所述第二接口电路包括多路复用器，并且根据所述第二信号将所述第三信号经由所述第二接口电路传送至所述第二易失性存储器模块的步骤包括：由所述多路复用器响应于选择信号而将所述第二信号作为所述第三信号传送至所述第二易失性存储器模块。[0022]在本发明的一范例实施例中，所述的设定状态检测方法还包括：由所述多路复用器响应于所述选择信号而阻挡欲传送至所述第二易失性存储器模块的第四信号。[0023]在本发明的一范例实施例中，所述的设定状态检测方法还包括：经由第三接口电路传送第五信号至所述第二易失性存储器模块，以通过所述第五信号启动所述第二易失性存储器模块的芯片内终结电路。[0024]基于上述，存储器接口电路中的第一接口电路可经由第一通道连接至第一易失性存储器模块，且存储器接口电路中的第二接口电路可经由第二通道连接至第二易失性存储器模块。第一接口电路可从第一易失性存储器模块接收第一信号并经由存储器接口电路的内部路径将第二信号传送至第二接口电路。第二接口电路可根据第二信号将第三信号传送至第二易失性存储器模块，以通过第三信号评估存储器接口电路的设定状态。藉此，可有效提高对于后续来自易失性存储器模块的信号的解析效率。[0025]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明[0026]图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图；[0027]图2是根据本发明的一范例实施例所示出的存储器存储装置的示意图；[0028]图3是根据本发明的一范例实施例所示出的存储器存储装置的示意图；[0029]图4是根据本发明的一范例实施例所示出的设定状态检测方法的流程图。[0030]附图标号说明：[0031]10、20、30：存储器存储装置[0032]11、32：存储器控制电路单元[0033]12、12(1)、12(2)、34：易失性存储器模块[0034]111：处理器核心[0035]112：存储器控制器[0036]113：存储器接口电路[0037]101、102：通道[0038]103：内部路径[0039]131、132：接口电路[0040]s(1)、s(2)、s(3)、dqs、dq、irdqs、irdq、iwdqs、iwdq、wdqs、wdq、odt(on)：信号[0041]201、203：指令路径[0042]202：模式控制器[0043]204：写入路径[0044]211、212：延迟电路[0045]213：多路复用器[0046]cmd(r)：读取指令[0047]31：连接接口单元[0048]33：可复写式非易失性存储器模块[0049]s401：步骤(经由存储器接口电路中的第一接口电路从第一易失性存储器模块接收第一信号)[0050]s402：步骤(经由存储器接口电路的内部路径将第二信号传送至存储器接口电路中的第二接口电路)[0051]s403：步骤(经由第二接口电路根据第二信号将第三信号传送至第二易失性存储器模块)[0052]s404：步骤(根据第三信号评估存储器接口电路的设定状态)具体实施方式[0053]以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。[0054]图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图1，存储器存储装置10包括存储器控制电路单元11与易失性存储器模块12。存储器控制电路单元11与易失性存储器模块12可被安装于存储器存储装置10中的一或多个电路板上。存储器控制电路单元11支援对于易失性存储器模块12的单独和/或平行数据存取操作。[0055]在一范例实施例中，存储器控制电路单元11被视为易失性存储器模块12的控制芯片，而易失性存储器模块12可被视为存储器控制电路单元11的快取(cache)存储器或缓冲(buffer)存储器。例如，易失性存储器模块12可包括第一代双倍数据率同步动态随机存取存储器(doubledataratesynchronousdynamicrandomaccessmemory,ddrsdram)、第二代双倍数据率同步动态随机存取存储器(ddr2sdram)、第三代双倍数据率同步动态随机存取存储器(ddr3sdram)或第四代双倍数据率同步动态随机存取存储器(ddr4sdram)等各种类型的易失性存储器模块。[0056]在一范例实施例中，存储器控制电路单元11包括处理器核心111、存储器控制器112及存储器接口电路113。存储器控制器112连接至处理器核心111与存储器接口电路113。处理器核心111用于控制存储器控制电路单元11或存储器存储装置10的整体运作。例如，处理器核心111可以包括单核心或多核心的中央处理器(centralprocessingunit,cpu)或微处理器等处理芯片。[0057]存储器控制器112作为处理器核心111与易失性存储器模块12之间的沟通桥梁并专用于控制易失性存储器模块12。在本范例实施例中，存储器控制器112亦称为动态随机存取存储器控制器(dramcontroller)。[0058]存储器接口电路113用以将存储器控制器112(或存储器控制电路单元11)连接至易失性存储器模块12。当处理器核心111欲从易失性存储器模块12中读取数据或存储数据至易失性存储器模块12中时，存储器控制器112可经由存储器接口电路113发送控制指令给易失性存储器模块12。当易失性存储器模块12接收到控制指令时，易失性存储器模块12可存储对应于此控制指令的写入数据或者经由存储器接口电路113回传对应于此控制指令的读取数据给存储器控制器112。[0059]在一范例实施例中，易失性存储器模块12包括易失性存储器模块(亦称为第一易失性存储器模块)12(1)与易失性存储器模块(亦称为第二易失性存储器模块)12(2)。然而，在另一范例实施例中，易失性存储器模块12可包含更多的易失性存储器模块，本发明不加以限制。[0060]在一范例实施例中，存储器接口电路113包括接口电路(亦称为第一接口电路)131与接口电路(亦称为第二接口电路)132。接口电路131可经由通道(亦称为第一通道)101连接至易失性存储器模块12(1)。接口电路132可经由通道(亦称为第二通道)102连接至易失性存储器模块12(2)。通道101与102可分别包含一或多个通道。[0061]在一范例实施例中，接口电路131可经由通道101从易失性存储器模块12(1)接收信号(亦称为第一信号)s(1)。例如，信号s(1)可包含信号dq与dqs。信号dq与dqs相互匹配。例如，信号dq可为数据信号，且信号dqs可为对应于信号dq的时脉信号。例如，时脉信号dqs可反映数据信号dq的时脉(或时脉频率)。在接收到信号s(1)之后，接口电路131可经由存储器接口电路113的内部路径103将信号(亦称为第二信号)s(2)传送至接口电路132。[0062]须注意的是，内部路径103是指存储器接口电路113内部的一个信号路径，且此信号路径可用于传递信号s(2)。接口电路132可从内部路径103接收信号s(2)。根据信号s(2)，接口电路132可经由通道102将信号(亦称为第三信号)s(3)传送至易失性存储器模块12(2)，以通过信号s(3)来评估存储器接口电路113的设定状态。[0063]在一范例实施例中，存储器控制器112可检测信号s(3)的物理信息(例如相位、频率、波形和/或振幅)。根据信号s(3)的物理信息，存储器控制器112可评估当前存储器接口电路113(或接口电路131)中用于调变信号s(1)的硬件电路配置、软件算法和/或系统参数等设定状态是否正常或正确。或者，在一范例实施例中，亦可通过外接装置(例如示波器)来检测信号s(3)的物理信息。存储器控制器112可根据评估结果来调整存储器接口电路113的硬件电路配置、软件算法和/或系统参数等设定状态，以提高对于后续来自易失性存储器模块12的信号的解析效率。[0064]在一范例实施例中，信号s(1)是由易失性存储器模块12(1)响应于来自存储器接口电路113的读取指令而产生的。例如，信号s(1)可带有此读取指令所指示读取的数据。[0065]在一范例实施例中，接口电路131可根据信号s(1)产生信号s(2)，使得信号s(1)的相位不同于信号s(2)的相位。例如，接口电路131可对信号s(1)进行延迟以产生信号s(2)。[0066]在一范例实施例中，接口电路132可直接将信号s(2)作为信号s(3)传送至易失性存储器模块12(2)。所传送的信号s(3)可用于评估存储器接口电路113的设定状态。[0067]在一范例实施例中，接口电路131亦可视为是存储器接口电路113中用于从易失性存储器模块12(1)接收信号的一个信号输入接口。在一范例实施例中，接口电路132亦可视为是存储器接口电路113中用于将信号输出至易失性存储器模块12(2)的一个信号输出接口。在一范例实施例中，亦可视为是从接口电路131接收的信号s(1)经由内部路径103被引导至接口电路132进行输出。[0068]在一范例实施例中，存储器控制器112可通过检测信号s(1)～s(3)的至少其中之一的物理信息(例如相位、频率、波形和/或振幅)来评估存储器接口电路113的设定状态。例如，存储器控制器112可分析信号s(2)与s(3)(或者信号s(1)～s(3))的物理信息并根据分析结果来调整存储器接口电路113的硬件电路配置、软件算法和/或系统参数等设定状态。[0069]图2是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图2，存储器存储装置20包括存储器控制器112、存储器接口电路113、易失性存储器模块12(1)及易失性存储器模块12(2)。[0070]在一范例实施例中，存储器接口电路113包括接口电路131、接口电路132、指令路径201、模式控制器202、指令路径203及写入路径204。当欲对存储器接口电路113的设定状态进行检测时，存储器控制器112可经由指令路径201将读取指令cmd(r)传送至易失性存储器模块12(1)。此读取指令cmd(r)指示从易失性存储器模块12(1)读取数据。[0071]响应于读取指令cmd(r)，易失性存储器模块12(1)可经由通道101将信号dqs与dq传送至存储器接口电路113。信号dqs与dq可包含于图1的信号s(1)。接口电路131可接收信号dqs与dq。接口电路131可根据信号dqs与dq分别产生信号irdqs与irdq。信号irdqs与irdq可包含于图1的信号s(2)。[0072]在一范例实施例中，接口电路131包括延迟电路211与212。延迟电路211可用于延迟信号dqs以产生信号irdqs。延迟电路212可用于延迟信号dq以产生信号irdq。例如，延迟电路211与212可分别包含一或多个延迟单元(例如放大器)。此外，存储器控制器112可分别控制延迟电路211与延迟电路212的延迟级数。例如，存储器控制器112可根据信号dqs与dq之间的相位差来控制延迟电路211和/或212的延迟级数。然后，信号irdqs与irdq可被传送至内部路径103。[0073]在一范例实施例中，接口电路132包括多路复用器213。多路复用器213可接收内部路径103上的信号irdqs与irdq。多路复用器213可根据信号irdqs与irdq分别将信号wdqs与wdq传送至易失性存储器模块12(2)。[0074]在一范例实施例中，当欲对存储器接口电路113的设定状态进行检测时，存储器控制器112可指示模式控制器202启动检测模式。响应于检测模式的启动，模式控制器202可传送信号(亦称为选择信号)ss至多路复用器213。响应于信号ss，多路复用器213可将信号irdqs与irdq分别作为信号wdqs与wdq传送至易失性存储器模块12(2)。信号wdqs与wdq可包含于图1的信号s(3)。[0075]在一范例实施例中，响应于信号ss，多路复用器213可阻挡存储器控制器112经由写入路径204传送的信号iwdqs与iwdq。信号iwdqs与iwdq的其中之一可用于指示易失性存储器模块12(2)执行数据的写入操作。换言之，在启动检测模式后，响应于信号ss，多路复用器213可使用信号irdqs与irdq来分别取代信号iwdqs与iwdq而作为信号wdqs与wdq传送至易失性存储器模块12(2)。在一范例实施例中，信号iwdqs与iwdq亦称为第四信号。[0076]在一范例实施例中，响应于检测模式的启动，模式控制器202可通过信号ss来将指令路径203上的信号设定为信号odt(on)。指令路径203预设是用来将存储器控制器112的读取指令传送至易失性存储器模块12(2)。信号odt(on)可用于启动易失性存储器模块12(2)的芯片内终结(on-dietermination,odt)电路。也就是说，响应于检测模式的启动，信号odt(on)可经由指令路径204传送至易失性存储器模块12(2)，以启动易失性存储器模块12(2)内部的odt电路。在一范例实施例中，信号odt(on)亦称为第五信号。通过odt电路的启动，可降低信号wdqs与wdq的反射，进而提高检测准确度。[0077]在一范例实施例中，存储器控制器112可检测信号dqs与dq之间的相位相对关系(例如信号dqs与dq之间的相位差)、信号irdqs与irdq之间的相位相对关系(例如信号irdqs与irdq之间的相位差)和/或信号wdqs与wdq之间的相位相对关系(例如信号wdqs与wdq之间的相位差)。存储器控制器112可根据检测结果调整存储器接口电路113当前的设定状态。例如，存储器控制器112可根据检测结果调整存储器接口电路113当前的硬件电路配置、软件算法和/或系统参数(例如调整延迟电路211和/或212的延迟级数)，以提高对于后续来自易失性存储器模块12(1)与12(2)的信号的解析效率。[0078]在一范例实施例中，存储器控制器112可判断检测结果是否符合预设条件。例如，存储器控制器112可判断信号dqs、dq、irdqs、irdq、wdqs及wdq中任两者之间的相位差是否符合预设相位差。若信号dqs、dq、irdqs、irdq、wdqs及wdq中的所述两者之间的相位差符合(例如等于)预设相位差，存储器控制器112可判定检测结果符合预设条件。反之，则存储器控制器112可判定检测结果不符合预设条件。[0079]在一范例实施例中，若检测结果符合预设条件(例如信号dqs与dq之间的相位差符合预设相位差)，存储器控制器112可维持存储器接口电路113当前的设定状态。或者，若检测结果符合不预设条件(例如信号dqs与dq之间的相位差不符合预设相位差)，存储器控制器112可调整存储器接口电路113当前的硬件电路配置、软件算法和/或系统参数(例如调整延迟电路211和/或212的延迟级数)。此外，在一范例实施例中，存储器控制器112亦可检测信号dqs、dq、irdqs、irdq、wdqs及wdq中任一者的相位、频率、波形和/或振幅，以作为评估与调整设定状态的依据。[0080]在一范例实施例中，在完成对于存储器接口电路113的检测后，存储器控制器112可指示模式控制器202终止检测模式。响应于检测模式的终止，模式控制器202可停止发送信号ss，且多路复用器213可恢复将信号iwdqs与iwdq传送至易失性存储器模块12(2)。[0081]图3是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图3，存储器存储装置30例如是固态硬盘(solidstatedrive,ssd)等同时包含可复写式非易失性存储器模块33与易失性存储器模块34的存储器存储装置。存储器存储装置30可以与一主机系统一起使用，而主机系统可将数据写入至存储器存储装置30或从存储器存储装置30中读取数据。例如，所提及的主机系统为可实质地与存储器存储装置30配合以存储数据的任意系统，例如，台式电脑、笔记本电脑、数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等。[0082]存储器存储装置30包括连接接口单元31、存储器控制电路单元32、可复写式非易失性存储器模块33及易失性存储器模块34。连接接口单元31用于将存储器存储装置30连接至主机系统。在一范例实施例中，连接接口单元31是相容于串行高级技术附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元31亦可以是符合并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用串行总线(universalserialbus,usb)标准或其他适合的标准。连接接口单元31可与存储器控制电路单元32封装在一个芯片中，或者连接接口单元31也可以是布设于一包含存储器控制电路单元32的芯片外。[0083]存储器控制电路单元32用以根据主机系统的指令在可复写式非易失性存储器模块33中进行数据的写入、读取与抹除等运作。存储器控制电路单元32可包含图1中的存储器控制电路单元11，以控制易失性存储器模块34。[0084]可复写式非易失性存储器模块33是连接至存储器控制电路单元32并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块33可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quallevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。[0085]在一范例实施例中，存储器控制电路单元32也具有与图1与图2的范例实施例所提及的存储器控制电路单元11相同或相似的功能和/或电子电路结构，并且易失性存储器34相同或相似于图1的范例实施例所提及的易失性存储器模块12。因此，关于存储器控制电路单元32与易失性存储器模块34的说明请参照图1与图2的范例实施例，在此便不赘述。[0086]值得一提的是，图2所示出的电子电路结构仅为部分范例实施例中存储器接口电路113的示意图，而非用以限定本发明。在部分未提及的应用中，更多的电子元件可以被加入至存储器接口电路113中或替换部分电子元件，以提供额外、相同或相似的功能。此外，在部分未提及的应用中，存储器接口电路113内部的电路布局和/或元件连接关系也可以被适当地改变，以符合实务上的需求。[0087]图4是根据本发明的一范例实施例所示出的设定状态检测方法的流程图。请参照图4，在步骤s401中，经由存储器接口电路中的第一接口电路从第一易失性存储器模块接收第一信号。在步骤s402中，由第一接口电路经由存储器接口电路的内部路径将第二信号传送至存储器接口电路中的第二接口电路。在步骤s403中，经由第二接口电路根据第二信号将第三信号传送至第二易失性存储器模块。在步骤s404中，根据第三信号评估存储器接口电路的设定状态。[0088]然而，图4中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图4中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图4的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。[0089]综上所述，在检测模式中，存储器接口电路可以将来自第一易失性存储器模块的信号引导至对于第二易失性存储器模块的输出接口。通过检测此输出接口上的信号，存储器接口电路的设定状态是否正常或正确可被准确评估。接着，根据评估结果，存储器接口电路的部分设定可以被调整，以有效提高对于后续来自易失性存储器模块的信号的解析效率。[0090]虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。当前第1页1 2 3 当前第1页1 2 3
背景技术：
：：[0002]数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。[0003]一般来说，存储器控制器自动检测从易失性存储器模块接收的dqs和/或dq信号并通过内建的扫描机制来判断dqs和/或dq信号的时脉频率和/或相位是否正确。然而，此扫描机制只能通过文字叙述(例如pass或fail)来描述dqs和/或dq信号的当前状态，在实际检测上容易出现误判。技术实现要素：[0004]本发明提供一种存储器接口电路、存储器存储装置及设定状态检测方法，可改善上述问题。[0005]本发明的范例实施例提供一种存储器接口电路，其用于连接多个易失性存储器模块与存储器控制器。所述多个易失性存储器模块包括第一易失性存储器模块与第二易失性存储器模块。所述存储器接口电路包括第一接口电路与第二接口电路。所述第一接口电路经由至少一第一通道连接至所述第一易失性存储器模块。所述第二接口电路经由至少一第二通道连接至所述第二易失性存储器模块。所述第一接口电路用以从所述第一易失性存储器模块接收第一信号并经由所述存储器接口电路的内部路径将第二信号传送至所述第二接口电路。所述第二接口电路用以根据所述第二信号将第三信号传送至所述第二易失性存储器模块，以通过所述第三信号评估所述存储器接口电路的设定状态。[0006]在本发明的一范例实施例中，所述第一信号是由所述第一易失性存储器模块响应于来自所述存储器接口电路的读取指令而产生。[0007]在本发明的一范例实施例中，所述第一信号包括数据信号与时脉信号，并且所述存储器控制器用以根据所述数据信号与所述时脉信号之间的相位差调整所述延迟电路的延迟级数。[0008]在本发明的一范例实施例中，所述的存储器接口电路还包括第三接口电路。所述第三接口电路连接至所述第二接口电路。所述第三接口电路用以传送第五信号至所述第二易失性存储器模块，以通过所述第五信号启动所述第二易失性存储器模块的芯片内终结电路。[0009]本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、第一易失性存储器模块、第二易失性存储器模块及存储器控制电路单元，所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元、所述可复写式非易失性存储器模块、所述第一易失性存储器模块及所述第二易失性存储器模块。所述存储器控制电路单元包括第一接口电路与第二接口电路。所述第一接口电路经由至少一第一通道连接至所述第一易失性存储器模块。所述第二接口电路经由至少一第二通道连接至所述第二易失性存储器模块。所述第一接口电路用以从所述第一易失性存储器模块接收第一信号并经由所述存储器控制电路单元的内部路径将第二信号传送至所述第二接口电路。所述第二接口电路用以根据所述第二信号将第三信号传送至所述第二易失性存储器模块，以通过所述第三信号评估所述存储器控制电路单元的设定状态。[0010]在本发明的一范例实施例中，所述第一接口电路还用以根据所述第一信号产生所述第二信号，且所述第一信号的相位不同于所述第二信号的相位。[0011]在本发明的一范例实施例中，所述第一接口电路包括延迟电路，并且所述延迟电路用以延迟所述第一信号以产生所述第二信号。[0012]在本发明的一范例实施例中，所述第一信号包括数据信号与时脉信号，并且所述存储器控制电路单元用以根据所述数据信号与所述时脉信号之间的相位差调整所述延迟电路的延迟级数。[0013]在本发明的一范例实施例中，所述第二接口电路包括多路复用器，并且所述多路复用器用以响应于选择信号而将所述第二信号作为所述第三信号传送至所述第二易失性存储器模块。[0014]在本发明的一范例实施例中，所述多路复用器更用以响应于所述选择信号而阻挡欲传送至所述第二易失性存储器模块的第四信号。[0015]在本发明的一范例实施例中，所述存储器控制电路单元还包括第三接口电路。所述第三接口电路连接至所述第二接口电路。所述第三接口电路用以传送第五信号至所述第二易失性存储器模块，以通过所述第五信号启动所述第二易失性存储器模块的芯片内终结电路。[0016]本发明的范例实施例另提供一种设定状态检测方法，其用于存储器控制电路单元。所述存储器控制电路单元连接至多个易失性存储器模块。所述多个易失性存储器模块包括第一易失性存储器模块与第二易失性存储器模块。所述设定状态检测方法包括：经由第一接口电路从所述第一易失性存储器模块接收第一信号；由所述第一接口电路经由所述存储器控制电路单元的内部路径将第二信号传送至第二接口电路；根据所述第二信号将第三信号经由所述第二接口电路传送至所述第二易失性存储器模块；以及根据所述第三信号评估所述存储器接口电路的设定状态。[0017]在本发明的一范例实施例中，所述第一信号是由所述第一易失性存储器模块响应于来自所述存储器控制电路单元的读取指令而产生。[0018]在本发明的一范例实施例中，所述的设定状态检测方法还包括：由所述第一接口电路根据所述第一信号产生所述第二信号，且所述第一信号的相位不同于所述第二信号的相位。[0019]在本发明的一范例实施例中，所述第一接口电路包括延迟电路，并且由所述第一接口电路根据所述第一信号产生所述第二信号的步骤包括：经由所述延迟电路延迟所述第一信号以产生所述第二信号。[0020]在本发明的一范例实施例中，所述第一信号包括数据信号与时脉信号，并且由所述第一接口电路根据所述第一信号产生所述第二信号的步骤更包括：根据所述数据信号与所述时脉信号之间的相位差调整所述延迟电路的一延迟级数。[0021]在本发明的一范例实施例中，所述第二接口电路包括多路复用器，并且根据所述第二信号将所述第三信号经由所述第二接口电路传送至所述第二易失性存储器模块的步骤包括：由所述多路复用器响应于选择信号而将所述第二信号作为所述第三信号传送至所述第二易失性存储器模块。[0022]在本发明的一范例实施例中，所述的设定状态检测方法还包括：由所述多路复用器响应于所述选择信号而阻挡欲传送至所述第二易失性存储器模块的第四信号。[0023]在本发明的一范例实施例中，所述的设定状态检测方法还包括：经由第三接口电路传送第五信号至所述第二易失性存储器模块，以通过所述第五信号启动所述第二易失性存储器模块的芯片内终结电路。[0024]基于上述，存储器接口电路中的第一接口电路可经由第一通道连接至第一易失性存储器模块，且存储器接口电路中的第二接口电路可经由第二通道连接至第二易失性存储器模块。第一接口电路可从第一易失性存储器模块接收第一信号并经由存储器接口电路的内部路径将第二信号传送至第二接口电路。第二接口电路可根据第二信号将第三信号传送至第二易失性存储器模块，以通过第三信号评估存储器接口电路的设定状态。藉此，可有效提高对于后续来自易失性存储器模块的信号的解析效率。[0025]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明[0026]图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图；[0027]图2是根据本发明的一范例实施例所示出的存储器存储装置的示意图；[0028]图3是根据本发明的一范例实施例所示出的存储器存储装置的示意图；[0029]图4是根据本发明的一范例实施例所示出的设定状态检测方法的流程图。[0030]附图标号说明：[0031]10、20、30：存储器存储装置[0032]11、32：存储器控制电路单元[0033]12、12(1)、12(2)、34：易失性存储器模块[0034]111：处理器核心[0035]112：存储器控制器[0036]113：存储器接口电路[0037]101、102：通道[0038]103：内部路径[0039]131、132：接口电路[0040]s(1)、s(2)、s(3)、dqs、dq、irdqs、irdq、iwdqs、iwdq、wdqs、wdq、odt(on)：信号[0041]201、203：指令路径[0042]202：模式控制器[0043]204：写入路径[0044]211、212：延迟电路[0045]213：多路复用器[0046]cmd(r)：读取指令[0047]31：连接接口单元[0048]33：可复写式非易失性存储器模块[0049]s401：步骤(经由存储器接口电路中的第一接口电路从第一易失性存储器模块接收第一信号)[0050]s402：步骤(经由存储器接口电路的内部路径将第二信号传送至存储器接口电路中的第二接口电路)[0051]s403：步骤(经由第二接口电路根据第二信号将第三信号传送至第二易失性存储器模块)[0052]s404：步骤(根据第三信号评估存储器接口电路的设定状态)具体实施方式[0053]以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。[0054]图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图1，存储器存储装置10包括存储器控制电路单元11与易失性存储器模块12。存储器控制电路单元11与易失性存储器模块12可被安装于存储器存储装置10中的一或多个电路板上。存储器控制电路单元11支援对于易失性存储器模块12的单独和/或平行数据存取操作。[0055]在一范例实施例中，存储器控制电路单元11被视为易失性存储器模块12的控制芯片，而易失性存储器模块12可被视为存储器控制电路单元11的快取(cache)存储器或缓冲(buffer)存储器。例如，易失性存储器模块12可包括第一代双倍数据率同步动态随机存取存储器(doubledataratesynchronousdynamicrandomaccessmemory,ddrsdram)、第二代双倍数据率同步动态随机存取存储器(ddr2sdram)、第三代双倍数据率同步动态随机存取存储器(ddr3sdram)或第四代双倍数据率同步动态随机存取存储器(ddr4sdram)等各种类型的易失性存储器模块。[0056]在一范例实施例中，存储器控制电路单元11包括处理器核心111、存储器控制器112及存储器接口电路113。存储器控制器112连接至处理器核心111与存储器接口电路113。处理器核心111用于控制存储器控制电路单元11或存储器存储装置10的整体运作。例如，处理器核心111可以包括单核心或多核心的中央处理器(centralprocessingunit,cpu)或微处理器等处理芯片。[0057]存储器控制器112作为处理器核心111与易失性存储器模块12之间的沟通桥梁并专用于控制易失性存储器模块12。在本范例实施例中，存储器控制器112亦称为动态随机存取存储器控制器(dramcontroller)。[0058]存储器接口电路113用以将存储器控制器112(或存储器控制电路单元11)连接至易失性存储器模块12。当处理器核心111欲从易失性存储器模块12中读取数据或存储数据至易失性存储器模块12中时，存储器控制器112可经由存储器接口电路113发送控制指令给易失性存储器模块12。当易失性存储器模块12接收到控制指令时，易失性存储器模块12可存储对应于此控制指令的写入数据或者经由存储器接口电路113回传对应于此控制指令的读取数据给存储器控制器112。[0059]在一范例实施例中，易失性存储器模块12包括易失性存储器模块(亦称为第一易失性存储器模块)12(1)与易失性存储器模块(亦称为第二易失性存储器模块)12(2)。然而，在另一范例实施例中，易失性存储器模块12可包含更多的易失性存储器模块，本发明不加以限制。[0060]在一范例实施例中，存储器接口电路113包括接口电路(亦称为第一接口电路)131与接口电路(亦称为第二接口电路)132。接口电路131可经由通道(亦称为第一通道)101连接至易失性存储器模块12(1)。接口电路132可经由通道(亦称为第二通道)102连接至易失性存储器模块12(2)。通道101与102可分别包含一或多个通道。[0061]在一范例实施例中，接口电路131可经由通道101从易失性存储器模块12(1)接收信号(亦称为第一信号)s(1)。例如，信号s(1)可包含信号dq与dqs。信号dq与dqs相互匹配。例如，信号dq可为数据信号，且信号dqs可为对应于信号dq的时脉信号。例如，时脉信号dqs可反映数据信号dq的时脉(或时脉频率)。在接收到信号s(1)之后，接口电路131可经由存储器接口电路113的内部路径103将信号(亦称为第二信号)s(2)传送至接口电路132。[0062]须注意的是，内部路径103是指存储器接口电路113内部的一个信号路径，且此信号路径可用于传递信号s(2)。接口电路132可从内部路径103接收信号s(2)。根据信号s(2)，接口电路132可经由通道102将信号(亦称为第三信号)s(3)传送至易失性存储器模块12(2)，以通过信号s(3)来评估存储器接口电路113的设定状态。[0063]在一范例实施例中，存储器控制器112可检测信号s(3)的物理信息(例如相位、频率、波形和/或振幅)。根据信号s(3)的物理信息，存储器控制器112可评估当前存储器接口电路113(或接口电路131)中用于调变信号s(1)的硬件电路配置、软件算法和/或系统参数等设定状态是否正常或正确。或者，在一范例实施例中，亦可通过外接装置(例如示波器)来检测信号s(3)的物理信息。存储器控制器112可根据评估结果来调整存储器接口电路113的硬件电路配置、软件算法和/或系统参数等设定状态，以提高对于后续来自易失性存储器模块12的信号的解析效率。[0064]在一范例实施例中，信号s(1)是由易失性存储器模块12(1)响应于来自存储器接口电路113的读取指令而产生的。例如，信号s(1)可带有此读取指令所指示读取的数据。[0065]在一范例实施例中，接口电路131可根据信号s(1)产生信号s(2)，使得信号s(1)的相位不同于信号s(2)的相位。例如，接口电路131可对信号s(1)进行延迟以产生信号s(2)。[0066]在一范例实施例中，接口电路132可直接将信号s(2)作为信号s(3)传送至易失性存储器模块12(2)。所传送的信号s(3)可用于评估存储器接口电路113的设定状态。[0067]在一范例实施例中，接口电路131亦可视为是存储器接口电路113中用于从易失性存储器模块12(1)接收信号的一个信号输入接口。在一范例实施例中，接口电路132亦可视为是存储器接口电路113中用于将信号输出至易失性存储器模块12(2)的一个信号输出接口。在一范例实施例中，亦可视为是从接口电路131接收的信号s(1)经由内部路径103被引导至接口电路132进行输出。[0068]在一范例实施例中，存储器控制器112可通过检测信号s(1)～s(3)的至少其中之一的物理信息(例如相位、频率、波形和/或振幅)来评估存储器接口电路113的设定状态。例如，存储器控制器112可分析信号s(2)与s(3)(或者信号s(1)～s(3))的物理信息并根据分析结果来调整存储器接口电路113的硬件电路配置、软件算法和/或系统参数等设定状态。[0069]图2是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图2，存储器存储装置20包括存储器控制器112、存储器接口电路113、易失性存储器模块12(1)及易失性存储器模块12(2)。[0070]在一范例实施例中，存储器接口电路113包括接口电路131、接口电路132、指令路径201、模式控制器202、指令路径203及写入路径204。当欲对存储器接口电路113的设定状态进行检测时，存储器控制器112可经由指令路径201将读取指令cmd(r)传送至易失性存储器模块12(1)。此读取指令cmd(r)指示从易失性存储器模块12(1)读取数据。[0071]响应于读取指令cmd(r)，易失性存储器模块12(1)可经由通道101将信号dqs与dq传送至存储器接口电路113。信号dqs与dq可包含于图1的信号s(1)。接口电路131可接收信号dqs与dq。接口电路131可根据信号dqs与dq分别产生信号irdqs与irdq。信号irdqs与irdq可包含于图1的信号s(2)。[0072]在一范例实施例中，接口电路131包括延迟电路211与212。延迟电路211可用于延迟信号dqs以产生信号irdqs。延迟电路212可用于延迟信号dq以产生信号irdq。例如，延迟电路211与212可分别包含一或多个延迟单元(例如放大器)。此外，存储器控制器112可分别控制延迟电路211与延迟电路212的延迟级数。例如，存储器控制器112可根据信号dqs与dq之间的相位差来控制延迟电路211和/或212的延迟级数。然后，信号irdqs与irdq可被传送至内部路径103。[0073]在一范例实施例中，接口电路132包括多路复用器213。多路复用器213可接收内部路径103上的信号irdqs与irdq。多路复用器213可根据信号irdqs与irdq分别将信号wdqs与wdq传送至易失性存储器模块12(2)。[0074]在一范例实施例中，当欲对存储器接口电路113的设定状态进行检测时，存储器控制器112可指示模式控制器202启动检测模式。响应于检测模式的启动，模式控制器202可传送信号(亦称为选择信号)ss至多路复用器213。响应于信号ss，多路复用器213可将信号irdqs与irdq分别作为信号wdqs与wdq传送至易失性存储器模块12(2)。信号wdqs与wdq可包含于图1的信号s(3)。[0075]在一范例实施例中，响应于信号ss，多路复用器213可阻挡存储器控制器112经由写入路径204传送的信号iwdqs与iwdq。信号iwdqs与iwdq的其中之一可用于指示易失性存储器模块12(2)执行数据的写入操作。换言之，在启动检测模式后，响应于信号ss，多路复用器213可使用信号irdqs与irdq来分别取代信号iwdqs与iwdq而作为信号wdqs与wdq传送至易失性存储器模块12(2)。在一范例实施例中，信号iwdqs与iwdq亦称为第四信号。[0076]在一范例实施例中，响应于检测模式的启动，模式控制器202可通过信号ss来将指令路径203上的信号设定为信号odt(on)。指令路径203预设是用来将存储器控制器112的读取指令传送至易失性存储器模块12(2)。信号odt(on)可用于启动易失性存储器模块12(2)的芯片内终结(on-dietermination,odt)电路。也就是说，响应于检测模式的启动，信号odt(on)可经由指令路径204传送至易失性存储器模块12(2)，以启动易失性存储器模块12(2)内部的odt电路。在一范例实施例中，信号odt(on)亦称为第五信号。通过odt电路的启动，可降低信号wdqs与wdq的反射，进而提高检测准确度。[0077]在一范例实施例中，存储器控制器112可检测信号dqs与dq之间的相位相对关系(例如信号dqs与dq之间的相位差)、信号irdqs与irdq之间的相位相对关系(例如信号irdqs与irdq之间的相位差)和/或信号wdqs与wdq之间的相位相对关系(例如信号wdqs与wdq之间的相位差)。存储器控制器112可根据检测结果调整存储器接口电路113当前的设定状态。例如，存储器控制器112可根据检测结果调整存储器接口电路113当前的硬件电路配置、软件算法和/或系统参数(例如调整延迟电路211和/或212的延迟级数)，以提高对于后续来自易失性存储器模块12(1)与12(2)的信号的解析效率。[0078]在一范例实施例中，存储器控制器112可判断检测结果是否符合预设条件。例如，存储器控制器112可判断信号dqs、dq、irdqs、irdq、wdqs及wdq中任两者之间的相位差是否符合预设相位差。若信号dqs、dq、irdqs、irdq、wdqs及wdq中的所述两者之间的相位差符合(例如等于)预设相位差，存储器控制器112可判定检测结果符合预设条件。反之，则存储器控制器112可判定检测结果不符合预设条件。[0079]在一范例实施例中，若检测结果符合预设条件(例如信号dqs与dq之间的相位差符合预设相位差)，存储器控制器112可维持存储器接口电路113当前的设定状态。或者，若检测结果符合不预设条件(例如信号dqs与dq之间的相位差不符合预设相位差)，存储器控制器112可调整存储器接口电路113当前的硬件电路配置、软件算法和/或系统参数(例如调整延迟电路211和/或212的延迟级数)。此外，在一范例实施例中，存储器控制器112亦可检测信号dqs、dq、irdqs、irdq、wdqs及wdq中任一者的相位、频率、波形和/或振幅，以作为评估与调整设定状态的依据。[0080]在一范例实施例中，在完成对于存储器接口电路113的检测后，存储器控制器112可指示模式控制器202终止检测模式。响应于检测模式的终止，模式控制器202可停止发送信号ss，且多路复用器213可恢复将信号iwdqs与iwdq传送至易失性存储器模块12(2)。[0081]图3是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图3，存储器存储装置30例如是固态硬盘(solidstatedrive,ssd)等同时包含可复写式非易失性存储器模块33与易失性存储器模块34的存储器存储装置。存储器存储装置30可以与一主机系统一起使用，而主机系统可将数据写入至存储器存储装置30或从存储器存储装置30中读取数据。例如，所提及的主机系统为可实质地与存储器存储装置30配合以存储数据的任意系统，例如，台式电脑、笔记本电脑、数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等。[0082]存储器存储装置30包括连接接口单元31、存储器控制电路单元32、可复写式非易失性存储器模块33及易失性存储器模块34。连接接口单元31用于将存储器存储装置30连接至主机系统。在一范例实施例中，连接接口单元31是相容于串行高级技术附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元31亦可以是符合并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用串行总线(universalserialbus,usb)标准或其他适合的标准。连接接口单元31可与存储器控制电路单元32封装在一个芯片中，或者连接接口单元31也可以是布设于一包含存储器控制电路单元32的芯片外。[0083]存储器控制电路单元32用以根据主机系统的指令在可复写式非易失性存储器模块33中进行数据的写入、读取与抹除等运作。存储器控制电路单元32可包含图1中的存储器控制电路单元11，以控制易失性存储器模块34。[0084]可复写式非易失性存储器模块33是连接至存储器控制电路单元32并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块33可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quallevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。[0085]在一范例实施例中，存储器控制电路单元32也具有与图1与图2的范例实施例所提及的存储器控制电路单元11相同或相似的功能和/或电子电路结构，并且易失性存储器34相同或相似于图1的范例实施例所提及的易失性存储器模块12。因此，关于存储器控制电路单元32与易失性存储器模块34的说明请参照图1与图2的范例实施例，在此便不赘述。[0086]值得一提的是，图2所示出的电子电路结构仅为部分范例实施例中存储器接口电路113的示意图，而非用以限定本发明。在部分未提及的应用中，更多的电子元件可以被加入至存储器接口电路113中或替换部分电子元件，以提供额外、相同或相似的功能。此外，在部分未提及的应用中，存储器接口电路113内部的电路布局和/或元件连接关系也可以被适当地改变，以符合实务上的需求。[0087]图4是根据本发明的一范例实施例所示出的设定状态检测方法的流程图。请参照图4，在步骤s401中，经由存储器接口电路中的第一接口电路从第一易失性存储器模块接收第一信号。在步骤s402中，由第一接口电路经由存储器接口电路的内部路径将第二信号传送至存储器接口电路中的第二接口电路。在步骤s403中，经由第二接口电路根据第二信号将第三信号传送至第二易失性存储器模块。在步骤s404中，根据第三信号评估存储器接口电路的设定状态。[0088]然而，图4中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图4中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图4的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。[0089]综上所述，在检测模式中，存储器接口电路可以将来自第一易失性存储器模块的信号引导至对于第二易失性存储器模块的输出接口。通过检测此输出接口上的信号，存储器接口电路的设定状态是否正常或正确可被准确评估。接着，根据评估结果，存储器接口电路的部分设定可以被调整，以有效提高对于后续来自易失性存储器模块的信号的解析效率。[0090]虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
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