本发明涉及一种存储器控制技术，尤其涉及一种电压控制方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。在一个存储单元可以存储多个比特的存储器存储装置中，多个预设的读取电压电平会被用来读取属于不同状态(state)的存储单元所存储的数据。但是，在存储器存储装置使用一段时间后，随着存储单元的磨损，这些预设的读取电压电平相对于存储单元的阈值电压分布可能会发生严重移位，甚至移位到会被误判为是用来读取相邻状态的读取电压电平。此时，使用传统的读取电压调整机制可能无法正确地校正读取电压电平，进而导致存储器存储装置的使用寿命缩短。技术实现要素：本发明提供一种读取电压控制方法、存储器存储装置及存储器控制电路单元，可提高读取电压的校正效率。本发明的范例实施例提供一种读取电压控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述读取电压控制方法包括：发送第一读取指令序列，其指示使用第一电压电平读取所述多个存储单元中的多个第一存储单元以获得第一数据；根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息，其中所述通道参数反映所述多个第一存储单元的通道状态；以及根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。在本发明的一范例实施例中，所述的读取电压控制方法还包括：若所述多个第一存储单元的所述通道状态符合第一状态，将所述通道参数决定为第一参数；以及若所述多个第一存储单元的所述通道状态符合第二状态，将所述通道参数决定为第二参数，其中所述第一参数不同于所述第二参数。在本发明的一范例实施例中，所述的读取电压控制方法还包括：根据比例参数调整所述读取电压的所述第一调整信息；发送第二读取指令序列，其指示使用所述第二电压电平读取所述多个第一存储单元以获得第二数据；以及根据所述第一数据与所述第二数据调整所述比例参数。在本发明的一范例实施例中，所述的读取电压控制方法还包括：根据比例参数调整所述读取电压的所述第一调整信息；在将所述读取电压的所述电压电平调整为所述第二电压电平后，将所述读取电压的所述电压电平调整为第三电压电平；以及根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数。在本发明的一范例实施例中，根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数的步骤包括：根据所述第一电压电平及所述第三电压电平之间的差值与所述第一调整信息，调整所述比例参数。本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送第一读取指令序列，其指示使用第一电压电平读取所述多个存储单元中的多个第一存储单元以获得第一数据。所述存储器控制电路单元还用以根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息。所述通道参数反映所述多个第一存储单元的通道状态。所述存储器控制电路单元还用以根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。在本发明的一范例实施例中，若所述多个第一存储单元的所述通道状态符合第一状态，所述存储器控制电路单元还用以将所述通道参数决定为第一参数，并且若所述多个第一存储单元的所述通道状态符合第二状态，所述存储器控制电路单元还用以将所述通道参数决定为第二参数，其中所述第一参数不同于所述第二参数。在本发明的一范例实施例中，所述存储器控制电路单元还用以根据比例参数调整所述读取电压的所述第一调整信息。所述存储器控制电路单元还用以发送第二读取指令序列，其指示使用所述第二电压电平读取所述多个第一存储单元以获得第二数据，并且所述存储器控制电路单元还用以根据所述第一数据与所述第二数据调整所述比例参数。在本发明的一范例实施例中，所述存储器控制电路单元还用以根据比例参数调整所述读取电压的所述第一调整信息。在将所述读取电压的所述电压电平调整为所述第二电压电平后，所述存储器控制电路单元还用以将所述读取电压的所述电压电平调整为第三电压电平，并且所述存储器控制电路单元还用以根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数。本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以发送第一读取指令序列，其指示使用第一电压电平读取所述多个存储单元中的多个第一存储单元以获得第一数据。所述存储器管理电路还用以根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息。所述通道参数反映所述多个第一存储单元的通道状态。所述存储器管理电路还用以根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。在本发明的一范例实施例中，所述第一数据反映所述多个第一存储单元中被所述第一电压电平导通的存储单元的总数。在本发明的一范例实施例中，若所述多个第一存储单元的所述通道状态符合第一状态，所述存储器管理电路还用以将所述通道参数决定为第一参数，并且若所述多个第一存储单元的所述通道状态符合第二状态，所述存储器管理电路还用以将所述通道参数决定为第二参数，其中所述第一参数不同于所述第二参数。在本发明的一范例实施例中，所述多个第一存储单元的所述通道状态包括所述多个第一存储单元的阈值电压分布状态。在本发明的一范例实施例中，所述存储器管理电路还用以根据比例参数调整所述读取电压的所述第一调整信息。所述存储器管理电路还用以发送第二读取指令序列，其指示使用所述第二电压电平读取所述多个第一存储单元以获得第二数据，并且所述存储器管理电路还用以根据所述第一数据与所述第二数据调整所述比例参数。在本发明的一范例实施例中，所述存储器管理电路还用以根据比例参数调整所述读取电压的所述第一调整信息。在将所述读取电压的所述电压电平调整为所述第二电压电平后，所述存储器管理电路还用以将所述读取电压的所述电压电平调整为一第三电压电平，并且所述存储器管理电路还用以根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数。在本发明的一范例实施例中，根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数的操作包括：根据所述第一电压电平及所述第三电压电平之间的差值与所述第一调整信息，调整所述比例参数。基于上述，在使用第一电压电平读取第一存储单元以获得第一数据后，可根据所述第一数据与所述第一存储单元的通道参数获得读取电压的第一调整信息。接着，可根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。藉此，通过同时考虑所读取的第一数据与第一存储单元的通道参数来调整读取电压，可有效提高读取电压的校正效率。附图说明图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；图4是根据本发明的一范例实施例所示出的存储器存储装置的概要框图；图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要框图；图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；图7是根据本发明的一范例实施例所示出的存储单元的阈值电压分布的示意图；图8是根据本发明的一范例实施例所示出的校正读取电压的示意图；图9是根据本发明的一范例实施例所示出的校正读取电压的示意图；图10与图11是根据本发明的多个范例实施例所示出的第一存储单元的阈值电压分布的示意图；图12是根据本发明的一范例实施例所示出的读取电压控制方法的流程图；图13是根据本发明的一范例实施例所示出的读取电压控制方法的流程图。具体实施方式现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(nearfieldcommunication,nfc)存储器存储装置、无线保真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要框图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行先进技术总线附属(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为阈值电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的阈值电压。此改变存储单元的阈值电压的操作亦称为“把数据写入至存储单元”或“编程(programming)存储单元”。随着阈值电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个物理编程单元，并且此些物理编程单元可构成多个物理抹除单元。具体来说，同一条字线上的存储单元可组成一或多个物理编程单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的物理编程单元可至少可被分类为下物理编程单元与上物理编程单元。例如，一存储单元的最低有效比特(leastsignificantbit，lsb)是属于下物理编程单元，并且一存储单元的最高有效比特(mostsignificantbit，msb)是属于上物理编程单元。一般来说，在mlcnand型快闪存储器中，下物理编程单元的写入速度会大于上物理编程单元的写入速度，和/或下物理编程单元的可靠度是高于上物理编程单元的可靠度。在本范例实施例中，物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。例如，物理编程单元可为物理页面(page)或是物理扇(sector)。若物理编程单元为物理页面，则此些物理编程单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个物理扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，纠错码等管理数据)。在本范例实施例中，数据比特区包含32个物理扇，且一个物理扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理抹除单元为抹除的最小单位。亦即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。例如，物理抹除单元为物理块(block)。图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要框图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及差错校验电路508。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。差错校验电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行差错校验操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，差错校验电路508会为对应此写入指令的数据产生对应的纠错码(errorcorrectingcode,ecc)和/或检错码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的纠错码和/或检错码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的纠错码和/或检错码，并且差错校验电路508会依据此纠错码和/或检错码对所读取的数据执行差错校验操作。在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的物理单元610(0)～610(b)逻辑地分组至存储区601与替换区602。存储区601中的物理单元610(0)～610(a)是用以存储数据，而替换区602中的物理单元610(a 1)～610(b)则是用以替换存储区601中损坏的物理单元。例如，若从某一个物理单元中读取的数据所包含的错误过多而无法被更正时，此物理单元会被视为是损坏的物理单元。此外，若替换区602中没有可用的物理抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(writeprotect)状态，而无法再写入数据。在本范例实施例中，每一个物理单元是指一个物理编程单元。然而，在另一范例实施例中，一个物理单元亦可以是指一个物理地址、一个物理抹除单元或由多个连续或不连续的物理地址组成。存储器管理电路502会配置逻辑单元612(0)～612(c)以映射存储区601中的物理单元610(0)～610(a)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑编程单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(c)中的每一者可被映射至一或多个物理单元。存储器管理电路502可将逻辑单元与物理单元之间的映射关系(亦称为逻辑-物理地址映射关系)记录于至少一逻辑-物理地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-物理地址映射表来执行对于存储器存储装置10的数据存取操作。在以下范例实施例中，是以tlcnand型快闪存储器模块作为可复写式非易失性存储器模块406的类型进行说明。然而，在另一范例实施例中，相同或相似的操作亦可以应用于qlcnand型或其他类型的快闪存储器模块。在一范例实施例中，存储器管理电路502会发送一写入指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406将特定数据编程至可复写式非易失性存储器模块406中的多个存储单元(亦称为第一存储单元)。例如，特定数据可以是来自主机系统11的数据或任意数据。此外，特定数据可以经过随机化而使得特定数据中的比特“0”与比特“1”的总数趋于一致。例如，经编程的第一存储单元可能会被平均地编程为存储比特“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。图7是根据本发明的一范例实施例所示出的存储单元的阈值电压分布的示意图。图7表示在根据特定数据编程可复写式非易失性存储器模块406中的多个第一存储单元之后，经编程的第一存储单元的阈值电压分布，其中横轴代表存储单元的阈值电压，而纵轴代表存储单元数目。请参照图7，在本范例实施例中，经编程的第一存储单元具有8个状态700～707。属于状态700的存储单元用以存储比特“111”。属于状态701的存储单元用以存储比特“110”。属于状态702的存储单元用以存储比特“100”。属于状态703的存储单元用以存储比特“101”。属于状态704的存储单元用以存储比特“001”。属于状态705的存储单元用以存储比特“000”。属于状态706的存储单元用以存储比特“010”。属于状态707的存储单元用以存储比特“011”。换言之，状态700～707分别对应于预设比特值“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。然而，在另一范例实施例中，状态700～707的数目可以被调整，且每一个状态所对应的预设比特值也可以被调整。在一范例实施例中，具有电压电平vh1～vh7的读取电压可被施加至第一存储单元，以读取至少部分的第一存储单元所存储的数据。换言之，通过依序施加具有电压电平vh1～vh7的读取电压至第一存储单元，第一存储单元中的某一个存储单元可以被决定为是属于状态700～707的其中之一，进而获得此存储单元所存储的数据。例如，在依序施加具有电压电平vh1～vh7的读取电压至第一存储单元后，若某一个存储单元可被电压电平vh5导通但不能被电压电平vh4导通，表示此存储单元的阈值电压介于电压电平vh4与vh5之间。因此，可判定此存储单元是属于状态704且用以存储比特“001”。然而，随着第一存储单元的使用时间增加和/或操作环境改变，第一存储单元可能会发生性能衰退(degradation)。在发生性能衰退后，状态700～707可能会逐渐相互靠近甚至相互重叠。此外，状态700～707也可能变得更平坦。例如，状态710～717可用来表示性能衰退后的第一存储单元的阈值电压分布。在发生性能衰退后，电压电平vh1～vh7相对于状态710～717发生严重地移位(或者状态710～717相对于电压电平vh1～vh7发生严重地移位)，如图7所示。若持续使用未经校正的电压电平vh1～vh7来读取此些第一存储单元，许多存储单元的状态会被误判，进而导致从第一存储单元中读取的数据存在许多错误。若读取的数据中包含太多错误，则此数据可能无法成功地被解码并输出。此外，由于第一存储单元所具有的状态的数目较多，导致每一个状态彼此距离很近且占用的电压范围较窄，从而可能提高读取电压的校正难度。在某些情况下，甚至可能在执行读取电压校正后，经校正的读取电压更加远离正确的电压电平。以图7的电压电平vh6为例，在发生存储单元的性能衰退后，电压电平vh6从原先位于状态705与706之间的电压位置移位至更靠近状态717。因此，若使用通用的读取电压校正机制，有可能会将电压电平vh6错误地校正至状态716与717之间的电压位置，使得经校正的电压电平vh6更加远离正确的电压位置(即状态715与716之间的电压位置)。在一范例实施例中，在将特定数据编程至第一存储单元后，存储器管理电路502可发送一读取指令序列(亦称为第一读取指令序列)至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用具有某一电压电平(亦称为第一电压电平)的读取电压来读取第一存储单元以获得数据(亦称为第一数据)。须注意的是，第一数据可反映第一存储单元中可被第一电压电平导通的至少一存储单元的总数。所述可被第一电压电平导通的至少一存储单元可以是指第一存储单元中阈值电压小于第一电压电平的任一存储单元。图8是根据本发明的一范例实施例所示出的校正读取电压的示意图。请参照图8，假设第一电压电平为电压电平vh7。在发送第一读取指令序列以指示使用具有电压电平vh7的读取电压来读取第一存储单元后，对应于电压电平vh7的第一数据可被获得。例如，对应于电压电平vh7的第一数据可反映经编程的第一存储单元中，阈值电压不大于电压电平vh7的至少一存储单元的总数。以图8为例，对应于电压电平vh7的第一数据可反映以斜线标示的区域所涵盖的存储单元的总数。例如，假设有1000个存储单元可以被电压电平vh7导通，则第一数据可反映数值1000。在一范例实施例中，电压电平vh7可根据第一数据与第一存储单元的通道参数进行校正。所述通道参数可反映第一存储单元的通道状态。例如，第一存储单元的通道状态可包括第一存储单元的阈值电压分布状态。例如，第一存储单元的阈值电压分布状态可反映第一存储单元的阈值电压分布的曲线端点、曲线型态、曲线峰值和/或曲线斜率等与第一存储单元的阈值电压分布有关的信息。在经过至少一次的校正后，电压电平vh7可被调整为电压电平vh7’。电压电平vh7与vh7’之间可具有电压差δv。相对于电压电平vh7，新的电压电平vh7’更加靠近状态716与717之间的电压位置。因此，相对于电压电平vh7，使用新的电压电平vh7’来从第一存储单元读取数据将可有效减少所读取的数据中错误比特的数目。在一范例实施例中，存储器管理电路502可根据第一数据与第一存储单元的通道参数获得读取电压的调整信息(亦称为第一调整信息)。存储器管理电路502可根据所述第一调整信息将读取电压的电压电平从所述第一电压电平调整为另一电压电平(亦称为第二电压电平)。例如，第一调整信息可对应一个电压调整值。存储器管理电路502可将第一电压电平减去或加上此电压调整值以获得第二电压电平。在一范例实施例中，存储器管理电路502可根据以下方程式(1.1)与(1.2)获得所述读取电压的调整信息。δv(i)＝δc(i)/d(1.1)d＝(δc(i)/a) b(1.2)在方程式(1.1)与(1.2)中，δv(i)对应第一调整信息所对应的电压调整值，δc(i)对应第一数据所反映的第一存储单元中可被第一电压电平导通的存储单元的总数，a与b则对应第一存储单元的通道参数。在一范例实施例中，存储器管理电路502可将第一电压电平减去或加上δv(i)以获得第二电压电平。图9是根据本发明的一范例实施例所示出的校正读取电压的示意图。请参照图9，假设对电压电平vh7执行n-1次校正或调整可以获得电压电平vh7’，则方程式(1.1)与(1.2)中的i可以为数值1至n-1中的任一者。例如，电压电平v(i)可视为第一电压电平，且电压电平v(i 1)可视为第二电压电平。在一范例实施例中，假设a＝10、b＝90、v(1)＝30且δc(1)＝8256，根据方程式(1.1)与(1.2)，可获得δv(1)为-9。因此，v(2)可根据v(1)与δv(1)而被决定为21(即30-9＝21)。依此类推，在经过n-1次的读取与电压调整后，最终的电压电平v(n)(即vh7’)可被获得。电压电平v(n)可等于或接近对应于第一存储单元当前的阈值电压分布状态(或通道状态)的最佳读取电压电平。在一范例实施例中，存储器管理电路502可根据第一存储单元的通道状态来决定所述通道参数。例如，若第一存储单元的通道状态符合某一状态(亦称为第一状态)，存储器管理电路502可将通道参数决定为某一参数(亦称为第一参数)。或者，若第一存储单元的通道状态符合另一状态(亦称为第二状态)，存储器管理电路502可将通道参数决定为另一参数(亦称为第二参数)。第一参数不同于第二参数。在一范例实施例中，存储器管理电路502可根据第一存储单元的阈值电压分布的曲线端点、曲线型态、曲线峰值和/或曲线斜率等与第一存储单元的阈值电压分布有关的信息来决定所述通道参数。藉此，根据此通道参数可更准确地对读取电压的电压电平进行校正与调整。图10与图11是根据本发明的多个范例实施例所示出的第一存储单元的阈值电压分布的示意图。请参照图10与图11，图10中的状态1001和/或1002的曲线斜率明显不同于图11中的状态1101和/或1102的曲线斜率。因此，对应于图10的第一存储单元的阈值电压分布(或通道状态)所决定的通道参数可不同于对应于图11的第一存储单元的阈值电压分布(或通道状态)所决定的通道参数。例如，假设图10中的状态1001和/或1002的曲线斜率大于图11中的状态1101和/或1102的曲线斜率。因此，针对图10中第一存储单元的阈值电压分布，方程式(1.2)中的a与b可决定为a(1)与b(1)。另一方面，针对图11中第一存储单元的阈值电压分布，方程式(1.2)中的a与b可决定为a(2)与b(2)。a(2)可大于a(1)，和/或b(2)可大于b(1)。例如，a(1)与b(1)可分别为33与50，而a(2)与b(2)可分别为55与75。须注意的是，所述通道参数亦可以根据实务需求而设定为其他数值，本发明不加以限制。在一范例实施例中，存储器管理电路502还可根据一个比例参数来调整所述读取电压的调整信息。例如，所述比例参数可设置于上述方程式(1.1)中以产生以下方程式(1.3)。δv(i)＝(δc(i)/d)×f(i)(1.3)在方程式(1.3)中，f(i)表示在第i次对读取电压进行电压调整时所使用的比例参数。所述比例参数可用增加或减少对于读取电压的电压电平的调整幅度。例如，当f(i)大于1时，δv(i)会被放大。当f(i)介于0与1之间时，δv(i)会被减少。在一范例实施例中，存储器管理电路502还可动态更新所述比例参数。在一范例实施例中，存储器管理电路502可发送另一读取指令序列(亦称为第二读取指令序列)至可复写式非易失性存储器模块406。第二读取指令序列可指示可复写式非易失性存储器模块406使用第二电压电平读取所述多个第一存储单元以获得另一数据(亦称为第二数据)。第二数据可反映第一存储单元中可被第二电压电平导通的至少一存储单元的总数。存储器管理电路502可根据第一数据与第二数据调整所述比例参数。以图9为例，假设电压电平v(i-1)为第一电压电平，且电压电平v(i)为第二电压电平。存储器管理电路502可根据使用电压电平v(i-1)读取第一存储单元所获得的第一数据以及使用电压电平v(i)读取第一存储单元所获得的第二数据来更新所述比例参数。存储器管理电路502可根据经更新的比例参数(即新的比例参数)来获得δv(i)。在一范例实施例中，存储器管理电路502可根据以下方程式(1.4)至(1.6)来更新所述比例参数。f(i)＝f(i-1)×δf(i)(1.4)δf(i)＝(1 af(i))(1.5)af(i)＝δc(i)/δc(i-1)(1.6)在方程式(1.4)至(1.6)中，f(i-1)对应先前使用的比例参数，δf(i)与af(i)皆对应比例参数的调整值。新的f(i)可根据方程式(1.4)至(1.6)获得。例如，假设δc(i)为4509且δc(i-1)为8256，则af(i)可为0.54(4509/8256＝0.54)，δf(i)可为1.54(1 0.54＝1.54)，且f(i)可被放大1.54倍。根据经放大的比例参数，对于读取电压的调整幅度可被增加。在某些情况下(例如图8的电压差δv较大时)，加大读取电压的调整幅度可减少读取电压的调整次数并可加速将读取电压调整到正确的电压电平(例如图8的电压电平vh7’)。须注意的是，在另一范例实施例中，若f(i)小于f(i-1)，表示此次对于读取电压的调整幅度被降低。在某些情况下，降低读取电压的调整幅度虽可能增加读取电压的调整次数，但却可提升读取电压的调整精度。在一范例实施例中，在执行至少一次的电压调整后，所述比例参数可被逐渐降低，以逐渐提高读取电压的调整精度。在图9的一范例实施例中，假设电压电平v(i)为第一电压电平，电压电平v(i 1)为第二电压电平，且电压电平v(j)为第三电压电平。j可为i 2至n中的任一正整数。存储器管理电路502可根据第一电压电平、第三电压电平及用于调整第一电压电平的第一调整信息来调整所述比例参数。例如，存储器管理电路502可获得第一电压电平与第三电压电平之间的差值。存储器管理电路502可根据此差值以及第一调整信息来调整所述比例参数。在图9的一范例实施例中，假设i＝1、j＝6、v(1)＝30、v(2)＝21、δv(1)＝-9、且v(6)＝-6。存储器管理电路502可获得v(1)与v(6)之间的差值为-36。存储器管理电路502可根据v(1)与v(6)之间的差值(例如-36)以及δv(1)(例如-9)来调整所述比例参数。例如，存储器管理电路502可将v(1)与v(6)之间的差值除以δv(1)以获得比例参数的一个调整值。例如，此调整值可为方程式(1.4)中的δf(i)或者其他可用以调整比例参数的参数。以δf(i)为例，存储器管理电路502可将v(1)与v(6)之间的差值除以δv(1)而决定δf(i)为4(-36/-9＝4)。存储器管理电路502可根据δf(i)来加大比例参数(例如方程式(1.4)中的f(i))。尔后，此加大的比例参数可用以加速读取电压的调整。或者，在图9的另一范例实施例中，假设i＝1、j＝5、v(1)＝30、v(2)＝-19、δv(1)＝-49、且v(5)＝-6。存储器管理电路502可将v(1)与v(5)之间的差值(例如-36)除以δv(1)而决定δf(i)为0.73(-36/-49＝0.73)。存储器管理电路502可根据δf(i)来减少比例参数(例如方程式(1.4)中的f(i))。尔后，此减少的比例参数可用以提高读取电压的调整精度。须注意的是，在前述范例实施例中提及的方程式(1.1)至(1.6)皆可以视实务需求调整，例如加入新的参数和/或改变逻辑运算规则等等，本发明不加以限制。在一范例实施例中，图9中的电压电平v(1)～v(n)中的每一者可对应一个读取电压并可用以从第一存储单元中读取数据。图5中的差错校验电路508可对使用电压电平v(i)从第一存储单元中读取的数据进行解码。若解码成功，差错校验电路508可输出解码成功的数据并可结束解码程序。若解码失败，电压电平v(i 1)可用以从第一存储单元中重读数据。差错校验电路508可对使用电压电平v(i 1)从第一存储单元中读取的数据进行解码。电压电平v(1)～v(n)可被逐一使用来读取从第一存储单元中读取数据，直到读取出来的数据被成功解码或者解码超过一预设次数为止。例如，此预设次数可为n次。在一范例实施例中，若解码超过此预设次数(例如电压电平v(1)～v(n)都被使用过)且仍无法成功解码所读取的数据，一个预设操作可被执行。例如，此预设操作可包括执行更进阶的解码程序和/或以其他方式来再次校正读取电压等等。在一范例实施例中，图9中的电压电平v(1)～v(n)亦可以是在任意的读取电压调整或校正操作中进行调整。图12是根据本发明的一范例实施例所示出的读取电压控制方法的流程图。请参照图12，在步骤s1201中，发送第一读取指令序列，其指示使用第一电压电平读取多个第一存储单元以获得第一数据。在步骤s1202中，根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息，其中所述通道参数反映所述多个第一存储单元的通道状态。在步骤s1203中，根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。图13是根据本发明的一范例实施例所示出的读取电压控制方法的流程图。请参照图13，在步骤s1301中，发送读取指令序列，其指示使用特定电压电平读取多个第一存储单元以获得待解码的数据。在步骤s1302中，解码所述数据。在步骤s1303中，判断是否解码成功。若解码成功，在步骤s1304中，输出解码成功的数据。若解码不成功，在步骤s1305中，判断解码是否超过预设次数。若解码未超过预设次数，在步骤s1306中，根据所述数据与所述多个第一存储单元的通道参数获得读取电压的调整信息。在步骤s1307中，根据所述调整信息调整所述读取电压的电压电平。在步骤s1307之后，可在步骤s1301中使用经调整的读取电压来再次从第一存储单元中读取数据并执行后续步骤。此外，在步骤s1305中若判定解码超过预设次数，则在步骤s1308中，执行更进阶的解码程序和/或以其他方式来再次校正读取电压等预设操作。然而，图12与图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12与图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12与图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，在使用特定电压电平读取第一存储单元以获得可受此电压电平导通的存储单元的概略数目后，读取电压的电压电平可根据此概略数目以及存储单元的通道状态来进行校正与调整。藉此，可有效提高读取电压的校正效率。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
背景技术：
：：数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。在一个存储单元可以存储多个比特的存储器存储装置中，多个预设的读取电压电平会被用来读取属于不同状态(state)的存储单元所存储的数据。但是，在存储器存储装置使用一段时间后，随着存储单元的磨损，这些预设的读取电压电平相对于存储单元的阈值电压分布可能会发生严重移位，甚至移位到会被误判为是用来读取相邻状态的读取电压电平。此时，使用传统的读取电压调整机制可能无法正确地校正读取电压电平，进而导致存储器存储装置的使用寿命缩短。技术实现要素：本发明提供一种读取电压控制方法、存储器存储装置及存储器控制电路单元，可提高读取电压的校正效率。本发明的范例实施例提供一种读取电压控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述读取电压控制方法包括：发送第一读取指令序列，其指示使用第一电压电平读取所述多个存储单元中的多个第一存储单元以获得第一数据；根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息，其中所述通道参数反映所述多个第一存储单元的通道状态；以及根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。在本发明的一范例实施例中，所述的读取电压控制方法还包括：若所述多个第一存储单元的所述通道状态符合第一状态，将所述通道参数决定为第一参数；以及若所述多个第一存储单元的所述通道状态符合第二状态，将所述通道参数决定为第二参数，其中所述第一参数不同于所述第二参数。在本发明的一范例实施例中，所述的读取电压控制方法还包括：根据比例参数调整所述读取电压的所述第一调整信息；发送第二读取指令序列，其指示使用所述第二电压电平读取所述多个第一存储单元以获得第二数据；以及根据所述第一数据与所述第二数据调整所述比例参数。在本发明的一范例实施例中，所述的读取电压控制方法还包括：根据比例参数调整所述读取电压的所述第一调整信息；在将所述读取电压的所述电压电平调整为所述第二电压电平后，将所述读取电压的所述电压电平调整为第三电压电平；以及根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数。在本发明的一范例实施例中，根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数的步骤包括：根据所述第一电压电平及所述第三电压电平之间的差值与所述第一调整信息，调整所述比例参数。本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送第一读取指令序列，其指示使用第一电压电平读取所述多个存储单元中的多个第一存储单元以获得第一数据。所述存储器控制电路单元还用以根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息。所述通道参数反映所述多个第一存储单元的通道状态。所述存储器控制电路单元还用以根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。在本发明的一范例实施例中，若所述多个第一存储单元的所述通道状态符合第一状态，所述存储器控制电路单元还用以将所述通道参数决定为第一参数，并且若所述多个第一存储单元的所述通道状态符合第二状态，所述存储器控制电路单元还用以将所述通道参数决定为第二参数，其中所述第一参数不同于所述第二参数。在本发明的一范例实施例中，所述存储器控制电路单元还用以根据比例参数调整所述读取电压的所述第一调整信息。所述存储器控制电路单元还用以发送第二读取指令序列，其指示使用所述第二电压电平读取所述多个第一存储单元以获得第二数据，并且所述存储器控制电路单元还用以根据所述第一数据与所述第二数据调整所述比例参数。在本发明的一范例实施例中，所述存储器控制电路单元还用以根据比例参数调整所述读取电压的所述第一调整信息。在将所述读取电压的所述电压电平调整为所述第二电压电平后，所述存储器控制电路单元还用以将所述读取电压的所述电压电平调整为第三电压电平，并且所述存储器控制电路单元还用以根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数。本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以发送第一读取指令序列，其指示使用第一电压电平读取所述多个存储单元中的多个第一存储单元以获得第一数据。所述存储器管理电路还用以根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息。所述通道参数反映所述多个第一存储单元的通道状态。所述存储器管理电路还用以根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。在本发明的一范例实施例中，所述第一数据反映所述多个第一存储单元中被所述第一电压电平导通的存储单元的总数。在本发明的一范例实施例中，若所述多个第一存储单元的所述通道状态符合第一状态，所述存储器管理电路还用以将所述通道参数决定为第一参数，并且若所述多个第一存储单元的所述通道状态符合第二状态，所述存储器管理电路还用以将所述通道参数决定为第二参数，其中所述第一参数不同于所述第二参数。在本发明的一范例实施例中，所述多个第一存储单元的所述通道状态包括所述多个第一存储单元的阈值电压分布状态。在本发明的一范例实施例中，所述存储器管理电路还用以根据比例参数调整所述读取电压的所述第一调整信息。所述存储器管理电路还用以发送第二读取指令序列，其指示使用所述第二电压电平读取所述多个第一存储单元以获得第二数据，并且所述存储器管理电路还用以根据所述第一数据与所述第二数据调整所述比例参数。在本发明的一范例实施例中，所述存储器管理电路还用以根据比例参数调整所述读取电压的所述第一调整信息。在将所述读取电压的所述电压电平调整为所述第二电压电平后，所述存储器管理电路还用以将所述读取电压的所述电压电平调整为一第三电压电平，并且所述存储器管理电路还用以根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数。在本发明的一范例实施例中，根据所述第一调整信息、所述第一电压电平及所述第三电压电平调整所述比例参数的操作包括：根据所述第一电压电平及所述第三电压电平之间的差值与所述第一调整信息，调整所述比例参数。基于上述，在使用第一电压电平读取第一存储单元以获得第一数据后，可根据所述第一数据与所述第一存储单元的通道参数获得读取电压的第一调整信息。接着，可根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。藉此，通过同时考虑所读取的第一数据与第一存储单元的通道参数来调整读取电压，可有效提高读取电压的校正效率。附图说明图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；图4是根据本发明的一范例实施例所示出的存储器存储装置的概要框图；图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要框图；图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；图7是根据本发明的一范例实施例所示出的存储单元的阈值电压分布的示意图；图8是根据本发明的一范例实施例所示出的校正读取电压的示意图；图9是根据本发明的一范例实施例所示出的校正读取电压的示意图；图10与图11是根据本发明的多个范例实施例所示出的第一存储单元的阈值电压分布的示意图；图12是根据本发明的一范例实施例所示出的读取电压控制方法的流程图；图13是根据本发明的一范例实施例所示出的读取电压控制方法的流程图。具体实施方式现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(nearfieldcommunication,nfc)存储器存储装置、无线保真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要框图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行先进技术总线附属(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell，qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为阈值电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的阈值电压。此改变存储单元的阈值电压的操作亦称为“把数据写入至存储单元”或“编程(programming)存储单元”。随着阈值电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个物理编程单元，并且此些物理编程单元可构成多个物理抹除单元。具体来说，同一条字线上的存储单元可组成一或多个物理编程单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的物理编程单元可至少可被分类为下物理编程单元与上物理编程单元。例如，一存储单元的最低有效比特(leastsignificantbit，lsb)是属于下物理编程单元，并且一存储单元的最高有效比特(mostsignificantbit，msb)是属于上物理编程单元。一般来说，在mlcnand型快闪存储器中，下物理编程单元的写入速度会大于上物理编程单元的写入速度，和/或下物理编程单元的可靠度是高于上物理编程单元的可靠度。在本范例实施例中，物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。例如，物理编程单元可为物理页面(page)或是物理扇(sector)。若物理编程单元为物理页面，则此些物理编程单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个物理扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，纠错码等管理数据)。在本范例实施例中，数据比特区包含32个物理扇，且一个物理扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理抹除单元为抹除的最小单位。亦即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。例如，物理抹除单元为物理块(block)。图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要框图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及差错校验电路508。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。差错校验电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行差错校验操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，差错校验电路508会为对应此写入指令的数据产生对应的纠错码(errorcorrectingcode,ecc)和/或检错码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的纠错码和/或检错码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的纠错码和/或检错码，并且差错校验电路508会依据此纠错码和/或检错码对所读取的数据执行差错校验操作。在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的物理单元610(0)～610(b)逻辑地分组至存储区601与替换区602。存储区601中的物理单元610(0)～610(a)是用以存储数据，而替换区602中的物理单元610(a 1)～610(b)则是用以替换存储区601中损坏的物理单元。例如，若从某一个物理单元中读取的数据所包含的错误过多而无法被更正时，此物理单元会被视为是损坏的物理单元。此外，若替换区602中没有可用的物理抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(writeprotect)状态，而无法再写入数据。在本范例实施例中，每一个物理单元是指一个物理编程单元。然而，在另一范例实施例中，一个物理单元亦可以是指一个物理地址、一个物理抹除单元或由多个连续或不连续的物理地址组成。存储器管理电路502会配置逻辑单元612(0)～612(c)以映射存储区601中的物理单元610(0)～610(a)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑编程单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(c)中的每一者可被映射至一或多个物理单元。存储器管理电路502可将逻辑单元与物理单元之间的映射关系(亦称为逻辑-物理地址映射关系)记录于至少一逻辑-物理地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-物理地址映射表来执行对于存储器存储装置10的数据存取操作。在以下范例实施例中，是以tlcnand型快闪存储器模块作为可复写式非易失性存储器模块406的类型进行说明。然而，在另一范例实施例中，相同或相似的操作亦可以应用于qlcnand型或其他类型的快闪存储器模块。在一范例实施例中，存储器管理电路502会发送一写入指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406将特定数据编程至可复写式非易失性存储器模块406中的多个存储单元(亦称为第一存储单元)。例如，特定数据可以是来自主机系统11的数据或任意数据。此外，特定数据可以经过随机化而使得特定数据中的比特“0”与比特“1”的总数趋于一致。例如，经编程的第一存储单元可能会被平均地编程为存储比特“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。图7是根据本发明的一范例实施例所示出的存储单元的阈值电压分布的示意图。图7表示在根据特定数据编程可复写式非易失性存储器模块406中的多个第一存储单元之后，经编程的第一存储单元的阈值电压分布，其中横轴代表存储单元的阈值电压，而纵轴代表存储单元数目。请参照图7，在本范例实施例中，经编程的第一存储单元具有8个状态700～707。属于状态700的存储单元用以存储比特“111”。属于状态701的存储单元用以存储比特“110”。属于状态702的存储单元用以存储比特“100”。属于状态703的存储单元用以存储比特“101”。属于状态704的存储单元用以存储比特“001”。属于状态705的存储单元用以存储比特“000”。属于状态706的存储单元用以存储比特“010”。属于状态707的存储单元用以存储比特“011”。换言之，状态700～707分别对应于预设比特值“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。然而，在另一范例实施例中，状态700～707的数目可以被调整，且每一个状态所对应的预设比特值也可以被调整。在一范例实施例中，具有电压电平vh1～vh7的读取电压可被施加至第一存储单元，以读取至少部分的第一存储单元所存储的数据。换言之，通过依序施加具有电压电平vh1～vh7的读取电压至第一存储单元，第一存储单元中的某一个存储单元可以被决定为是属于状态700～707的其中之一，进而获得此存储单元所存储的数据。例如，在依序施加具有电压电平vh1～vh7的读取电压至第一存储单元后，若某一个存储单元可被电压电平vh5导通但不能被电压电平vh4导通，表示此存储单元的阈值电压介于电压电平vh4与vh5之间。因此，可判定此存储单元是属于状态704且用以存储比特“001”。然而，随着第一存储单元的使用时间增加和/或操作环境改变，第一存储单元可能会发生性能衰退(degradation)。在发生性能衰退后，状态700～707可能会逐渐相互靠近甚至相互重叠。此外，状态700～707也可能变得更平坦。例如，状态710～717可用来表示性能衰退后的第一存储单元的阈值电压分布。在发生性能衰退后，电压电平vh1～vh7相对于状态710～717发生严重地移位(或者状态710～717相对于电压电平vh1～vh7发生严重地移位)，如图7所示。若持续使用未经校正的电压电平vh1～vh7来读取此些第一存储单元，许多存储单元的状态会被误判，进而导致从第一存储单元中读取的数据存在许多错误。若读取的数据中包含太多错误，则此数据可能无法成功地被解码并输出。此外，由于第一存储单元所具有的状态的数目较多，导致每一个状态彼此距离很近且占用的电压范围较窄，从而可能提高读取电压的校正难度。在某些情况下，甚至可能在执行读取电压校正后，经校正的读取电压更加远离正确的电压电平。以图7的电压电平vh6为例，在发生存储单元的性能衰退后，电压电平vh6从原先位于状态705与706之间的电压位置移位至更靠近状态717。因此，若使用通用的读取电压校正机制，有可能会将电压电平vh6错误地校正至状态716与717之间的电压位置，使得经校正的电压电平vh6更加远离正确的电压位置(即状态715与716之间的电压位置)。在一范例实施例中，在将特定数据编程至第一存储单元后，存储器管理电路502可发送一读取指令序列(亦称为第一读取指令序列)至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用具有某一电压电平(亦称为第一电压电平)的读取电压来读取第一存储单元以获得数据(亦称为第一数据)。须注意的是，第一数据可反映第一存储单元中可被第一电压电平导通的至少一存储单元的总数。所述可被第一电压电平导通的至少一存储单元可以是指第一存储单元中阈值电压小于第一电压电平的任一存储单元。图8是根据本发明的一范例实施例所示出的校正读取电压的示意图。请参照图8，假设第一电压电平为电压电平vh7。在发送第一读取指令序列以指示使用具有电压电平vh7的读取电压来读取第一存储单元后，对应于电压电平vh7的第一数据可被获得。例如，对应于电压电平vh7的第一数据可反映经编程的第一存储单元中，阈值电压不大于电压电平vh7的至少一存储单元的总数。以图8为例，对应于电压电平vh7的第一数据可反映以斜线标示的区域所涵盖的存储单元的总数。例如，假设有1000个存储单元可以被电压电平vh7导通，则第一数据可反映数值1000。在一范例实施例中，电压电平vh7可根据第一数据与第一存储单元的通道参数进行校正。所述通道参数可反映第一存储单元的通道状态。例如，第一存储单元的通道状态可包括第一存储单元的阈值电压分布状态。例如，第一存储单元的阈值电压分布状态可反映第一存储单元的阈值电压分布的曲线端点、曲线型态、曲线峰值和/或曲线斜率等与第一存储单元的阈值电压分布有关的信息。在经过至少一次的校正后，电压电平vh7可被调整为电压电平vh7’。电压电平vh7与vh7’之间可具有电压差δv。相对于电压电平vh7，新的电压电平vh7’更加靠近状态716与717之间的电压位置。因此，相对于电压电平vh7，使用新的电压电平vh7’来从第一存储单元读取数据将可有效减少所读取的数据中错误比特的数目。在一范例实施例中，存储器管理电路502可根据第一数据与第一存储单元的通道参数获得读取电压的调整信息(亦称为第一调整信息)。存储器管理电路502可根据所述第一调整信息将读取电压的电压电平从所述第一电压电平调整为另一电压电平(亦称为第二电压电平)。例如，第一调整信息可对应一个电压调整值。存储器管理电路502可将第一电压电平减去或加上此电压调整值以获得第二电压电平。在一范例实施例中，存储器管理电路502可根据以下方程式(1.1)与(1.2)获得所述读取电压的调整信息。δv(i)＝δc(i)/d(1.1)d＝(δc(i)/a) b(1.2)在方程式(1.1)与(1.2)中，δv(i)对应第一调整信息所对应的电压调整值，δc(i)对应第一数据所反映的第一存储单元中可被第一电压电平导通的存储单元的总数，a与b则对应第一存储单元的通道参数。在一范例实施例中，存储器管理电路502可将第一电压电平减去或加上δv(i)以获得第二电压电平。图9是根据本发明的一范例实施例所示出的校正读取电压的示意图。请参照图9，假设对电压电平vh7执行n-1次校正或调整可以获得电压电平vh7’，则方程式(1.1)与(1.2)中的i可以为数值1至n-1中的任一者。例如，电压电平v(i)可视为第一电压电平，且电压电平v(i 1)可视为第二电压电平。在一范例实施例中，假设a＝10、b＝90、v(1)＝30且δc(1)＝8256，根据方程式(1.1)与(1.2)，可获得δv(1)为-9。因此，v(2)可根据v(1)与δv(1)而被决定为21(即30-9＝21)。依此类推，在经过n-1次的读取与电压调整后，最终的电压电平v(n)(即vh7’)可被获得。电压电平v(n)可等于或接近对应于第一存储单元当前的阈值电压分布状态(或通道状态)的最佳读取电压电平。在一范例实施例中，存储器管理电路502可根据第一存储单元的通道状态来决定所述通道参数。例如，若第一存储单元的通道状态符合某一状态(亦称为第一状态)，存储器管理电路502可将通道参数决定为某一参数(亦称为第一参数)。或者，若第一存储单元的通道状态符合另一状态(亦称为第二状态)，存储器管理电路502可将通道参数决定为另一参数(亦称为第二参数)。第一参数不同于第二参数。在一范例实施例中，存储器管理电路502可根据第一存储单元的阈值电压分布的曲线端点、曲线型态、曲线峰值和/或曲线斜率等与第一存储单元的阈值电压分布有关的信息来决定所述通道参数。藉此，根据此通道参数可更准确地对读取电压的电压电平进行校正与调整。图10与图11是根据本发明的多个范例实施例所示出的第一存储单元的阈值电压分布的示意图。请参照图10与图11，图10中的状态1001和/或1002的曲线斜率明显不同于图11中的状态1101和/或1102的曲线斜率。因此，对应于图10的第一存储单元的阈值电压分布(或通道状态)所决定的通道参数可不同于对应于图11的第一存储单元的阈值电压分布(或通道状态)所决定的通道参数。例如，假设图10中的状态1001和/或1002的曲线斜率大于图11中的状态1101和/或1102的曲线斜率。因此，针对图10中第一存储单元的阈值电压分布，方程式(1.2)中的a与b可决定为a(1)与b(1)。另一方面，针对图11中第一存储单元的阈值电压分布，方程式(1.2)中的a与b可决定为a(2)与b(2)。a(2)可大于a(1)，和/或b(2)可大于b(1)。例如，a(1)与b(1)可分别为33与50，而a(2)与b(2)可分别为55与75。须注意的是，所述通道参数亦可以根据实务需求而设定为其他数值，本发明不加以限制。在一范例实施例中，存储器管理电路502还可根据一个比例参数来调整所述读取电压的调整信息。例如，所述比例参数可设置于上述方程式(1.1)中以产生以下方程式(1.3)。δv(i)＝(δc(i)/d)×f(i)(1.3)在方程式(1.3)中，f(i)表示在第i次对读取电压进行电压调整时所使用的比例参数。所述比例参数可用增加或减少对于读取电压的电压电平的调整幅度。例如，当f(i)大于1时，δv(i)会被放大。当f(i)介于0与1之间时，δv(i)会被减少。在一范例实施例中，存储器管理电路502还可动态更新所述比例参数。在一范例实施例中，存储器管理电路502可发送另一读取指令序列(亦称为第二读取指令序列)至可复写式非易失性存储器模块406。第二读取指令序列可指示可复写式非易失性存储器模块406使用第二电压电平读取所述多个第一存储单元以获得另一数据(亦称为第二数据)。第二数据可反映第一存储单元中可被第二电压电平导通的至少一存储单元的总数。存储器管理电路502可根据第一数据与第二数据调整所述比例参数。以图9为例，假设电压电平v(i-1)为第一电压电平，且电压电平v(i)为第二电压电平。存储器管理电路502可根据使用电压电平v(i-1)读取第一存储单元所获得的第一数据以及使用电压电平v(i)读取第一存储单元所获得的第二数据来更新所述比例参数。存储器管理电路502可根据经更新的比例参数(即新的比例参数)来获得δv(i)。在一范例实施例中，存储器管理电路502可根据以下方程式(1.4)至(1.6)来更新所述比例参数。f(i)＝f(i-1)×δf(i)(1.4)δf(i)＝(1 af(i))(1.5)af(i)＝δc(i)/δc(i-1)(1.6)在方程式(1.4)至(1.6)中，f(i-1)对应先前使用的比例参数，δf(i)与af(i)皆对应比例参数的调整值。新的f(i)可根据方程式(1.4)至(1.6)获得。例如，假设δc(i)为4509且δc(i-1)为8256，则af(i)可为0.54(4509/8256＝0.54)，δf(i)可为1.54(1 0.54＝1.54)，且f(i)可被放大1.54倍。根据经放大的比例参数，对于读取电压的调整幅度可被增加。在某些情况下(例如图8的电压差δv较大时)，加大读取电压的调整幅度可减少读取电压的调整次数并可加速将读取电压调整到正确的电压电平(例如图8的电压电平vh7’)。须注意的是，在另一范例实施例中，若f(i)小于f(i-1)，表示此次对于读取电压的调整幅度被降低。在某些情况下，降低读取电压的调整幅度虽可能增加读取电压的调整次数，但却可提升读取电压的调整精度。在一范例实施例中，在执行至少一次的电压调整后，所述比例参数可被逐渐降低，以逐渐提高读取电压的调整精度。在图9的一范例实施例中，假设电压电平v(i)为第一电压电平，电压电平v(i 1)为第二电压电平，且电压电平v(j)为第三电压电平。j可为i 2至n中的任一正整数。存储器管理电路502可根据第一电压电平、第三电压电平及用于调整第一电压电平的第一调整信息来调整所述比例参数。例如，存储器管理电路502可获得第一电压电平与第三电压电平之间的差值。存储器管理电路502可根据此差值以及第一调整信息来调整所述比例参数。在图9的一范例实施例中，假设i＝1、j＝6、v(1)＝30、v(2)＝21、δv(1)＝-9、且v(6)＝-6。存储器管理电路502可获得v(1)与v(6)之间的差值为-36。存储器管理电路502可根据v(1)与v(6)之间的差值(例如-36)以及δv(1)(例如-9)来调整所述比例参数。例如，存储器管理电路502可将v(1)与v(6)之间的差值除以δv(1)以获得比例参数的一个调整值。例如，此调整值可为方程式(1.4)中的δf(i)或者其他可用以调整比例参数的参数。以δf(i)为例，存储器管理电路502可将v(1)与v(6)之间的差值除以δv(1)而决定δf(i)为4(-36/-9＝4)。存储器管理电路502可根据δf(i)来加大比例参数(例如方程式(1.4)中的f(i))。尔后，此加大的比例参数可用以加速读取电压的调整。或者，在图9的另一范例实施例中，假设i＝1、j＝5、v(1)＝30、v(2)＝-19、δv(1)＝-49、且v(5)＝-6。存储器管理电路502可将v(1)与v(5)之间的差值(例如-36)除以δv(1)而决定δf(i)为0.73(-36/-49＝0.73)。存储器管理电路502可根据δf(i)来减少比例参数(例如方程式(1.4)中的f(i))。尔后，此减少的比例参数可用以提高读取电压的调整精度。须注意的是，在前述范例实施例中提及的方程式(1.1)至(1.6)皆可以视实务需求调整，例如加入新的参数和/或改变逻辑运算规则等等，本发明不加以限制。在一范例实施例中，图9中的电压电平v(1)～v(n)中的每一者可对应一个读取电压并可用以从第一存储单元中读取数据。图5中的差错校验电路508可对使用电压电平v(i)从第一存储单元中读取的数据进行解码。若解码成功，差错校验电路508可输出解码成功的数据并可结束解码程序。若解码失败，电压电平v(i 1)可用以从第一存储单元中重读数据。差错校验电路508可对使用电压电平v(i 1)从第一存储单元中读取的数据进行解码。电压电平v(1)～v(n)可被逐一使用来读取从第一存储单元中读取数据，直到读取出来的数据被成功解码或者解码超过一预设次数为止。例如，此预设次数可为n次。在一范例实施例中，若解码超过此预设次数(例如电压电平v(1)～v(n)都被使用过)且仍无法成功解码所读取的数据，一个预设操作可被执行。例如，此预设操作可包括执行更进阶的解码程序和/或以其他方式来再次校正读取电压等等。在一范例实施例中，图9中的电压电平v(1)～v(n)亦可以是在任意的读取电压调整或校正操作中进行调整。图12是根据本发明的一范例实施例所示出的读取电压控制方法的流程图。请参照图12，在步骤s1201中，发送第一读取指令序列，其指示使用第一电压电平读取多个第一存储单元以获得第一数据。在步骤s1202中，根据所述第一数据与所述多个第一存储单元的通道参数获得读取电压的第一调整信息，其中所述通道参数反映所述多个第一存储单元的通道状态。在步骤s1203中，根据所述第一调整信息将所述读取电压的电压电平从所述第一电压电平调整为第二电压电平。图13是根据本发明的一范例实施例所示出的读取电压控制方法的流程图。请参照图13，在步骤s1301中，发送读取指令序列，其指示使用特定电压电平读取多个第一存储单元以获得待解码的数据。在步骤s1302中，解码所述数据。在步骤s1303中，判断是否解码成功。若解码成功，在步骤s1304中，输出解码成功的数据。若解码不成功，在步骤s1305中，判断解码是否超过预设次数。若解码未超过预设次数，在步骤s1306中，根据所述数据与所述多个第一存储单元的通道参数获得读取电压的调整信息。在步骤s1307中，根据所述调整信息调整所述读取电压的电压电平。在步骤s1307之后，可在步骤s1301中使用经调整的读取电压来再次从第一存储单元中读取数据并执行后续步骤。此外，在步骤s1305中若判定解码超过预设次数，则在步骤s1308中，执行更进阶的解码程序和/或以其他方式来再次校正读取电压等预设操作。然而，图12与图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12与图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12与图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，在使用特定电压电平读取第一存储单元以获得可受此电压电平导通的存储单元的概略数目后，读取电压的电压电平可根据此概略数目以及存储单元的通道状态来进行校正与调整。藉此，可有效提高读取电压的校正效率。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12
再多了解一些
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