一种减小沟道电荷注入效应的自举开关的制作方法

1.本发明涉及模拟集成电路领域，具体涉及一种减小沟道电荷注入效应的自举开关，主要应用于集成电路中对模拟信号进行采样保持。


背景技术：

2.近年来5g和新兴的无线标准对模拟集成电路的要求越来越高，高速低失真成为当今研究的热点。自举开关作为模拟电路的信号采样电路，自举开关性能的好坏对后面信号处理电路起着至关重要的作用。
3.自举开关是模拟电路中一种主流信号采样电路，由于其采样速度快、功耗低、低失真等优点得到广泛应用。传统的自举开关，存在输入信号到达负载电容时会产生低失真的问题，而在一般的开关电容电路中，若简单地单独利用nmos晶体管或者pmos晶体管作为采样开关，由于cmos工艺下mos管存在导通电阻，且导通电阻与栅源极地电压有关，即该导通电阻与输入信号地大小有关，从而出现采样非线性地情况。同时，沟道电荷注入效应也会使采样值产生偏差，当设计使用更快速的开关时，晶体管的栅宽会越大，晶体管的宽越大，沟道地沟道电荷注入效应也会越明显，在设计中往往需要在速度和采样偏差上做一个取舍。
4.在输入电压的波动下，自举开关使采样开关管的栅源电压依然能保持稳定的电压，从而获得固定导通电阻，改善了采样失真问题，但电路存在着沟道电荷注入问题。现有的自举开关都以nmos管作为开关管，这种自举开关在跟随相位，即开关导通时，其以电子作为沟道使电路导通；在保持相位，即开关断开时，沟道中的一部分电子将会流入采样电容中，使得实际采样得到的电压值比设想值低。且这种情况在更大的晶体管中更为明显，采样更大的晶体管采样，采样得到的电压值比设想值更低。


技术实现要素：

5.本发明的目的是提供一种减小沟道电荷注入效应的自举开关，利用nmos和pmos结合的形式，在高速高精度要求下，提升电路的工作性能。
6.为了实现上述任务，本发明采用以下技术方案：
7.一种减小沟道电荷注入效应的自举开关，包括nmos开关部分、pmos开关部分以及电容充放电通路，其中：
8.nmos开关部分包括pmos晶体管m3、m4，以及nmos晶体管m5、m6、m8、m9、m10、m11，其中m3和m8的栅极连接时序开关clk，m3的源极以及m5的栅极与电源电压vdd连接，m3的漏极与m8漏极、m4栅极以及m9漏极连接，m5的漏极与m4漏极、m9栅极、m10栅极以及m11栅极连接，m10的漏极与m11源极连接以及输入信号vin连接，m11的漏极与输出vout连接，m5的源极与m6漏极连接，m6的源极与地端vss连接，m6的栅极与反向时钟电压clkb连接，m8的源极、m9源极、m10的源极连接；
9.pmos开关部分包括pmos晶体管m13、m14、m15、m16、m22、m23以及nmos晶体管m20、m21，其中m13栅极和m20的栅极连接反向时钟电压clkb，m20的源极、m22的栅极与地端vss连
接，m20的漏极与m13漏极、m21的栅极、m14的漏极连接，m21的漏极与m22漏极、m14栅极、m15栅极、m16栅极连接，m15的漏极与m16源极连接以及输入信号vin连接，m16的漏极与输出vout连接，m22的源极与m23漏极连接，m23的源极与电源电压vdd连接，m23的栅极与时序开关clk连接，m13的源极、m14源极、m15的源极连接；
10.电容充放电通路包括pmos晶体管m1、m2、m12；nmos晶体管m7、m17、m18、m19；电容c1和c2，其中，m1源极和m2源极与电源电压vdd连接，m1漏极与c1的上极板连接，m1栅极与时序开关clk连接，m2漏极与c2的上极板以及m4的源极连接，m7栅极、m2栅极与m5漏极连接，m7源极、m12源极与c1的上极板连接，m7漏极、m12漏极与c2的下极板连接；m12栅极与m18栅极、m22的漏极连接，17的栅极、m19的栅极与反向时钟电压clkb连接，m17漏极与c1的下极板连接，c1的下极板还与所述m21的源极连接；m17源极与m18漏极连接，m18源极、m19源极与地端vss连接，m19的漏极与c2的下极板连接。
11.进一步地，时钟信号clk通过pmos晶体管m24和nmos晶体管m25构成的反相器得到反向时钟电压clkb；m24的源极接电源电压vdd，m24的栅极、m25的栅极接时序开关clk，m25的源极接地，m24的漏极、m25的漏极连接并产生反向时钟电压clkb。
12.进一步地，自举开关工作在保持状态下时：
13.时序开关clk为低电平，clkb为高电平；m17、m19栅极高电平导通，c1、c2下极板低电平；由clk控制的m1栅极低电平导通；clk控制m23使m18的栅极为高电平导通；clkb控制m6使m2的栅极为低电平导通；clk控制m3导通，使m4的栅极为高电平断开，使m5到c2上极板通路断开；clkb控制m20导通，使m21的栅极为低电平断开，使m22到c1下极板通路断开。同时低电平和高电平分别使m7和m12开关断开，电源电压vdd开始对c1和c2充电；
14.clkb使m6导通，进而使得m10和m11的栅极为低电平；clk使m23导通，进而使得m15和m16的栅极为高电平；此时，m10、m11、m15、m16都工作在深线性区，晶体管不导通，截断信号通路，此时采样电容上的电荷不变，采样电容上的电压保持不变。
15.进一步地，自举开关工作在跟随状态下时：
16.时序开关clk为高电平，clkb为低电平；clk控制m1、m3、m23的栅极为高电平断开，clkb控制m17、m19、m20、m6的栅极为低电平断开，电源停止对c1和c2的充电；
17.clk控制m8为高电平导通，c2上的电荷使m4的栅源极形成vdd压差，m4导通，此时c2上的电荷再次使得m10的栅源极形成vdd压差，m10导通，同理，m7导通；clkb控制m13为低电平导通，c1上的电荷使m21的栅源极形成vdd压差，m21导通，此时c1上的电荷再次使得m15的栅源极形成vdd压差，m15导通，同理，m12导通。
18.进一步地，vin通过m10和m15达到c2下极板，因电容两端电压不能突变，使c2的上极板达到vin vdd电位，此时，m10和m11的栅源极电压为：vin vdd
‑
vin＝vdd，m11导通，vout＝vin
‑
δv1，m10和m11的栅源电压不随vin变化；其中δv1为沟道电荷注入效应所产生的电压差；
19.vin通过m10、m15、m7、m12达到c1上极板，根据电容两端电压不能突变，使c1的下极板达到vin
‑
vdd电位，此时，m15和m16的栅源极电压为：vin
‑
vdd
‑
vin＝
‑
vdd，m16导通，vout＝vin δv2，m15和m16的栅源电压不随vin变化；其中δv2为沟道电荷注入效应所产生的电压差；
20.m11在跟随相位到保持相位转换时，沟道释放出电子，使得：vout＝vin
‑
δv1；m16
在跟随相位到保持相位转换时，沟道释放出空穴，使得：vout＝vin δv2，经过调节m11与m16的尺寸，可以使得δv1＝δv2，从而使得vout＝vin，消除沟道注入的影响。
21.与现有技术相比，本发明具有以下技术特点：
22.1.相较于传统自举开关，本发明利用了两个开关管m11和m16，开关管的nmos管栅源电压达到稳定的值(vdd)和pmos管栅源电压达到稳定的值(
‑
1*vdd)，让导通电阻变成一个稳定的值，pmos晶体管与nmos晶体管的结合使导通电阻的变化值更趋于线性，降低开关管的导通电阻，提高了线性度。
23.2.本发明中的自举开关同时利用了nmos晶体管和pmos晶体管，这使得nmos晶体管和pmos晶体管在开关切换时产生的电子与空穴相互抵消，从而减小了沟道电荷注入效应的影响。传统的自举开关会随着作为开关的晶体管尺寸的增大而使得沟道电荷注入效应越明显，本发明中的自举开关不会因为晶体管尺寸的影响，在高速的电路中依然适用。
附图说明
24.图1为本发明的减小沟道电荷注入效应自举开关的电路结构示意图；
25.图2为本发明的减小沟道电荷注入效应自举开关保持状态示意图；
26.图3为本发明的减小沟道电荷注入效应自举开关跟随状态示意图；
27.图4为本发明实施例中自举开关电路的输入信号、输出信号、时钟信号仿真波形图；
28.图5为本发明实施例中自举开关电路的开关管栅源极压差；
29.图6为经典自举开关电路的开关管栅源极压差；
30.图7为本发明实施例中自举开关电路和经典自举开关电路沟道注入效应影响大小示意图；
31.图8为本发明实施例中自举开关电路经调节后，几乎完全抵消沟道注入效应影响图示。
具体实施方式
32.参见图1，本发明提供了一种减小沟道电荷注入效应的自举开关，包括nmos开关部分、pmos开关部分以及电容充放电通路，其中：
33.nmos开关部分包括pmos晶体管m3、m4，以及nmos晶体管m5、m6、m8、m9、m10、m11，其中m3和m8的栅极连接时序开关clk，m3的源极以及m5的栅极与电源电压vdd连接，m3的漏极与m8漏极、m4栅极以及m9漏极连接，m5的漏极与m4漏极、m9栅极、m10栅极以及m11栅极连接，m10的漏极与m11源极连接以及输入信号vin连接，m11的漏极与输出vout连接，m5的源极与m6漏极连接，m6的源极与地端vss连接，m6的栅极与反向时钟电压clkb连接，m8的源极、m9源极、m10的源极连接。
34.pmos开关部分包括pmos晶体管m13、m14、m15、m16、m22、m23以及nmos晶体管m20、m21，其中m13栅极和m20的栅极连接反向时钟电压clkb，m20的源极、m22的栅极与地端vss连接，m20的漏极与m13漏极、m21的栅极、m14的漏极连接，m21的漏极与m22漏极、m14栅极、m15栅极、m16栅极连接，m15的漏极与m16源极连接以及输入信号vin连接，m16的漏极与输出vout连接，m22的源极与m23漏极连接，m23的源极与电源电压vdd连接，m23的栅极与时序开
关clk连接，m13的源极、m14源极、m15的源极连接。
35.电容充放电通路包括pmos晶体管m1、m2、m12；nmos晶体管m7、m17、m18、m19；电容c1和c2，其中，m1源极和m2源极与电源电压vdd连接，m1漏极与c1的上极板连接，m1栅极与时序开关clk连接，m2漏极与c2的上极板以及m4的源极连接，m7栅极、m2栅极与m5漏极连接，m7源极、m12源极与c1的上极板连接，m7漏极、m12漏极与c2的下极板连接；m12栅极与m18栅极、m22的漏极连接，17的栅极、m19的栅极与反向时钟电压clkb连接，m17漏极与c1的下极板连接，c1的下极板还与所述m21的源极连接；m17源极与m18漏极连接，m18源极、m19源极与地端vss连接，m19的漏极与c2的下极板连接。
36.时钟信号clk通过pmos晶体管m24和nmos晶体管m25构成的反相器得到反向时钟电压clkb；m24的源极接电源电压vdd，m24的栅极、m25的栅极接时序开关clk，m25的源极接地，m24的漏极、m25的漏极连接并产生反向时钟电压clkb。
37.本发明的工作过程如下：
38.所述减小沟道电荷注入效应自举开关共有两个工作状态，一是保持状态，二是跟随状态。
39.自举开关工作在保持状态下时，如图2所示：
40.当时序开关clk为低电平，clkb为高电平时，m17、m19栅极高电平导通，c1、c2下极板低电平；由clk控制的m1栅极低电平导通；clk控制m23使m18的栅极为高电平导通；clkb控制m6使m2的栅极为低电平导通；clk控制m3导通，使m4的栅极为高电平断开，使m5到c2上极板通路断开；clkb控制m20导通，使m21的栅极为低电平断开，使m22到c1下极板通路断开。同时低电平和高电平分别使m7和m12开关断开，电源电压vdd开始对c1和c2充电。
41.clkb使m6导通，进而使得m10和m11的栅极为低电平；clk使m23导通，进而使得m15和m16的栅极为高电平。此时，m10、m11、m15、m16都工作在深线性区，晶体管不导通，截断信号通路，此时采样电容上的电荷没有任何的流失通路，采样电容上的电荷不变，采样电容上的电压保持不变。
42.自举开关工作在跟随状态下时，如图3所示：
43.当时序开关clk为高电平，clkb为低电平时，clk控制m1、m3、m23的栅极为高电平断开，clkb控制m17、m19、m20、m6的栅极为低电平断开，电源停止对c1和c2的充电。
44.clk控制m8为高电平导通，c2上的电荷使m4的栅源极形成vdd压差，m4导通，此时c2上的电荷再次使得m10的栅源极形成vdd压差，m10导通，同理，m7导通；clkb控制m13为低电平导通，c1上的电荷使m21的栅源极形成vdd压差，m21导通，此时c1上的电荷再次使得m15的栅源极形成vdd压差，m15导通，同理，m12导通。
45.vin通过m10和m15达到c2下极板，根据电容两端电压不能突变，使c2的上极板达到vin vdd电位，此时，m10和m11的栅源极电压为：vin vdd
‑
vin＝vdd，m11导通，vout＝vin
‑
δv1(沟道电荷注入效应)，m10和m11的栅源电压不随vin变化。
46.vin通过m10、m15、m7、m12达到c1上极板，根据电容两端电压不能突变，使c1的下极板达到vin
‑
vdd电位，此时，m15和m16的栅源极电压为：vin
‑
vdd
‑
vin＝
‑
vdd，m16导通，vout＝vin δv2(沟道电荷注入效应)，m15和m16的栅源电压不随vin变化。
47.m11在跟随相位到保持相位转换时，沟道会释放出电子，使得：vout＝vin
‑
δv1；m16在跟随相位到保持相位转换时，沟道会释放出空穴，使得：vout＝vin δv2，经过调节
m11与m16的尺寸，可以使得δv1＝δv2，从而使得vout＝vin，消除沟道注入的影响。
48.实施例：
49.本实施例使用cadence virtuoso进行了电路设计和仿真，采用的是台积电tsmc 180nm cmos工艺。设计电路原理图如图1所示，主要分为三部分，一是nmos开关部分，二是pmos开关部分，三是电容充放电通路。
50.本发明的主要参数设置如下：
51.电源电压vdd＝1.8v，采样时钟clk的频率为10m，输入信号vin的输入范围为0——1.8v，采用的测试负载电容为1pf，以此测试电路对沟道电荷注入效应的抑制作用，测试电路的有效性。
52.(1)自举开关基本功能仿真
53.仿真结果如图4所示，电路处于跟随相位时，clk为高电平，输出信号跟随输入信号，由于输入信号是正弦信号，信号每时每刻都在变化，所以晶体管一直都会流过电流，晶体管有电阻，因此输出信号与输入信号有压差；电路处于保持相位时，clk为低电平，由于沟道电荷注入效应，最终采样值与预想值产生偏差，如图7所示。
54.(2)自举开关的开关管栅源极压差
55.在这里，nmos晶体管和pmos晶体管的栅源极压差会有不同的表现，nmos晶体管的栅源极压差会等于vdd，而pmos晶体管的栅源极压差等于
‑
1*vdd。如附图5所示，本发明提出的电路设计nmos晶体管栅源极压差为1.7498v，pmos晶体管栅源极压差为
‑
1.7370v。传统的自举开关只有nmos晶体管，其仿真数据如图6所示，在相同的尺寸下，得到的栅源极压差为1.6821v。
56.(3)自举开关的开关管导通电阻
57.如图1所示，自举开关的开关管导通电阻对电路线性度起着重要作用，nmos晶体管m11导通电阻阻值为：
[0058][0059]
pmos晶体管m16导通电阻阻值为：
[0060][0061]
其中μ为载流子迁移率，c
ox
是栅氧化层电容，是开关管宽长比，v
gs
是栅源极电压差，v
th
是阈值电压。导通电阻r
on
是导通电阻。而最终的导通电阻应为r
onn
与r
onp
并联，并联得到的开关电阻更为线性。
[0062]
(4)沟道电荷注入效应
[0063]
对沟道电荷注入效应的仿真如图7所示，图7中in表示输入信号，outn表示经典bootstrap的输出，outpn表示本发明bootstrap的输出，该仿真输入到两个自举开关的输入信号是一样的，都为in，且开关管的尺寸是一致的，都为2um，以保证仿真结果的可比性。
[0064]
由图7可以看出，传统的自举开关由于存在沟道电荷注入的因素，采样到的最终值与预想值相差了3.3214mv。利用本发明bootstrap可以减小沟道电荷注入因素的影响，采样
到的最终值与预想值只相差了703uv。根据沟道电荷注入效应的产生机理，只用nmos作为开关管不能消除沟道电荷注入效应，运用本发明bootstrap，利用pmos与nmos中空穴与电子相互抵消的方式，在相应地调节nmos和pmos的尺寸则可以完全抵消沟道电荷注入效应，如图8所示。