移位寄存器单元、扫描驱动电路、显示基板和显示装置的制作方法

1.本实用新型涉及显示技术领域，尤其涉及一种移位寄存器单元、扫描驱动电路、显示基板和显示装置。


背景技术：

2.在现有的amoled(主动矩阵有机发光二极管)显示装置中，需要像素补偿电路来驱动有机发光器件。通常的像素补偿电路需要扫描驱动电路来向像素补偿电路提供发光控制信号。现有的扫描驱动电路中的移位寄存器单元存在布线麻烦的问题。


技术实现要素：

3.本实用新型的主要目的在于提供一种移位寄存器单元、扫描驱动电路、显示基板和显示装置，解决现有的移位寄存器单元布线麻烦的问题。
4.为了达到上述目的，本实用新型提供了一种移位寄存器单元，包括输出端、节点控制端、第一输出节点控制电路、第二节点控制电路、第二输出节点控制电路和输出电路，其中，
5.所述第二节点控制电路分别与第一时钟信号线、所述节点控制端、第一输出节点和第二节点电连接，用于在第一时钟信号线提供的第一时钟信号的控制下，控制将节点控制端提供的节点控制信号提供至所述第二节点，还用于根据第一输出节点的电位和所述第一时钟信号，控制所述第二节点的电位；
6.所述第一输出节点控制电路分别与所述第二节点和第一输出节点电连接，用于控制所述第一输出节点的电位；
7.所述第二输出节点控制电路分别与所述第二节点和第二输出节点电连接，用于控制所述第二输出节点的电位；
8.所述输出电路分别与第一输出节点、第二输出节点、第一电压线、第二电压线和输出端电连接，用于在第一输出节点的电位和所述第二输出节点的电位的控制下，根据所述第一电压线提供的第一电压信号和所述第二电压线提供的第二电压信号，控制所述输出端输出的发光控制信号。
9.可选的，本实用新型至少一实施例所述的移位寄存器单元还包括输入端；所述第一输出节点控制电路还分别与所述输入端、所述第一输出节点、第一时钟信号线、第二时钟信号线和第一电压线电连接，具体用于在所述第一时钟信号的控制下，将所述输入端提供的输入信号写入所述第一输出节点，并根据第二节点的电位、第二时钟信号和第一电压信号控制所述第一输出节点的电位；
10.所述第二时钟信号线用于提供所述第二时钟信号，所述第一电压线用于提供所述第一电压信号。
11.可选的，所述节点控制端为所述第一时钟信号线。
12.可选的，所述移位寄存器单元包括的输出端为第k级输出端，所述节点控制端为第
k n级输出端；
13.k和n都为正整数；
14.所述第k n级发光控制信号端用于当所述输入端提供无效电压信号时，提供有效电压信号。
15.可选的，所述第二节点控制电路包括第一晶体管和第二晶体管，其中，
16.所述第一晶体管的控制极与所述第一晶体管的第一极都与所述第一时钟信号线电连接，所述第一晶体管的第二极与所述第二节点电连接；
17.所述第二晶体管的控制极与所述第一输出节点电连接，所述第二晶体管的第一极与所述第一时钟信号线电连接，所述第二晶体管的第二极与所述第二节点电连接。
18.可选的，所述第一输出节点控制电路包括第三晶体管、第四晶体管、第五晶体管和第一电容；
19.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
20.所述第四晶体管的控制极与所述第二时钟信号线电连接，所述第四晶体管的第二极与所述第一输出节点电连接；
21.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第一电压线电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接；
22.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第二时钟信号线电连接。
23.可选的，所述第一输出节点控制电路包括第三晶体管、第四晶体管、第五晶体管和第一电容；
24.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
25.所述第四晶体管的控制极与所述第一输出节点电连接，所述第四晶体管的第二极与所述第二时钟信号线电连接；
26.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第一电压线电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接；
27.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第四晶体管的第一极电连接。
28.可选的，本实用新型至少一实施例所述的移位寄存器单元还包括第一隔离电路；
29.所述第一隔离电路与第一控制电压线电连接，用于在所述第一控制电压线提供的第一控制电压的控制下，控制第一隔离节点与所述第一输出节点之间连通；
30.所述第一输出节点控制电路具体用于在所述第一时钟信号的控制下，将所述输入端提供的输入信号写入所述第一隔离节点，并在所述第一隔离电路控制所述第一隔离节点与所述第一输出节点之间连通时，将所述输入信号写入所述第一输出节点；
31.所述第二节点控制电路直接与所述第一隔离节点电连接，所述第二节点控制电路通过所述第一隔离电路与所述第一输出节点电连接；所述第二节点控制电路用于在第一隔离节点的电位的控制下，控制将所述第一时钟信号写入所述第二节点。
32.可选的，本实用新型至少一实施例所述的移位寄存器单元还包括第二隔离电路；
33.所述第二输出节点控制电路通过所述第二隔离电路与所述第二节点电连接；
34.所述第二隔离电路还与第二控制电压线电连接，用于在所述第二控制电压线提供的第二控制电压的控制下，控制所述第二节点与第二输出节点控制电路之间连通。
35.可选的，所述第二输出节点控制电路分别与所述第一输出节点、所述第二节点、第二时钟信号线和第一电压线电连接，用于在所述第二节点的电位、所述第一输出节点的电位和所述第二时钟信号的控制下，根据所述第二时钟信号、所述第二节点的电位和所述第一电压信号，控制所述第二输出节点的电位，并用于维持所述第二输出节点的电位。
36.可选的，所述第二输出节点控制电路包括第三节点控制子电路和第二输出节点控制子电路，其中，
37.所述第三节点控制子电路分别与所述第二节点、所述第二时钟信号线和第三节点电连接，用于在所述第二节点的电位的控制下，将第二时钟信号写入所述第三节点，并用于根据所述第二节点的电位，调节所述第三节点的电位；
38.所述第二输出节点控制子电路分别与所述第三节点、所述第二时钟信号线、第二输出节点、第一输出节点和第一电压线电连接，用于在所述第二时钟信号的控制下，控制所述第三节点与所述第二输出节点之间连通，用于在第一输出节点的电位的控制下，将第一电压信号写入所述第二输出节点，并用于维持所述第二输出节点的电位。
39.可选的，所述第三节点控制子电路包括第六晶体管和第二电容；
40.所述第六晶体管的控制极与所述第二节点电连接，所述第六晶体管的第一极与所述第二时钟信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；
41.所述第二电容的第一极板与所述第二节点电连接，所述第二电容的第二极板与所述第三节点电连接；
42.所述第二输出节点控制子电路包括第七晶体管、第八晶体管和第三电容；
43.所述第七晶体管的控制极与所述第二时钟信号线电连接，所述第七晶体管的第一极与所述第三节点电连接，所述第七晶体管的第二极与所述第二输出节点电连接；
44.所述第八晶体管的控制极与所述第一输出节点电连接，所述第八晶体管的第一极与所述第一电压线电连接，所述第八晶体管的第二极与所述第二输出节点电连接；
45.所述第三电容的第一极板与所述第二输出节点电连接，所述第三电容的第二极板与所述第一电压线电连接。
46.可选的，所述输出电路包括第九晶体管和第十晶体管，其中，
47.所述第九晶体管的控制极与所述第二输出节点电连接，所述第九晶体管的第一极与所述第一电压线电连接，所述第九晶体管的第二极与所述输出端电连接；
48.所述第十晶体管的控制极与所述第一输出节点电连接，所述第十晶体管的第一极与所述输出端电连接，所述第十晶体管的第二极与所述第二电压线电连接。
49.本实用新型实施例还提供了一种扫描驱动电路，包括多级上述的移位寄存器单元。
50.可选的，所述移位寄存器单元包括输入端；
51.除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的输出端电连接。
52.可选的，第k级移位寄存器单元包括第k级节点控制端和第k级输入端；
53.第k级节点控制端与第k n级输出端电连接；
54.k和n都为正整数；
55.所述第k n级发光控制信号端用于当所述第k级输入端提供无效电压信号时，提供有效电压信号。
56.本实用新型实施例还提供了一种显示基板，包括设置于基底上的扫描驱动电路和显示区域，所述扫描驱动电路包括多个上述的移位寄存器单元，所述扫描驱动电路还包括第一电压线、第二电压线和时钟信号线，所述时钟信号线包括第一时钟信号线和第二时钟信号线；所述第一电压线、所述第二电压线、所述第一时钟信号线和所述第二时钟信号线沿着第一方向延伸，所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示；
57.所述第一时钟信号线和所述第二时钟信号线位于所述第二电压线远离所述显示区域的一侧，所述移位寄存器单元位于所述第二电压线和所述时钟信号线之间，且所述移位寄存器单元在所述基底上的正投影与所述第一电压线在所述基底的投影至少部分重叠。
58.可选的，所述移位寄存器单元包括的第二节点控制电路位于所述时钟信号线与所述第一电压线之间。
59.可选的，所述第二节点控制电路包括第一晶体管；所述第一晶体管的栅极与连接导电部电连接，所述第一晶体管的栅极与所述连接导电部都形成于第一栅金属层；所述连接导电部通过相应的过孔与所述第一时钟信号线连接，以使得所述第一晶体管的栅极与所述第一时钟信号线电连接；
60.所述第一晶体管的源极通过相应的过孔与第一导电连接部电连接；所述连接导电部通过相应的过孔与所述第一导电连接部电连接，以使得所述第一晶体管的源极与所述第一时钟信号线电连接；
61.所述第一导电连接部和所述第一时钟信号线都形成于源漏金属层，所述第一晶体管的源极形成于有源层。
62.本实用新型实施例还提供了一种显示装置，包括上述的扫描驱动电路。
63.本实用新型实施例还提供了一种显示装置，包括上述的显示基板。
64.本实用新型实施例所述的移位寄存器单元、扫描驱动电路、显示基板和显示装置方便走线，避免布线麻烦的问题。
附图说明
65.图1是本实用新型至少一实施例所述的移位寄存器单元的结构图；
66.图2是本实用新型至少一实施例所述的移位寄存器单元的结构图；
67.图3是本实用新型至少一实施例所述的移位寄存器单元的结构图；
68.图4是本实用新型至少一实施例所述的移位寄存器单元的结构图；
69.图5是本实用新型至少一实施例所述的移位寄存器单元的结构图；
70.图6是本实用新型至少一实施例所述的移位寄存器单元的结构图；
71.图7是本实用新型至少一实施例所述的移位寄存器单元的电路图；
72.图8是图7所示的移位寄存器单元的至少一实施例的工作时序图；
73.图9是图7所示的移位寄存器单元的至少一实施例的仿真工作时序图；
74.图10是本实用新型至少一实施例所述的移位寄存器单元的结构图；
75.图11是本实用新型至少一实施例所述的移位寄存器单元的电路图；
76.图12a是本公开至少一实施例所述的显示基板的区域划分示意图；
77.图12b是本公开至少一实施例所述的显示基板包括的扫描驱动电路与像素电路之间的连接关系示意图；
78.图12c是本实用新型实施例所述的移位寄存器单元的电路图；
79.图13是图18中的有源层的示意图；
80.图14是图18中的第一栅金属层的示意图；
81.图15是图18中的第二栅金属层的示意图；
82.图16是图18中的过孔示意图；
83.图17是图18中的源漏金属层的示意图；
84.图18示出了本实用新型实施例所述的移位寄存器单元的一种布局示意图；
85.图19是本实用新型实施例所述的移位寄存器单元的电路图；
86.图20是图19所示的移位寄存器单元的实施例的工作时序图；
87.图21是图19所示的移位寄存器单元的实施例的仿真工作时序图；
88.图22是本实用新型实施例所述的扫描驱动电路的结构图。
具体实施方式
89.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
90.本实用新型所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本实用新型实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
91.在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
92.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
93.如图1所示，本实用新型实施例所述的移位寄存器单元包括输出端out、节点控制端s1、第一输出节点控制电路11、第二节点控制电路12、第二输出节点控制电路13和输出电路14，其中，
94.所述第二节点控制电路12分别与第一时钟信号线ck、所述节点控制端s1、第一输出节点n1和第二节点n2电连接，用于在第一时钟信号线ck提供的第一时钟信号的控制下，控制将节点控制端s1提供的节点控制信号提供至所述第二节点n2，还用于根据第一输出节点n1的电位和所述第一时钟信号，控制所述第二节点n2的电位；
95.所述第一输出节点控制电路11分别与所述第二节点n2和第一输出节点n1电连接，
用于控制所述第一输出节点n1的电位；
96.所述第二输出节点控制电路13分别与所述第二节点n2和第二输出节点n4电连接，用于控制所述第二输出节点n4的电位；
97.所述输出电路14分别与第一输出节点n1、第二输出节点n4、第一电压线v1、第二电压线v2和输出端out电连接，用于在第一输出节点n1的电位和所述第二输出节点n4的电位的控制下，根据所述第一电压线v1提供的第一电压信号和所述第二电压线v2提供的第二电压信号，控制所述输出端out输出的发光控制信号。
98.在本实用新型实施例所述的移位寄存器单元中，第二节点控制电路12与所述节点控制端s1电连接，以方便走线，避免布线麻烦的问题。
99.在本实用新型实施例中，所述第一电压线可以为高电压线，所述第二电压线可以为低电压线，但不以此为限。
100.如图2所示，在图1所示的移位寄存器单元的实施例的基础上，本实用新型实施例所述的移位寄存器单元还包括输入端input；所述第一输出节点控制电路11还分别与所述输入端input、所述第一输出节点n1、第一时钟信号线ck、第二时钟信号线cb和第一电压线v1电连接，具体用于在所述第一时钟信号的控制下，将所述输入端input提供的输入信号写入所述第一输出节点n1，并根据第二节点n2的电位、第二时钟信号和第一电压信号控制所述第一输出节点n1的电位；
101.所述第二时钟信号线cb用于提供所述第二时钟信号，所述第一电压线v1用于提供所述第一电压信号。
102.可选的，所述节点控制端为所述第一时钟信号线。
103.如图3所示，在图2所示的移位寄存器单元的实施例的基础上，所述节点控制端为所述第一时钟信号线ck；
104.所述第二节点控制电路12与第一时钟信号线ck电连接，以方便布线。
105.在本实用新型实施例中，所述移位寄存器单元包括的输出端可以为第k级输出端，所述节点控制端为第k n级输出端；
106.k和n都为正整数；
107.所述第k n级发光控制信号端用于当所述输入端提供无效电压信号时，提供有效电压信号。
108.在本实用新型实施例中，当像素电路中的栅极接入所述发光控制信号的发光控制晶体管为n型晶体管时，所述无效电压信号可以为低电压信号，所述有效电压信号可以为高电压信号；
109.当所述发光控制晶体管为p型晶体管时，所述无效电压信号可以为高电压信号，所述有效电压信号可以为低电压信号；
110.但不以此为限。
111.如图4所示，在图2所示的移位寄存器单元的实施例的基础上，out为第k级发光控制信号端，n等于5，所述节点控制端为第k 5级发光控制信号端out(k 5)；
112.所述第二节点控制电路12与第k 5级发光控制信号端out(k 5)电连接；
113.当input提供高电压信号时，out(k 5)提供低电压信号。
114.可选的，所述第二节点控制电路包括第一晶体管和第二晶体管，其中，
115.所述第一晶体管的控制极与所述第一晶体管的第一极都与所述第一时钟信号线电连接，所述第一晶体管的第二极与所述第二节点电连接；
116.所述第二晶体管的控制极与所述第一输出节点电连接，所述第二晶体管的第一极与所述第一时钟信号线电连接，所述第二晶体管的第二极与所述第二节点电连接。
117.根据一种具体实施方式，所述第一输出节点控制电路可以包括第三晶体管、第四晶体管、第五晶体管和第一电容；
118.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
119.所述第四晶体管的控制极与所述第二时钟信号线电连接，所述第四晶体管的第二极与所述第一输出节点电连接；
120.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第一电压线电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接；
121.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第二时钟信号线电连接。
122.根据另一种具体实施方式，所述第一输出节点控制电路包括可以第三晶体管、第四晶体管、第五晶体管和第一电容；
123.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
124.所述第四晶体管的控制极与所述第一输出节点电连接，所述第四晶体管的第二极与所述第二时钟信号线电连接；
125.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第一电压线电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接；
126.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第四晶体管的第一极电连接。
127.可选的，本实用新型至少一实施例所述的移位寄存器单元还可以包括第一隔离电路；
128.所述第一隔离电路与第一控制电压线电连接，用于在所述第一控制电压线提供的第一控制电压的控制下，控制所述第一隔离节点与所述第一输出节点之间连通；
129.所述第一输出节点控制电路具体用于在所述第一时钟信号的控制下，将所述输入端提供的输入信号写入第一隔离节点，并在所述第一隔离电路控制所述第一隔离节点与所述第一输出节点之间连通时，将所述输入信号写入所述第一输出节点；
130.所述第二节点控制电路直接与所述第一隔离节点电连接，所述第二节点控制电路通过所述第一隔离电路与所述第一输出节点电连接；所述第二节点控制电路用于在第一隔离节点的电位的控制下，控制将所述第一时钟信号写入所述第二节点。
131.在本实用新型至少一实施例中，当所述第一隔离电路包括的第一隔离晶体管为p型晶体管时，所述第一控制电压线可以为低电压线。
132.在具体实施时，所述第一隔离电路可以包括第一隔离晶体管；
133.所述第一隔离晶体管的控制极与所述第一控制电压线电连接，所述第一隔离晶体管的第一极与所述第一隔离节点电连接，所述第一隔离晶体管的第二极与第一输出节点电
连接。
134.可选的，本实用新型至少一实施例所述的移位寄存器单元还可以包括第二第二隔离电路；
135.所述第二输出节点控制电路通过所述第二隔离电路与所述第二节点电连接；
136.所述第二隔离电路还与第二控制电压线电连接，用于在所述第二控制电压线提供的第二控制电压的控制下，控制所述第二节点与第二输出节点控制电路之间连通。
137.在本实用新型至少一实施例中，当所述第二隔离电路包括的第二隔离晶体管为p型晶体管时，所述第二控制电压线可以为低电压线。
138.在具体实施时，所述第二隔离电路可以包括第二隔离晶体管；
139.所述第二隔离晶体管的控制极与所述第二控制电压线电连接，所述第二隔离晶体管的第一极与所述第二节点电连接，所述第一隔离晶体管的第二极与所述第二输出节点控制电路电连接。
140.在具体实施时，所述第二输出节点控制电路可以分别与所述第一输出节点、所述第二节点、所述第二时钟信号线和第一电压线电连接，用于在所述第二节点的电位、所述第一输出节点的电位和所述第二时钟信号的控制下，根据所述第二时钟信号、所述第二节点的电位和所述第一电压信号，控制所述第二输出节点的电位，并用于维持所述第二输出节点的电位。
141.在本实用新型实施例中，所述第二输出节点控制电路可以在所述第二节点的电位、所述第一输出节点的电位和所述第二时钟信号的控制下，控制所述第二输出节点的电位，所述第二输出节点控制电路还可以用于维持所述第二输出节点的电位。
142.在本实用新型实施例中，所述第二输出节点控制电路可以包括第三节点控制子电路和第二输出节点控制子电路，其中，
143.所述第三节点控制子电路分别与所述第二节点、所述第二时钟信号线和第三节点电连接，用于在所述第二节点的电位的控制下，将第二时钟信号写入所述第三节点，并用于根据所述第二节点的电位，调节所述第三节点的电位；
144.所述第二输出节点控制子电路分别与所述第三节点、所述第二时钟信号线、第二输出节点、第一输出节点和第一电压线电连接，用于在所述第二时钟信号的控制下，控制所述第三节点与所述第二输出节点之间连通，用于在所述第一输出节点的电位的控制下，将第一电压信号写入所述第二输出节点，并用于维持所述第二输出节点的电位。
145.在具体实施时，所述第二输出节点控制电路可以包括第三节点控制子电路和第二输出节点控制子电路，第三节点控制子电路调节第三节点的电位，第二输出节点控制子电路控制所述第二输出节点的电位。
146.如图5所示，在图3所示的移位寄存器单元的实施例的基础上，所述第二输出节点控制电路包括第三节点控制子电路51和第二输出节点控制子电路52，其中，
147.所述第三节点控制子电路51分别与所述第二节点n2、所述第二时钟信号线cb和第三节点n3电连接，用于在所述第二节点n2的电位的控制下，将第二时钟信号写入所述第三节点n3，并用于根据所述第二节点n2的电位，
148.调节所述第三节点n3的电位；
149.所述第二输出节点控制子电路52分别与所述第三节点n3、所述第二时钟信号线
cb、第二输出节点n4、第一输出节点n1和第一电压线v1电连接，用于在所述第二时钟信号的控制下，控制所述第三节点n3与所述第二输出节点n4之间连通，用于在所述第一输出节点n1的电位的控制下，将第一电压信号写入所述第二输出节点n4，并用于维持所述第二输出节点n4的电位。
150.如图6所示，在图4所示的移位寄存器单元的实施例的基础上，所述第二输出节点控制电路包括第三节点控制子电路51和第二输出节点控制子电路52，其中，
151.所述第三节点控制子电路51分别与所述第二节点n2、所述第二时钟信号线cb和第三节点n3电连接，用于在所述第二节点n2的电位的控制下，将第二时钟信号写入所述第三节点n3，并用于根据所述第二节点n2的电位，
152.调节所述第三节点n3的电位；
153.所述第二输出节点控制子电路52分别与所述第三节点n3、所述第二时钟信号线cb、第二输出节点n4、第一输出节点n1和第一电压线v1电连接，用于在所述第二时钟信号的控制下，控制所述第三节点n3与所述第二输出节点n4之间连通，用于在所述第一输出节点n1的电位的控制下，将第一电压信号写入所述第二输出节点n4，并用于维持所述第二输出节点n4的电位。
154.可选的，所述第三节点控制子电路包括第六晶体管和第二电容；
155.所述第六晶体管的控制极与所述第二节点电连接，所述第六晶体管的第一极与所述第二时钟信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；
156.所述第二电容的第一极板与所述第二节点电连接，所述第二电容的第二极板与所述第三节点电连接；
157.所述第二输出节点控制子电路包括第七晶体管、第八晶体管和第三电容；
158.所述第七晶体管的控制极与所述第二时钟信号线电连接，所述第七晶体管的第一极与所述第三节点电连接，所述第七晶体管的第二极与所述第二输出节点电连接；
159.所述第八晶体管的控制极与所述第一输出节点电连接，所述第八晶体管的第一极与所述第一电压线电连接，所述第八晶体管的第二极与所述第二输出节点电连接；
160.所述第三电容的第一极板与所述第二输出节点电连接，所述第三电容的第二极板与所述第一电压线电连接。
161.可选的，所述输出电路包括第九晶体管和第十晶体管，其中，
162.所述第九晶体管的控制极与所述第二输出节点电连接，所述第九晶体管的第一极与所述第一电压线电连接，所述第九晶体管的第二极与所述输出端电连接；
163.所述第十晶体管的控制极与所述第一输出节点电连接，所述第十晶体管的第一极与所述输出端电连接，所述第十晶体管的第二极与所述第二电压线电连接。
164.如图7所示，在图5所示的移位寄存器单元的实施例的基础上，
165.所述第二节点控制电路12包括第一晶体管t1和第二晶体管t2，其中，
166.所述第一晶体管t1的栅极与所述第一晶体管t1的源极都与所述第一时钟信号线ck电连接，所述第一晶体管t1的漏极与所述第二节点n2电连接；
167.所述第二晶体管t2的栅极与所述第一输出节点n1电连接，所述第二晶体管t2的源极与所述第一时钟信号线ck电连接，所述第二晶体管t2的漏极与所述第二节点n2电连接；
168.所述第一输出节点控制电路11包括第三晶体管t3、第四晶体管t4、第五晶体管t5
和第一电容c1；
169.所述第三晶体管t3的栅极与所述第一时钟信号线ck电连接，所述第三晶体管t3的源极与所述输入端input电连接，所述第三晶体管t3的漏极与所述第一输出节点n1电连接；
170.所述第四晶体管t4的栅极与所述第二时钟信号线cb电连接，所述第四晶体管t4的漏极与所述第一输出节点n1电连接；
171.所述第五晶体管t5的栅极与所述第二节点n2电连接，所述第五晶体管t5的源极与高电压线vgh电连接，所述第五晶体管t5的漏极与所述第四晶体管t4的源极电连接；
172.所述第一电容c1的第一极板与所述第一输出节点n1电连接，所述第一电容c1的第二极板与所述第二时钟信号线cb电连接；
173.所述第三节点控制子电路51包括第六晶体管t6和第二电容c2；
174.所述第六晶体管t6的栅极与所述第二节点n2电连接，所述第六晶体管t6的源极与所述第二时钟信号线cb电连接，所述第六晶体管t6的漏极与所述第三节点n3电连接；
175.所述第二电容c2的第一极板与所述第二节点n2电连接，所述第二电容c2的第二极板与所述第三节点n3电连接；
176.所述第二输出节点控制子电路52包括第七晶体管t7、第八晶体管t8和第三电容c3；
177.所述第七晶体管t7的栅极与所述第二时钟信号线cb电连接，所述第七晶体管t7的源极与所述第三节点n3电连接，所述第七晶体管t7的漏极与所述第二输出节点n4电连接；
178.所述第八晶体管t8的栅极与所述第一输出节点n1电连接，所述第八晶体管t8的源极与所述高电压线vgh电连接，所述第八晶体管t8的漏极与所述第二输出节点n4电连接；
179.所述第三电容c3的第一极板与所述第二输出节点n4电连接，所述第三电容c3的第二极板与所述高电压线vgh电连接；
180.所述输出电路14包括第九晶体管t9和第十晶体管t10，其中，
181.所述第九晶体管t9的栅极与所述第二输出节点n4电连接，所述第九晶体管t9的源极与所述高电压线vgh电连接，所述第九晶体管t9的漏极与所述输出端out电连接；
182.所述第十晶体管t10的栅极与所述第一输出节点n1电连接，所述第十晶体管t10的源极与所述输出端out电连接，所述第十晶体管t10的漏极与低电压线vgl电连接。
183.在图7所示的移位寄存器单元的实施例中，所述第一电压线为高电压线，所述第二电压线为低电压线。
184.在图7所示的实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
185.如图8所示，本实用新型图7所示的移位寄存器单元的实施例在工作时，
186.在第一阶段t1，input提供高电压，cb提供高电压，ck提供低电压，t3打开，t1打开，n2的电位为低电压，n1的电位为高电压，t6打开，n3的电位为高电压，t7关断，n4的电位维持为高电压，t2关断，t4关断，t5打开，t9和t10都关断，out输出的发光控制信号的电位维持为低电压；
187.在第二阶段t2，input提供高电压，cb提供低电压，ck提供高电压，t1和t3关断，n2的电位为低电压，t4和t5都打开，n1的电位为高电压，t6打开，n3的电位为低电压，t7打开，n4的电位为低电压，t8关闭，t9打开，t10关闭，out提供高电压；
188.在第三阶段t3，input提供高电压，cb提供高电压，ck提供低电压，t1和t3打开，n2
的电位为低电压，n1的电位为高电压，t2关断，t4关断，t6打开，n3的电位为高电压，t7关断，n4的电位维持为低电压，t9打开，t10关断，out输出高电压；
189.在第四阶段t4，input提供低电压，cb提供低电压，ck提供高电压，t1和t3关断，n2的电位为低电压，t4和t5打开，n1的电位变为高电压，t8关闭，t6打开，n3的电位为低电压，t7打开，n4的电位为低电压，t9打开，t10关闭，out输出高电压；
190.在第五阶段t5，input提供低电压，cb提供高电压，ck提供低电压，t1和t3都打开，n2的电位为低电压，n1的电位为低电压，t2打开，t4关断，t6打开，n3的电位为高电压，t7关断，t8打开，n4的电位为高电压，t9关断，t10打开，out输出低电压；
191.在第六阶段t6，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位为低电压，t2打开，n2的电位为高电压，t4打开，t5关断，t6关断，n3的电位为高电压，t7打开，n4的电位为高电压，t9关断，t10打开，out输出低电压。
192.在图8中，标号为out(k 1)的为第k 1级发光控制信号端，第k 1级发光控制信号端为第k 1级移位寄存器单元的发光控制信号端。
193.图9是本实用新型图7所示的移位寄存器单元的实施例的仿真工作时序图。
194.如图10所示，在图4所示的移位寄存器单元的至少一实施例的基础上，本实用新型至少一实施例所述的移位寄存器单元还包括第一隔离电路101和第二隔离电路102；
195.所述第一隔离电路101与第一控制电压线vc1电连接，用于在所述第一控制电压线vc1提供的第一控制电压的控制下，控制所述第一隔离节点n01与所述第一输出节点n1之间连通；
196.所述第一输出节点控制电路11通过所述第一隔离电路101与所述第一输出节点n1电连接，所述第一输出节点控制电路11直接与所述第一隔离节点n01电连接，所述第一输出节点控制电路11具体用于在所述第一时钟信号的控制下，将所述输入端input提供的输入信号写入第一隔离节点n01，并在所述第一隔离电路101控制所述第一隔离节点n01与所述第一输出节点n1之间连通时，将所述输入信号写入所述第一输出节点n1；
197.所述第二输出节点控制电路13通过所述第二隔离电路102与所述第二节点n2电连接；所述第二隔离电路102与所述第二输出控制电路13的连接节点为第二隔离节点n02；
198.所述第二隔离电路102还与第二控制电压线vc2电连接，用于在所述第二控制电压线vc2提供的第二控制电压的控制下，控制所述第二节点n2与第二输出节点控制电路13之间连通。
199.在如图10所示的移位寄存器单元的至少一实施例中，所述第二节点控制电路12直接与第一隔离节点n01电连接，所述第二节点控制电路12通过所述第一隔离电路101与所述第一输出节点n1电连接；所述第二节点控制电路12用于在第一隔离节点n01的电位的控制下，控制将第一时钟信号写入第二节点n2。
200.在如图10所示的移位寄存器单元的至少一实施例中，当所述第一隔离电路101包括的第一隔离晶体管为p型晶体管时，vc1可以为低电压线，当所述第二隔离电路102包括的第二隔离晶体管为p型晶体管时，vc2可以为低电压线。
201.在如图10所示的移位寄存器单元的至少一实施例中，增加了第一隔离电路101和第二隔离电路102，以防止n01的电位过低对n1的电位的影响，并防止n02的电位过低对n2的的电位影响，提升电路的稳定性。
202.图11所示的移位寄存器单元的至少一实施例与图7所示的移位寄存器单元的至少一实施例的区别在于：
203.增加了第一隔离晶体管t12和第二隔离晶体管t11；t12的栅极和t11的栅极都与低电压线vgl电连接，t12的源极与第一隔离节点n01电连接，t12的漏极与第一输出节点n1电连接；t11的源极与第二节点n2电连接，t11的漏极与第二隔离节点n02电连接；n02与t6的栅极电连接；
204.t8的栅极与第一隔离节点n01电连接；
205.t4的漏极与第二时钟信号线cb电连接，c1的第二极板与t4的源极电连接。
206.在图11所示的移位寄存器单元的至少一实施例中，所有晶体管都为p型薄膜晶体管，但不以此为限。
207.本实用新型如图11所示的移位寄存器单元的至少一实施例在工作时，
208.在第一阶段、第二阶段、第三阶段和第四阶段，n1的电位为高电压时，t4关断，n2的电位为低电压，t5打开，则c2的第二极板接入高电压vgh，并c2的第二极板不与第二时钟信号端cb电连接，防止cb提供的第二时钟信号的电位的跳变对n1的电位的影响，保证t10关断，防止t10打开对out输出的信号的电位的影响，保证out输出高电压；
209.在第五阶段和第六阶段，n1的电位为低电压，t4打开，c2的第二极板与第二时钟信号端cb之间连通，以使得当第二时钟信号的电位由高电压跳变为低电压时，n1的电位能够被进一步拉低，利于out输出低电压。
210.如图12a所示，标号为j1的为显示基板，标号为a0的为显示区域，标号为b1的为第一边缘区域，标号为b2的为第二边缘区域。
211.在显示基板j1的显示区域a0可以设置有多条发光控制线、多条栅线和多条数据线，以及由所述多条栅线和所述多条数据线交叉限定的多个子像素；
212.在第一边缘区域b1和/或第二边缘区域b2可以设置有扫描驱动电路，所述扫描驱动电路包括多个本实用新型至少一实施例所述的移位寄存器单元；
213.所述扫描驱动电路包括的多个移位寄存器单元与所述多条发光控制线一一对应，每个所述移位寄存器单元与对应的发光控制线耦接，用于为对应的发光控制线提供发光控制信号。
214.在具体实施时，一所述发光控制线与相应行像素电路的发光控制端耦接。
215.可选的，所述显示基板还包括设置于所述基底上的多行像素电路；所述像素电路包括发光控制端；
216.所述扫描驱动电路包括的所述移位寄存器单元与所述行像素电路一一对应
217.所述移位寄存器单元的信号输出线与相应行像素电路的发光控制端耦接，用于为所述相应行像素电路的发光控制端提供发光控制信号。
218.在本公开至少一实施例中，所述像素电路可以设置于显示基板的有效显示区，所述扫描驱动电路可以设置于显示基板的边缘区域。
219.如图12b所示，标号为y1的为扫描驱动电路，标号为s11的为所述扫描驱动电路s1包括的第一级移位寄存器单元，标号为s12的为所述扫描驱动电路s1包括的第二级移位寄存器单元，标号为s1m
‑
1的为所述扫描驱动电路s1包括的第m
‑
1级移位寄存器单元，标号为s1m的为所述扫描驱动电路s1包括的第m级移位寄存器单元，m为大于3的整数；
220.在图12b中，标号为r1的为第一行像素电路，标号为r2的为第二行像素电路，标号为rm
‑
1的为第m
‑
1行像素电路，标号为rm的为第m行像素电路；
221.s11与r1相对应，s12与r2相对应，s1m
‑
1与rm
‑
1相对应，s1m与rm相对应；
222.s11为r1提供第一行发光控制信号，s12为r2提供第二行发光控制信号，s1m
‑
1为r1m
‑
1提供第m
‑
1行发光控制信号，s1m为r1m提供第m行发光控制信号。
223.如图12b所示，在边缘区域，所述显示基板还可以包括栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，所述栅极驱动单元与像素行也一一对应，用于为相应行像素提供相应的栅极驱动信号；
224.在图12b中，标号为y2的为栅极驱动电路，标号为s21的为栅极驱动电路包括的第一行栅极驱动单元，标号为s22的为栅极驱动电路包括的第二行栅极驱动单元，标号为s2m
‑
1的为栅极驱动电路包括的第m
‑
1行栅极驱动单元，标号为s2m的为栅极驱动电路包括的第m行栅极驱动单元。如图12c所示，在图7所示的移位寄存器单元的实施例的基础上，对各晶体管的电极，以及，各电容的端子进行编号；
225.在图12c中，标号为g1的为t1的栅极，标号为s1的为t1的源极，标号为d1的为t1的漏极；标号为g2的为t2的栅极，标号为s2的为t2的源极，标号为d2的为t2的漏极；标号为g3的为t3的栅极，标号为s3的为t3的源极，标号为d3的为t3的漏极；标号为g4的为t4的栅极，标号为s4的为t4的源极，标号为d4的为t4的漏极；标号为g5的为t5的栅极，标号为s5的为t5的源极，标号为d5的为t5的漏极；标号为g6的为t6的栅极，标号为s6的为t6的源极，标号为d6的为t6的漏极；标号为g7的为t7的栅极，标号为s7的为t7的源极，标号为d7的为t7的漏极；标号为g8的为t8的栅极，标号为s8的为t8的源极，标号为d8的为t8的漏极；标号为g9的为t9的栅极，标号为s9的为t9的源极，标号为d9的为t9的漏极；标号为g10的为t10的栅极，标号为s10的为t10的源极，标号为d10的为t10的漏极；
226.标号为c1a的为c1的第一极板，标号为c1b的为c1的第二极板，标号为c2a的为c2的第一极板，标号为c2b的为c2的第二极板，标号为c3a的为c3的第一极板，标号为c3b的为c3的第二极板。图18示出了本实用新型实施例所述的移位寄存器单元的一种布局示意图。图13是图18中的有源层的示意图，图14是图18中的第一栅金属层的示意图，图15是图18中的第二栅金属层的示意图；图16是图18中的过孔示意图，图17是图18中的源漏金属层的示意图。
227.在具体实施时，在基底上可以依次设置有源层、第一栅金属层、第二栅金属层和源漏金属层，以形成显示基板。
228.在本公开至少一实施例中，所述至少一个移位寄存器单元可以包括多个晶体管；每个晶体管的沟道部分两侧的导电部分，可以分别对应作为该晶体管的第一电极和第二电极，或者可以分别与该晶体管的第一电极和该晶体管的第二电极耦接。
229.在图12c
‑
图18所示的至少一实施例中，第一电压线为高电压线vgh，第二电压线为低电压线vgl。
230.如图17所示，所述第一时钟信号线ck、所述第二时钟信号线cb、高电压线vgh和低电压线vgl都形成于源漏金属层，并ck、cb、vgh和vgl都沿第一方向延伸(在图12c
‑
图18所示的至少一实施例中，第一方向可以为竖直方向，但不以此为限)。
231.如图12c
‑
图18所示，ck和cb都位于vgl远离显示区域的一侧，ck和cb并排且紧邻设
置，ck设置于cb远离vgl的一侧，所述移位寄存器单元的至少一实施例位于vgl与cb之间，所述移位寄存器单元在基底上的正投影与vgh在所述基底上的正投影至少部分重叠。
232.在具体实施时，在图12c
‑
图18所示的至少一实施例中，ck与cb的位置也可以互换。
233.在图12c至图18所示的至少一实施例中，输出电路包括的第九晶体管t9和第十晶体管t10可以位于高电压线vgh和低电压线vgl之间。
234.在12c至图18所示的至少一实施例中，由于t9与高电压线vgh电连接，t10与低电压线vgl电连接，因此将t9和t10设置于vgh与vgl之间，并利用在纵向上相邻的移位寄存器单元包括的第十晶体管之间的空间，以设置输出端out，以使得t9和t10设置于vgh与vgl之间，并高电压线vgh与输出电路(所述输出电路包括t9和t10)之间未设置其他信号线和其他晶体管包括的部件，低电压线vgl与所述输出电路之间未设置其他信号线和其他晶体管包括的部件，收窄vgh到t9和t10的距离，并收窄vgl到t9和t10的距离，使得移位寄存器单元的横向宽度得到缩减。
235.如图12c
‑
图18所示，t1的源极s1和t1的栅极g1都与第一时钟信号线ck电连接。
236.如图13
‑
图18所示，所述第一晶体管t1的源极s1通过第一过孔h1与第一导电连接部l1电连接，t1的栅极g1与连接导电部l0电连接；
237.所述连接导电部l0通过第三过孔h3和第四过孔h4与第一时钟信号线ck电连接；
238.l0通过第二过孔h2与l1电连接，以使得s1与所述第一时钟信号线ck电连接。
239.在图12c
‑
图18所示的至少一实施例中，所述连接导电部l0和g1都形成于第一栅金属层，所述第一导电连接部l1、所述第一时钟信号线ck和第二时钟信号线cb都形成于源漏金属层，s1形成于有源层。
240.通过采用图13
‑
图18所示的移位寄存器单元的布局，s1与第一时钟信号线ck电连接，可以减少采用一根低电压线，方便布线，节省空间。
241.在图13中，标号为a1的为第一有源图形，标号为s1的为t1的源极，标号为d1的为t1的漏极；标号为s2的为t2的源极，标号为d2的为t2的漏极；标号为s3的为t3的源极，标号为d3的为t3的漏极；标号为s4的为t4的源极；标号为s5的为t5的源极；标号为s6的为t6的源极，标号为d6的为t6的漏极；标号为s7的为t7的源极，标号为d7的为t7的漏极；标号为s8的为t8的源极。
242.在图13
‑
图18对应的实施例中，d7复用为t8的漏极，d3复用为t4的漏极，s4复用为t5的漏极，g2为双栅晶体管，但不以此为限。
243.在图14中，标号为g1的为t1的栅极，标号为g21的为t2的栅极包括的第一栅极图形，标号为g22的为t2的栅极包括的第二栅极图形；标号为g3的为t3的栅极，标号为g4的为t4的栅极，标号为g5的为t5的栅极，标号为g6的为t6的栅极，标号为g7的为t7的栅极，标号为g8的为t8的栅极，标号为g9的为t9的栅极，标号为g10的为t10的栅极；标号为c1a的为c1的第一极板，标号为c2a的为c2的第一极板，标号为c3a的为c3的第一极板；标号为l0的为连接导电部。
244.在图15中，标号为input的为输入端，标号为out的为输出端，标号为c1b的为c1的第二极板，标号为c2b的为c2的第二极板，标号为c3b的为c3的第二极板。
245.在图16中，标号为h1的为第一过孔，标号为h2的为第二过孔，标号为h3的为第三过孔，标号为h4的为第四过孔。
246.在图17中，标号为stv的为起始信号线，标号为ck的为第一时钟信号线，标号为cb的为第二时钟信号线，标号为l1的为第一导电连接部，标号为l2的为第二导电连接部，标号为vgh的为高电压线，标号为vgl的为低电压线，标号为d91的为t9的漏极包括的第一电极图形，d92为t9的漏极包括的第二电极图形，标号为d10的为t10的漏极，标号为s9的为t9的源极，标号为s10的为t10的源极。
247.在图18中，标号为stv的为起始信号线，标号为ck的为第一时钟信号线，标号为cb的为第二时钟信号线，标号为l1的为第一导电连接部，标号为vgh的为高电压线，标号为vgl的为低电压线，标号为g1的为t1的栅极，标号为s1的为t1的源极，标号为d1的为t1的漏极。
248.并且，在本实用新型至少一实施例中，可以将c1的第一极板c1a设置为l形，并在纵向空间充足的情况下，可以将c1的极板往纵向扩展，减小横向的空间，利于减小边框。
249.图19所示的移位寄存器单元的实施例与图7所示的移位寄存器单元的实施例的区别如下：
250.t1的源极与第k 5级发光控制信号端out(k 5)电连接；第k 5级发光控制信号端为第k 5级移位寄存器单元的发光控制信号端；
251.所述发光控制信号端out为第k级发光控制信号端，k为正整数。
252.如图20所示，本实用新型图19所示的移位寄存器单元的实施例在工作时，
253.在第一阶段t1，input提供高电压，cb提供高电压，ck提供低电压，out(k 5)输出低电压，t3打开，t1打开，n2的电位为低电压，n1的电位为高电压，t6打开，n3的电位为高电压，t7关断，n4的电位维持为高电压，t2关断，t4关断，t5打开，t9和t10都关断，out输出的发光控制信号的电位维持为低电压；
254.在第二阶段t2，input提供高电压，cb提供低电压，ck提供高电压，out(k 5)输出低电压，t1和t3关断，n2的电位为低电压，t4和t5都打开，n1的电位为高电压，t6打开，n3的电位为低电压，t7打开，n4的电位为低电压，t8关闭，t9打开，t10关闭，out提供高电压；
255.在第三阶段t3，input提供高电压，cb提供高电压，ck提供低电压，out(k 5)输出低电压，t1和t3打开，n2的电位为低电压，n1的电位为高电压，t2关断，t4关断，t6打开，t7关断，n4的电位维持为低电压，t9打开，t10关断，out输出高电压；
256.在第四阶段t4，input提供低电压，cb提供低电压，ck提供高电压，out(k 5)输出低电压，t1和t3关断，n2的电位为低电压，t4和t5打开，n1的电位变为高电压，t8关闭，t6打开，n3的电位为低电压，t7打开，n4的电位为低电压，t9打开，t10关闭，out输出高电压；
257.在第五阶段t5，input提供低电压，cb提供高电压，ck提供低电压，out(k 5)输出低电压，t1和t3都打开，n2的电位为低电压，n1的电位为低电压，t2打开，t4关断，t6打开，n3的电位为高电压，t7关断，t8打开，n4的电位为高电压，t9关断，t10打开，out输出低电压；
258.在第六阶段t6，input提供低电压，cb提供低电压，ck提供高电压，out(k 5)输出低电压，t1和t3都关断，n1的电位为低电压，t2打开，n2的电位为高电压，t4打开，t5关断，t6关断，n3的电位为高电压，t7打开，n4的电位为高电压，t9关断，t10打开，out输出低电压。
259.图21是本实用新型图19所示的移位寄存器单元的实施例的仿真工作时序图。
260.本实用新型实施例所述的显示基板包括设置于基底上的扫描驱动电路和显示区域，所述扫描驱动电路包括多个上述的移位寄存器单元，所述扫描驱动电路还包括第一电压线、第二电压线和时钟信号线，所述时钟信号线包括第一时钟信号线和第二时钟信号线；
所述第一电压线、所述第二电压线、所述第一时钟信号线和所述第二时钟信号线沿着第一方向延伸，所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示；
261.所述第一时钟信号线和所述第二时钟信号线位于所述第二电压线远离所述显示区域的一侧，所述移位寄存器单元位于所述第二电压线和所述时钟信号线之间，且所述移位寄存器单元在所述基底上的正投影与所述第一电压线在所述基底的投影至少部分重叠。
262.在本实用新型实施例所述的显示基板中，移位寄存器单元设置于时钟信号线和第二电压线之间，并所述移位寄存器单元在所述基底上的正投影与所述第一电压线在所述基底的投影至少部分重叠，以方便所述移位寄存器单元与时钟信号线、第二电压线和第一电压信号线电连接。可选的，所述移位寄存器单元包括的第二节点控制电路位于所述时钟信号线与所述第一电压线之间。
263.可选的，所述第一时钟信号线与所述第二时钟信号线可以并排且紧邻设置，
264.在具体实施时，所述第二节点控制电路包括第一晶体管；所述第一晶体管的栅极与连接导电部电连接，所述第一晶体管的栅极与所述连接导电部都形成于第一栅金属层；所述连接导电部通过相应的过孔与所述第一时钟信号线连接，以使得所述第一晶体管的栅极与所述第一时钟信号线电连接；
265.所述第一晶体管的源极通过相应的过孔与第一导电连接部电连接；所述连接导电部通过相应的过孔与所述第一导电连接部电连接，以使得所述第一晶体管的源极与所述第一时钟信号线电连接；
266.所述第一导电连接部和所述第一时钟信号线都形成于源漏金属层，所述第一晶体管的源极形成于有源层。
267.在本实用新型至少一实施例中，所述第一晶体管的栅极和所述第一晶体管的源极都与所述第一时钟信号线电连接，以能够减少采用的电压线的个数，并可以将第一晶体管设置为距离所述第一时钟信号线较近，以方便第一晶体管与第一时钟信号线电连接。
268.本实用新型实施例所述的扫描驱动电路包括多级上述的移位寄存器单元。
269.在具体实施时，所述移位寄存器单元可以包括输入端；
270.除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的输出端电连接。
271.如图22所示，本实用新型实施例所述的扫描驱动电路包括多级上述的移位寄存器单元；
272.在图22中，标号为e1的为第一级移位寄存器单元，标号为e2的为第二级移位寄存器单元，标号为e3的为第三级移位寄存器单元，标号为ek的为第k级移位寄存器单元，标号为ek 1的为第k级移位寄存器单元；k为正整数；
273.e1的输入端与起始信号线stv电连接；
274.e2的输入端与e1的输出端电连接；e3的输入端与e2的输出端电连接，ek 1的输入端与ek的输出端电连接。
275.可选的，第k级移位寄存器单元可以包括第k级节点控制端和第k级输入端；
276.第k级节点控制端与第k n级输出端电连接；
277.k和n都为正整数；
278.所述第k n级发光控制信号端用于当所述第k级输入端提供无效电压信号时，提供有效电压信号。
279.本实用新型实施例所述的显示装置包括上述的扫描驱动电路。
280.本实用新型实施例所述的显示装置包括上述的显示基板。
281.本实用新型实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
282.以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。